KR102193674B1

KR102193674B1 - 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템

Info

Publication number: KR102193674B1
Application number: KR1020140007788A
Authority: KR
Inventors: 김진태; 서재우
Original assignee: 삼성전자주식회사
Priority date: 2014-01-22
Filing date: 2014-01-22
Publication date: 2020-12-21
Also published as: US20150205901A1; KR20150087615A; US9659130B2

Abstract

레이아웃 디자인 시스템이 제공된다. 상기 레이아웃 디자인 시스템은, 프로세서, 스탠다드 셀 디자인이 저장된 저장 모듈, 프로세서를 이용하여, 스탠다드 셀 디자인을 제공받고, 디자인 요소(design element)를 포함하는 칩 디자인을 출력하는 생성 모듈을 포함하되, 스탠다드 셀 디자인은, 액티브 영역 및 액티브 영역 상에 배치된 노말 게이트 영역을 포함하고, 디자인 요소는, 액티브 영역과 교차하는 액티브 컷 디자인을 포함하고, 생성 모듈은, 액티브 컷 디자인의 폭을 조절하여 칩 디자인을 출력한다.

Description

반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템{LAYOUT DESIGN SYSTEM FOR GENERATING LAYOUT DESIGN OF SEMICONDUCTOR DEVICE}

본 발명은 레이아웃 디자인 시스템에 관한 것으로, 보다 구체적으로는 반도체 장치의 레이아웃 디자인을 생성하는 레이아웃 디자인 시스템에 관한 것이다.

반도체 장치 제조 공정이 점차 미세화 짐에 따라, 소형화된 반도체 장치에 대한 수요가 날로 증가하고 있다. 이러한 소형화된 반도체 장치를 제조하기 위해서는 완성된 장치의 신뢰성을 확보할 수 있는 레이아웃 디자인이 필요하다.

본 발명이 해결하고자 하는 기술적 과제는, 제품 신뢰성을 보장하는 레이아웃 디자인을 생성할 수 있는 레이아웃 디자인 시스템을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 레이아웃 디자인 시스템의 일 실시예는, 프로세서, 스탠다드 셀 디자인이 저장된 저장 모듈, 프로세서를 이용하여, 스탠다드 셀 디자인을 제공받고, 디자인 요소(design element)를 포함하는 칩 디자인을 출력하는 생성 모듈을 포함하되, 스탠다드 셀 디자인은, 액티브 영역 및 액티브 영역 상에 배치된 노말 게이트 영역을 포함하고, 디자인 요소는, 액티브 영역과 교차하는 액티브 컷 디자인을 포함하고, 생성 모듈은, 액티브 컷 디자인의 폭을 조절하여 칩 디자인을 출력한다.

상기 스탠다드 셀 디자인은, 제1 방향으로 연장되어 배치된 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과, 제1 방향으로 연장되어 배치된 제2 액티브 영역을 포함하고, 제1 스탠다드 셀 디자인과 제1 방향으로 이격되어 배치되는 제2 스탠다드 셀 디자인을 포함하고, 액티브 컷 디자인은, 제1 스탠다드 셀 디자인과 제2 스탠다드 셀 디자인 사이에 배치되고, 생성 모듈은, 마커(marker)를 생성하여 액티브 컷 디자인의 폭을 조절할 수 있다.

상기 생성 모듈은, 액티브 컷 디자인의 제1 부분의 제1 방향 폭을 조절하는 제1 마커와, 액티브 컷 디자인의 제2 부분의 제1 방향 폭을 조절하는 제2 마커를 생성하고, 제1 부분은, 제1 액티브 영역과 마주보는 액티브 컷 디자인의 일단을 포함하고, 제2 부분은, 제2 액티브 영역과 마주보는 액티브 컷 디자인의 타단을 포함하고, 제1 부분은, 제2 부분과 제1 방향으로 이격될 수 있다.

상기 제1 마커는, 제1 액티브 영역과 액티브 컷 디자인의 제1 부분의 경계 상에 오버랩되도록 생성되고, 제2 마커는, 제2 액티브 영역과 액티브 컷 디자인의 제2 부분의 경계 상에 오버랩되도록 생성될 수 있다.

상기 제1 스탠다드 셀 디자인은, 제1 액티브 영역 상에, 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 노말 게이트 영역을 더 포함하고, 제1 노말 게이트 영역과 제1 부분 사이의 간격은, 제1 마커에 의해 조절될 수 있다.

상기 제1 스탠다드 셀 디자인은, 제1 액티브 영역 상에, 제1 노말 게이트 영역과 제1 방향으로 이격되어 배치되는 제1 더미 게이트 영역을 더 포함하고, 제1 더미 게이트 영역은, 제1 노말 게이트 영역과 제1 부분 사이에 배치되고, 제1 마커와 비오버랩될 수 있다.

상기 제1 스탠다드 셀 디자인은, 제1 액티브 영역 상에, 제1 방향으로 연장되어 배치되는 제1 액티브 핀을 더 포함하고, 제1 액티브 핀의 제1 방향 길이는, 제1 마커에 의해 조절될 수 있다.

상기 제1 액티브 핀의 제1 방향 길이는, 제1 액티브 영역의 제1 방향 길이와 동일할 수 있다.

상기 제2 스탠다드 셀 디자인은, 제2 액티브 영역 상에, 제1 방향으로 연장되어 배치되는 제2 액티브 핀을 더 포함하고, 제1 액티브 핀과 제2 액티브 핀 사이의 제1 방향 간격은, 액티브 컷 디자인의 제1 방향 폭에 따라 변화될 수 있다.

상기 스탠다드 셀 디자인은, 디자인 요소를 더 포함할 수 있다.

상기 생성 모듈은, 디자인 요소를 생성할 수 있다.

상기 과제를 해결하기 위한 본 발명의 레이아웃 디자인 시스템의 다른 실시예는, 프로세서, 복수의 스탠다드 셀(standard cell) 디자인과, 각각이 서로 다른 형상을 포함하는 복수의 후보(candidate) 액티브 컷 디자인이 저장된 저장 모듈 및 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 복수의 스탠다드 셀 디자인을 배치하는 배치 모듈을 포함하되, 각 스탠다드 셀 디자인은, 액티브 영역과, 액티브 영역 상에 배치된 노말(normal) 게이트 영역을 포함하고, 배치 모듈은, 복수의 후보 액티브 컷 디자인 중 하나를 선정하여, 복수의 스탠다드 셀 디자인 사이에 배치한다.

상기 스탠다드 셀 디자인은, 제1 방향으로 연장되어 배치된 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과, 제1 방향으로 연장되어 배치된 제2 액티브 영역을 포함하고, 제1 스탠다드 셀 디자인과 제1 방향으로 이격되어 배치되는 제2 스탠다드 셀 디자인을 포함하고, 배치 모듈은, 액티브 컷 디자인을 제1 스탠다드 셀 디자인과 제2 스탠다드 셀 디자인 사이에 배치할 수 있다.

상기 프로세서를 이용하여, 제1 스탠다드 셀 디자인과 액티브 컷 디자인의 경계에 배치되는 제1 마커와, 제2 스탠다드 셀 디자인과 액티브 컷 디자인의 경계에 배치되는 제2 마커를 생성하는 생성 모듈을 더 포함할 수 있다.

상기 제1 마커는, 액티브 컷 디자인의 제1 부분의 제1 방향 폭을 조절하고, 제2 마커는, 액티브 컷 디자인의 제2 부분의 제1 방향 폭을 조절하고, 제1 부분은, 제1 액티브 영역과 마주보는 액티브 컷 디자인의 일단을 포함하고, 제2 부분은, 제2 액티브 영역과 마주보는 액티브 컷 디자인의 타단을 포함하고, 제1 부분은, 제2 부분과 제1 방향으로 이격될 수 있다.

상기 배치 모듈과 생성 모듈은, 저장 모듈 또는 저장 모듈과 분리된 다른 저장 모듈에 소프트웨어 형태로 저장될 수 있다.

상기 배치 모듈과 생성 모듈은, 하나의 통합된 통합 모듈로 구현될 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 2a 및 도 2b는 도 1의 스탠다드 셀 디자인과 디자인 요소의 개략적인 레이아웃도이다.
도 3은 도 2를 확대한 상세 레이아웃도이다.
도 4 및 도 5는 도 1의 생성 모듈의 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.
도 7은 도 6의 후보(candidate) 액티브 컷 디자인을 설명하기 위한 도면이다.
도 8은 본 발명의 몇몇 실시예에 따른 레이아웃 시스템을 이용하여, 제조한 반도체 장치의 레이아웃도이다.
도 9는 도 8의 A-A선을 따라 절단한 단면도이다.
도 10은 도 8의 B-B선을 따라 절단한 단면도이다.
도 11은 도 8의 반도체 장치를 포함하는 메모리 소자의 회로도의 일 예이다.
도 12는 도 11에 도시된 메모리 소자의 레이아웃도이다.
도 13은 도 8의 반도체 장치를 포함하는 메모리 소자의 회로도의 다른 예이다.
도 14는 도 8의 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15는 도 14의 중앙처리부의 개략적인 구성을 도시한 블록도이다.
도 16은 도 14의 반도체 장치가 패키징된 모습을 도시한 도면이다.
도 17은 도 8의 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 내지 도 20은 도 8의 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 21은 도 8의 반도체 장치를 제조하는 방법을 설명하기 위한 순서도이다.
도 22 내지 도 25b는 도 8의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 도 1을 참조하여, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템에 대해 설명하도록 한다.

도 1은 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템의 블록도이다.

이하에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)은 저장 모듈(10), 생성 모듈(30), 프로세서(40)를 포함할 수 있다.

구체적으로, 저장 모듈(10)은 스탠다드 셀 디자인(15)을 저장할 수 있고, 저장된 스탠다드 셀 디자인(15)을 생성 모듈(20)로 제공할 수 있다.

여기에서, 스탠다드 셀은, 블록, 소자 또는 칩 설계에서 최소 단위를 구성하는 유닛일 수 있다. 예를 들어, 소자가 SRAM(Static Random Access Memory) 소자 또는 로직(logic) 소자일 경우, 이를 구성하는 스탠다드 셀은 인버터(inverter) 셀일 수 있다.

한편, 스탠다드 셀 디자인(15)은 이러한 스탠다드 셀을 제조할 수 있는 레이아웃을 포함할 수 있다. 보다 자세히 후술하겠지만, 본 실시예에 따른 스탠다드 셀 디자인(15)은 액티브 영역과, 액티브 영역 상에 배치된 노말(normal) 게이트 영역을 포함할 수 있다. 또한 스탠다드 셀 디자인(15)은 디자인 요소를 더 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 스탠다드 셀 디자인(15)은 디자인 요소를 포함하지 않을 수도 있다. 여기에서, 디자인 요소는 액티브 컷 디자인을 포함할 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.

비록 도 1에는 저장 모듈(10) 내에 1개의 스탠다드 셀 디자인(15)이 저장된 것이 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 저장 모듈(10)에는 1개의 블록, 소자 또는 칩을 구성하는 복수의 스탠다드 셀 디자인(15)이 저장되어 있을 수 있다. 즉, 복수의 스탠다드 셀 디자인(15)은 라이브러리 형태로 저장 모듈(10) 내에 저장될 수 있다.

본 실시예에서, 스탠다드 셀 디자인(15) 은 도시된 것과 같이 생성 모듈(30)의 입력으로 이용될 수 있다.

본 발명의 몇몇 실시예에서, 이러한 저장 모듈(10)은 예를 들어, 비휘발성 메모리 장치(non-volatile memory device)로 구성될 수 있다. 이러한 비휘발성 메모리 장치의 예로는, NAND 플래시, NOR 플래시, MRAM, PRAM, RRAM 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 한편, 본 발명의 다른 몇몇 실시예에서, 이러한 저장 모듈(10)은 하드 디스크 드라이브, 자기 기억 장치 등으로 이루어질 수도 있다.

생성 모듈(30)은, 프로세서(40)를 이용하여, 정의된 칩 디자인 요구 조건(19)에 따라 디자인 요소에 포함되는 액티브 컷 디자인의 폭을 조절할 수 있다. 구체적으로, 액티브 컷 디자인의 폭을 조절하는 마커(Marker)를 생성할 수 있다. 또한 제공받은 스탠다드 셀 디자인(15)에 액티브 컷 디자인이 포함되어 있지 않은 경우에는, 직접 액티브 컷 디자인을 생성하여, 그 폭을 조절할 수 있다.

한편, 생성 모듈(30)에 제공되는 칩 디자인 요구 조건(19)은 사용자 등에 의해 입력될 수도 있으나, 도시된 것과 달리 저장 모듈(10)에 미리 저장되어 있을 수도 있다.

본 발명의 몇몇 실시예에서, 이러한 생성 모듈(30)은 소프트웨어 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

한편, 본 발명의 몇몇 실시예에서, 생성 모듈(30)이 소프트웨어 형태로 구현될 경우, 생성 모듈(30)은 저장 모듈(10)에 코드(code) 형태로 저장될 수도 있고, 저장 모듈(10)과 분리된 다른 저장 모듈(미도시)에 코드 형태로 저장될 수도 있다.

프로세서(40)는 생성 모듈(30)이 연산을 수행하는데 이용될 수 있다. 비록 도 1에서는 1개의 프로세서(40) 만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 프로세서(40)는 복수 개가 배치될 수도 있다. 다시 말해, 도시된 레이아웃 디자인 시스템(1)은 멀티-코어 환경에서 구동되는 것으로 얼마든지 변형될 수 있다. 이처럼 레이아웃 디자인 시스템(1)이 멀티-코어 환경에서 구동될 경우, 연산 효율이 향상될 수 있다.

한편, 비록 도면에는 상세히 도시되지 않았지만, 프로세서(40)는 연산 능력 향상을 위해, L1, L2 등의 캐시 메모리를 추가로 포함할 수도 있다.

비록, 도 1에서는, 레이아웃 디자인 시스템(1)이, 칩 디자인 요구 조건(19)에 따라 스탠다드 셀 디자인(15)을 배치하여 칩 디자인(50)을 생성하는 것으로 도시되어 있으나, 본 발명이 도시된 것에 제한되는 것은 아니며, 이는 얼마든지 다르게 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 레이아웃 디자인 시스템(1)은, 블록 디자인 요구 조건(미도시)에 따라 스탠다드 셀 디자인(15)을 배치하여 블록 디자인(미도시)을 생성하는 것으로 변형될 수도 있다.

다음, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)의 동작에 대해 설명하도록 한다.

도 2는 도 1에 도시된 스탠다드 셀 디자인과 중간 디자인의 개략적인 레이아웃도이다. 도 3은 도 2를 확대한 상세 레이아웃도이다. 도 4 및 도 5는 도 1의 생성 모듈의 동작을 설명하기 위한 도면이다.

먼저, 도 1을 참조하면, 저장 모듈(10)이 생성 모듈(30)로 스탠다드 셀 디자인(15)을 제공할 수 있다. 스탠다드 셀 디자인(15) 및 디자인 요소에 대해서는 도 2a 및 도 2b를 참조하여, 구체적으로 살펴보도록 한다.

도 2a는 스탠다드 셀 디자인(SCD) 상에 디자인 요소가 배치된 모습을 도시한 것이다. 도 2a를 참조하면, 스탠다드 셀 디자인(SCD)의 액티브 영역(AA) 상에 디자인 요소인 액티브 컷 디자인(ACD)이 배치된다는 것을 알 수 있다. 즉, 스탠다드 셀 디자인(SCD)의 액티브 영역(AA) 중간에 액티브 컷 디자인(ACD)이 배치되어, 액티브 영역(AA)이 둘로 나뉘어진다는 것을 알 수 있다.

도 2b는 도 2a와 달리, 복수의 스탠다드 셀 디자인(SCD1, SCD2) 사이에 디자인 요소인 액티브 컷 디자인(ACD)이 배치된 모습을 도시한 것이다. 도 2b의 경우, 복수의 스탠다드 셀 디자인(SCD1, SCD2)이 하나의 디자인 요소를 공유하는 경우가 도시된 것이다. 즉, 제1 스탠다드 셀 디자인(SCD1)과 제2 스탠다드 셀 디자인(SCD2)이 이격된 공간에는 액티브 컷 디자인(ACD)이 배치되어, 제1 스탠다드 셀 디자인(SCD1)과 제2 스탠다드 셀 디자인(SCD2)을 분리한다는 것을 알 수 있다.

앞서 살펴본 바와 같이, 도 2a 및 도 2b에 도시된 액티브 컷 디자인(ACD)은, 스탠다드 셀 디자인을 분리하는 역할을 수행한다는 것을 알 수 있다(즉, 하나의 스탠다드 셀 디자인을 둘로 분리하거나 복수의 스탠다드 셀 디자인 사이를 분리함). 도 2a와 도 2b의 최종적인 디자인은 결과적으로 동일할 수 있는바, 이에 대한 구체적인 설명은, 도 2b를 토대로 도 3을 참조하여 하도록 한다.

도 3을 참조하면, 제1 스탠다드 셀 디자인(SCD1)은 제1 방향(X)으로 연장된 제1 액티브 영역(AA1)과 제2 방향(Y)으로 연장된 제1 노말(normal) 게이트 영역(NGA1)을 포함할 수 있다. 또한, 제2 스탠다드 셀 디자인(SCD2)도 제1 방향(X)으로 연장된 제2 액티브 영역(AA2)과 제2 방향(Y)으로 연장된 제2 노말 게이트 영역(NGA2)을 포함할 수 있다.

제1 노말 게이트 영역(NGA1)과 액티브 컷 디자인(ACD)의 제1 부분(ACDP1) 사이의 제1 방향(X) 간격은, 제1 폭(W1)을 가질 수 있고, 제2 노말 게이트 영역(NGA2)과 액티브 컷 디자인(ACD)의 제2 부분(ACDP2) 사이의 제1 방향(X) 간격은, 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 서로 동일할 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 폭(W1)과 제2 폭(W2)은 서로 다를 수도 있다. 또한 액티브 컷 디자인(ACD)의 제1 부분(ACDP1)은, 제1 액티브 영역(AA1)과 마주보는 액티브 컷 디자인(ACD)의 일단을 포함하고, 제2 부분(ACDP2)은 제2 액티브 영역(AA2)과 마주보는 액티브 컷 디자인(ACD)의 타단을 포함할 수 있으며, 서로 제1 방향(X)으로 이격되어 위치할 수 있다.

뿐만 아니라, 제1 스탠다드 셀 디자인(SCD1)은 제1 방향(X)으로 연장된 제1 및 제3 액티브 핀(AF1, AF3)과, 제1 노말 게이트 영역(NGA1)과 제1 방향(X)으로 이격되어 배치된 제1 더미 게이트 영역(DGA1)을 더 포함할 수 있고, 제2 스탠다드 셀 디자인(SCD2)은 제1 방향(X)으로 연장된 제2 및 제4 액티브 핀(AF2, AF4)과, 제2 노말 게이트 영역(NGA1)과 제1 방향(X)으로 이격되어 배치된 제2 더미 게이트 영역(DGA2)을 더 포함할 수 있다.

여기에서, 제1 더미 게이트 영역(DGA1)은, 제1 노말 게이트 영역(NGA1)과 액티브 컷 디자인(ACD)의 제1 부분(ACDP1) 사이에 배치될 수 있고, 제2 더미 게이트 영역(DGA2)은, 제2 노말 게이트 영역(NGA2)과 액티브 컷 디자인(ACD)의 제2 부분(ACDP2) 사이에 배치될 수 있다. 또한, 제1 액티브 핀(AF1)과 제2 액티브 핀(AF2)은 제1 방향(X)으로 동일 선상에 위치할 수 있고, 제3 액티브 핀(AF3)과 제4 액티브 핀(AF4)은 제1 방향(X)으로 동일 선상에 위치할 수 있다. 여기에서, 제1 액티브 핀(AF1)과 제2 액티브 핀(AF2) 사이의 간격 및 제3 액티브 핀(AF3)과 제4 액티브 핀(AF4) 사이의 간격은, 액티브 컷 디자인(ACD)의 제1 방향(X) 폭인 제3 폭(W3)과 동일할 수 있다. 여기에서 ‘동일’의 의미는, 완전히 동일하다는 의미 뿐만아니라 제조 공정에서 발생할 수 있는 오차 범위 내의 차이도 포함할 수 있다.

도 1 및 도 4를 참조하면, 생성 모듈(30)은 액티브 컷 디자인(ACD)의 제1 부분(ACDP1)의 제1 방향(X) 폭을 조절하는 제1 마커(MK1)와, 제2 부분(ACDP2)의 제1 방향(X) 폭을 조절하는 제2 마커(MK2)를 생성할 수 있다. 보다 구체적으로, 제1 마커(MK1)는, 제1 액티브 영역(AA1)과 액티브 컷 디자인(ACD)의 제1 부분(ACDP1)의 경계 상에 오버랩되도록 생성되고, 제2 마커(MK2)는, 제2 액티브 영역(AA2)과 액티브 컷 디자인(ACD)의 제2 부분(ACDP2)의 경계 상에 오버랩되도록 생성될 수 있다.

여기에서, 제1 마커(MK1)와 제1 액티브 영역(AA1)이 오버랩되는 제1 방향(X) 폭은 제4 폭(W4)일 수 있고, 제2 마커(MK2)와 제2 액티브 영역(AA2)이 오버랩되는 제1 방향(X) 폭은 제5 폭(W5)일 수 있다. 또한 제4 폭(W4)과 제5 폭(W5)은 서로 동일할 수 있으나, 이에 한정되는 것은 아니다. 즉, 제4 폭(W4)과 제5 폭(W5)은 서로 다를 수도 있다.

또한 제1 마커(MK1)는 제1 더미 게이트 영역(DGA1)과 비오버랩되도록 생성되고, 제2 마커(MK2)는 제2 더미 게이트 영역(DGA2)과 비오버랩되도록 생성될 수 있으나, 이에 한정되는 것은 아니다.

도 5를 참조하면, 액티브 컷 디자인(ACD)의 제1 방향(X) 폭은, 제3 폭(W3)과 제4 폭(W4) 및 제5 폭(W5)을 더한 것과 동일한 폭(즉, 제3 폭바(W3′)으로 연장될 수 있다. 액티브 컷 디자인(ACD)의 제1 방향(X) 폭이 제3 폭바(W3′)로 연장됨에 따라, 제1 폭(W1)은 제1 폭바(W1′)로 줄어들고, 제2 폭(W2)은 제2 폭바(W2′)로 줄어들 수 있다.

본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)은 게이트 영역의 폭이나 길이의 변화 없이 액티브 컷 디자인(ACD)의 폭만을 변화시키기에, 마이너(minor)한 수정만으로도 라이브러리 셋(library set)(즉, 예를 들어, 칩 디자인(50))을 빠르게 구현할 수 있다. 또한, 여러가지 파라미터(parameter)(즉, 예를 들어, 노말 게이트 영역(NGA)과 액티브 컷 디자인(ACD) 사이의 간격 또는 제1 액티브 영역(AA1)과 제2 액티브 영역(AA2) 사이의 간격)가 초기에 설정했던 것과 달라진다 하더라도, 디자인 전체를 변경하지 않고, 액티브 컷 디자인(ACD)의 폭만 변경함으로써, 최적의 성능을 갖는 라이브러리 셋으로 빠르게 구현할 수 있다.

여기에서, 앞서 설명한 파라미터가 변화되는 경우, 트랜지스터의 저항(resistance)과 캐패시턴스(capacitance)가 달라질 수 있고, 이러한 변화로 인해 파워(power), 딜레이(delay), 리키지(leakage)와 같은 성능 관련 요소 역시 달라질 수 있다. 즉, 본 발명은, 액티브 컷 디자인(ACD)의 폭 변화에 따른 시뮬레이션을 통해, 최적의 수행 성능이 출력될 때의 액티브 컷 디자인(ACD)의 폭을 선정할 수 있다. 또한, 이에 따라 설계된 칩 디자인(50)을 반도체 장치를 제조하는데 제공할 수 있다. 따라서, 본 발명의 일 실시예에 따른 레이아웃 디자인 시스템(1)은 제품 신뢰성이 보장된 레이아웃 디자인을 생성할 수 있다는 특징이 있다.

이하에서는, 도 6 및 도 7을 참조하여, 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템에 대해 설명하도록 한다.

도 6은 본 발명의 다른 실시예에 따른 레이아웃 디자인 시스템의 블록도이다. 도 7은 도 6의 후보(candidate) 액티브 컷 디자인을 설명하기 위한 도면이다. 본 실시예에서는, 앞서 설명한 실시예와 중복된 설명은 생략하도록 하고, 차이점을 위주로 설명하도록 한다.

도 6 및 도 7을 참조하면, 레이아웃 디자인 시스템(2)의 저장 모듈(10)에는 복수의 후보 액티브 컷 디자인(28)이 더 저장될 수 있다.

구체적으로, 저장 모듈(10)에는 도 7에 도시된 것과 같이, 서로 다른 형상의 액티브 영역을 포함하는 제1 내지 제8 후보 액티브 컷 디자인(28-1~28-8)이 저장될 수 있다.

한편, 본 실시예에서, 배치 모듈(27)은, 프로세서(40)를 이용하여, 정의된 요구 조건(19)에 따라 스탠다드 셀 디자인(15)을 배치할 수 있고, 저장 모듈(10)에 저장된 복수의 후보 액티브 컷 디자인(28) 중 어느 하나를 선정하여, 이를 하나의 스탠다드 셀 디자인(15) 상에 또는 복수의 스탠다드 셀 디자인(15) 사이에 배치할 수 있다.

또한 배치 모듈(27)은 소프트웨어 형태로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

생성 모듈(30)은, 프로세서(40)를 이용하여, 정의된 요구 조건(19)에 따라 액티브 컷 디자인의 폭을 조절할 수 있다. 즉, 마커를 생성하여, 액티브 컷 디자인의 폭을 조절할 수 있다.

한편, 본 발명의 몇몇 실시예에서, 배치 모듈(27) 및 생성 모듈(30)이 모두 소프트웨어 형태로 구현될 경우, 배치 모듈(27) 및 생성 모듈(30)은 저장 모듈(10)에 코드(code) 형태로 저장될 수도 있고, 저장 모듈(10)과 분리된 다른 저장 모듈(미도시)에 코드 형태로 저장될 수도 있다.

뿐만 아니라 레이아웃 디자인 시스템(2)에서, 배치 모듈(27)과 생성 모듈(30)은 하나의 통합된 통합 모듈(33)로 구현될 수 있다. 이에 따라 배치 모듈(27)의 출력은 생성 모듈(30)에 대한 입력으로 제공될 수 있고, 생성 모듈(30)은 상기 입력을 제공받아, 칩 디자인(50)을 생성할 수 있다. 본 실시예에서는, 배치 모듈(27)과 생성 모듈(30)이 하나의 통합된 통합 모듈(33)로 구현된 모습이 도시되어 있지만, 이에 한정되는 것은 아니고, 배치 모듈(27)과 생성 모듈(30)이 각각 별개로 분리된 모듈로써, 구현될 수도 있다.

이하에서는, 도 8 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템을 이용하여 제조된 반도체 장치에 대해 설명하도록 한다.

도 8은 본 발명의 몇몇 실시예에 따른 레이아웃 시스템을 이용하여, 제조한 반도체 장치의 레이아웃도이다. 도 9는 도 8의 A-A선을 따라 절단한 단면도이다. 도 10은 도 8의 B-B선을 따라 절단한 단면도이다. 이하에서는, 설명의 편의상 도 5에 도시된 레이아웃 디자인을 바탕으로 제조된 반도체 장치를 예로 들어 설명하도록 한다.

도 8 내지 도 10를 참조하면, 반도체 장치(3)는, 제1 영역(I) 내지 제3 영역(III)을 포함할 수 있다.

제1 영역(I)은 도 5의 제1 스탠다드 셀 디자인(SCD1)에 의해 제조된 제1 스탠다드 셀(SC1)이 형성된 영역이며, 제2 영역(II)은 도 5의 제2 스탠다드 셀 디자인(SCD2)에 의해 제조된 제2 스탠다드 셀(SC2)이 형성된 영역이며, 제3 영역(III)은 도 5의 액티브 컷 디자인(ACD)에 의해 제조된 액티브 컷(AC)이 형성된 영역일 수 있다.

반도체 장치(3)는, 액티브 층(AL1, AL2), 액티브 핀(AF1~AF4), 자기 정렬 컨택(110), 게이트 절연막(130), 스페이서(135), 캐핑막(140), 소오스/드레인(145), 층간 절연막(150), 소자 분리막(160), 노말 게이트(NG1, NG2), 및 더미 게이트(DG1, DG2)를 포함할 수 있다.

액티브 층(AL1, AL2)은, 예를 들어, 반도체(semi conductor) 기판일 수 있다. 이러한 액티브 층(AL1, AL2)은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다.

한편, 본 발명의 몇몇 실시예에서, 액티브 층(AL1, AL2)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. 이 때, 액티브 핀(AF1~AF4)은 액티브 층(AL1, AL2)으로 사용되는 매몰 산화막 상에 단결정 실리콘을 형성하고, 단결정 실리콘을 패터닝함으로써 형성될 수 있다. 이 경우, 액티브 핀(AF1~AF4) 은 에피층(epitaxial layer)일 수 있다. 이렇게 SOI기판을 이용할 경우, 반도체 장치(3)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.

또한 액티브 층(AL1, AL2)은 제1 방향(X)으로 연장된 형상으로 형성될 수 있다. 본 실시예에서, 액티브 층(AL1, AL2)은 도 5에 도시된 칩 디자인의 액티브 영역(AA1, AA2)에 형성될 수 있다. 즉, 액티브 층(AL1, AL2)의 형상과 도 5에 도시된 칩 디자인의 액티브 영역(AA1, AA2) 형상은 실질적으로 동일할 수 있다. 또한 이러한 액티브 층(AL1, AL2) 상에는 액티브 핀(AF1~AF4)이 형성될 수 있다. 본 실시예에서, 액티브 층(AL1, AL2)은 제1 방향(X)으로 서로 이격되어 배치된 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 액티브 층(AL1, AL2)은 도 5에 도시된 칩 디자인의 액티브 영역(AA1, AA2)과 달리, 분리되지 않고, 하나로 연결되어 있을 수도 있다.

액티브 핀(AF1~AF4)은 도시된 것과 같이 제1 방향(X)으로 연장되어 액티브 층(AL1, AL2) 상에 형성될 수 있다. 이 때, 액티브 핀(AF1~AF4)은 도 9에 도시된 바와 같이, STI(Shallow Trench Isolation)(120)로 서로 분리될 수 있다.

본 발명의 몇몇 실시예에서, 액티브 핀(AF1~AF4)은 도시된 것과 같이 두 개씩 그룹핑 되어 형성될 수 있다. 즉, 하나의 액티브 층(예를 들어, AL1) 상에는 두 개의 액티브 핀(예를 들어, AF1, AF3)이 형성될 수 있다. 액티브 핀(AF1, AF3)의 형상이 이러한 것은 두 개의 더미 스페이서를 이용하여 액티브 층(AL1)을 식각함으로써 액티브 핀(AF1, AF3)이 형성되기 때문일 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 액티브 핀(AF1~AF4)의 배치 형태는 얼마든지 변형될 수 있다.

도면에서는 액티브 핀(AF1~AF4)의 단면 형상이 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상인 것이 도시되어 있으나, 본 발명이 이러한 형상에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 액티브 핀(AF1~AF4)의 단면 형상은 사각형으로 변형될 수도 있다. 또한 본 발명의 다른 몇몇 실시예에서, 액티브 핀(AF1~AF4)의 단면 형상은 모따기된 형상일 수 있다. 즉, 액티브 핀(AF1~AF4)의 모서리 부분이 둥글게 된 형상일 수 있다

한편, 본 실시예에서, 제1 방향(X)으로 제8 폭(W8)만큼 서로 이격된 액티브 핀(예를 들어, AF1, AF3) 사이에는 액티브 핀(AF1, AF3)을 서로 전기적으로 접속시키기 위한 자기 정렬 컨택(Self Aligned Contact)(110)이 배치될 수 있다. 이러한 자기 정렬 컨택(110)은 게이트 전극(예를 들어, 132) 상에 형성된 캐핑막(140)을 이용하여 형성될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이러한 자기 정렬 컨택(110)은 필요에 따라 생략되는 것도 가능하다.

액티브 핀(AF1~AF4) 상에는 제2 방향(Y)으로 연장되는 게이트 절연막(130)이 형성될 수 있다. 이러한 게이트 절연막(130)은 예를 들어, 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 게이트 절연막(130)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

비록 상세하게 도시하지는 않았으나, 게이트 절연막(130)과 액티브 핀(AF) 사이에는, 게이트 절연막(130)과 액티브 핀(AF) 사이의 불량 계면을 방지하는 역할을 하는 인터페이스막이 추가로 더 배치될 수도 있다. 이러한, 인터페이스막은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.

또한 게이트 절연막(130)은 도 10에 도시된 것과 달리 스페이서(140)의 측벽을 따라 상부로 연장되는 형상으로 형성될 수도 있다. 게이트 절연막(130)의 형상이 이러한 경우는, 반도체 장치(3)가 게이트 라스트(gate last) 공정으로 제조되었기 때문일 수 있다.

또한 상세하게 도시되어 있지는 않지만 게이트 절연막(130) 상에는 일함수 조절막(미도시)이 형성될 수도 있다. 이러한 일함수 조절막(미도시)은, 액티브 핀(AF)과 노말 게이트(NG)가 교차하는 영역에 형성되는 트랜지스터(TR)의 일함수를 조절하는데 사용될 수 있다. 일함수 조절막(미도시)은 메탈로 이루어진 단일막, 또는 메탈 질화막과 메탈로 이루어진 다층막 구조일 수 있다. 일함수 조절막(미도시)을 이루는 메탈로는 예를 들어, Al, W, Ti 또는 이들의 조합 등을 들 수 있고, 메탈 질화막으로는 TiN, TaN 또는 이들의 조합 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

게이트 절연막(130) 상에는 제2 방향(Y)으로 연장되는 노말 게이트(NG) 및 더미 게이트(DG)가 형성될 수 있다. 본 실시예에서, 노말 게이트(NG)는 도 5에 도시된 칩 디자인의 노말 게이트 영역(NGA)에 형성될 수 있다. 그리고 더미 게이트(DG)는 도 5에 도시된 칩 디자인의 더미 게이트 영역(DGA)에 형성될 수 있다. 따라서, 노말 게이트(NG)의 형상과 도 5에 도시된 칩 디자인의 노말 게이트 영역(NGA)의 형상은 실질적으로 동일할 수 있다. 그리고, 더미 게이트(DG)의 형상과 도 5에 도시된 칩 디자인의 더미 게이트 영역(DGA)의 형상은 실질적으로 동일할 수 있다.

노말 게이트(NG) 및 더미 게이트(DG)는 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 노말 게이트(NG) 및 더미 게이트(DG)는 도전성이 높은 메탈을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 본 발명의 다른 몇몇 실시예에서, 노말 게이트(NG) 및 더미 게이트(DG)는 폴리 실리콘과 같은 비-메탈(non-metal)로 이루어질 수도 있다.

스페이서(135)는 노말 게이트(NG) 및 더미 게이트(DG)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(135)는 도 10에 도시된 것과 같이 더미 게이트(DG)의 양 측에 배치될 수 있다. 이러한 스페이서(135)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 10에서는 스페이서(135)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(135)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(135)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다. 또한 도 10에는 더미 게이트(DG)만이 도시되어 있지만, 앞서 설명한 스페이서(135)는 노말 게이트(NG)의 양 측에도 배치될 수 있다.

노말 게이트(NG) 및 더미 게이트(DG)의 양 측에 위치한 액티브 핀(AF) 내에는 트랜지스터(TR)의 동작에 필요한 소오스/드레인 영역(145)이 형성될 수 있다. 비록 도 10에서는 액티브 핀(AF) 내에 소오스/드레인 영역(145)이 형성된 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 소오스/드레인 영역(145)은 액티브 핀(AF)에 형성된 트렌치 내에 에피층(epitaxial layer) 형태로 형성될 수도 있다.

비록 도 10에서는, 이해의 편의를 위해 층간 절연막(150)의 일부만을 도시하였으나, 층간 절연막(150)은 소오스/드레인 영역(145) 및 노말 게이트(NG), 더미 게이트(DG)를 덮도록 배치될 수 있다.

소자 분리막(160)은 액티브 핀(AF)의 측면을 덮을 수 있다. 구체적으로, 소자 분리막(160)은 도 8 및 도 10에 도시된 것과 같이 액티브 핀(AF)의 하부 및 액티브 층(AL)의 측면을 덮을 수 있다. 본 발명의 몇몇 실시예에서, 소자 분리막(160)은 예를 들어, 절연막일 수 있다. 더욱 구체적으로, 소자 분리막(160)은 예를 들어, 실리콘 산화막(SiO2), 실리콘 질화막(SiN), 실리콘 산질화막(SiON) 등일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 또한 도 10에는 소자 분리막(160)이 액티브 층(AL)의 측면을 덮는 것으로 도시되어 있지만, 이에 한정되는 것은 아니다. 즉, 소자 분리막(160)은 액티브 핀(AF)의 하부만 덮도록 형성될 수도 있다(예를 들어, 도 10과 달리, 액티브 층(AL)은 식각되지 않을 수도 있다).

다음 도 11 내지 도 13을 참조하여, 도 8의 반도체 장치를 포함하는 메모리 소자에 대해 설명하도록 한다.

도 11은 도 8의 반도체 장치를 포함하는 메모리 소자의 회로도의 일 예이다. 도 12는 도 11에 도시된 메모리 소자의 레이아웃도이다. 도 13은 도 8의 반도체 장치를 포함하는 메모리 소자의 회로도의 다른 예이다.

이하에서는 메모리 장치의 일 예로, SRAM(Static Random Access Memory)을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.

도 11을 참조하면, 메모리 소자(81a)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.

제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.

또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.

여기서, 도 12를 추가로 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 8의 좌우 방향)으로 길게 연장되도록 형성될 수 있다. 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.

또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 8의 상하 방향)으로 길게 연장되고, 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.

도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.

명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.

뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.

여기서, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240) 등은 앞서 설명한 본 발명의 실시예들에 따른 레이아웃 디자인 시스템(1, 2)을 이용하여 생성한 디자인으로 제조될 수 있다.

이상에서는 메모리 소자(81a)가 6개의 트랜지스터로 구성된 6T SRAM을 예로 들어 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 이하에서는 도 13을 참조하여, 본 발명의 다른 실시예에 따른 메모리 소자에 대해서 설명하도록 한다.

도 13을 참조하면, 본 발명의 다른 실시예에 따른 메모리 소자(81b)는 전원 노드(VDD)와 접지 노드(VSS) 사이에 병렬 연결된 제1 및 제2 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 선택 트랜지스터(PS1) 및 제2 선택 트랜지스터(PS2)와, 제1 인버터(INV1)의 출력에 의해 제어되는 드라이브(drvie) 트랜지스터(DT)와, 드라이브 트랜지스터(DT)의 출력 노드에 연결된 패스(pass) 트랜지스터(PT)를 포함할 수 있다. 즉 본 실시예에서, 메모리 소자(81b)는 8개의 트랜지스터로 구성된 8T SRAM일 수 있다.

제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)는 각각 비트 라인(BL) 및 상보 비트 라인(BLb)과 연결될 수 있다. 제1 선택 트랜지스터(PS1)와 제2 선택 트랜지스터(PS2)의 게이트는 라이트 워드 라인(WWL)과 연결될 수 있다.

제1 인버터(INV1)는 직렬로 연결된 제1 풀-업(pull-up) 트랜지스터(PU1)와 제1 풀-다운(pull-down) 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀-업 트랜지스터(PU2)와 제2 풀-다운 트랜지스터(PD2)를 포함한다. 제1 풀-업 트랜지스터(PU1)와 제2 풀-업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀-다운 트랜지스터(PD1)와 제2 풀-다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.

또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.

드라이브 트랜지스터(DT)와 패스 트랜지스터(PT)는 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는데 이용될 수 있다. 드라이브 트랜지스터(DT)의 게이트는 제1 인버터(INV1)의 출력 노드에 연결될 수 있으며, 패스 트랜지스터(PT)의 게이트는 리드 워드 라인(RWL)에 연결될 수 있다. 드라이브 트랜지스터(D1)의 출력은 도시된 것과 같이 접지 노드(VSS)에 연결될 수 있고, 패스 트랜지스터(PT)의 출력은 도시된 것과 같이 리드 비트 라인(RBL)에 연결될 수 있다.

이와 같은 회로 구성에 의해, 본 실시예에 따른 메모리 소자에서는, 두 개의 포트(예를 들어, 더블 포트)를 통해 SRAM 소자에 저장된 데이터에 접근이 가능할 수 있다. 먼저, 라이트 워드 라인(WWL), 비트 라인(BL) 및 상보 비트 라인(BLb)을 선택함으로써 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 대헤 데이터를 라이트하거나, 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 첫 번째 포트로 이용될 수 있다. 그리고, 리드 워드 라인(RWL) 및 리드 비트 라인(RBL)을 선택함으로써 역시 제1 인버터(INV1) 및 제2 인버터(INV2)로 구성된 래치회로에 저장된 데이터를 리드하는 것이 가능하다. 즉, 이 경로가 두 번째 포트로 이용될 수 있다.

이러한 SRAM 소자에서는 두 번째 포트에 기초하여 데이터를 읽는 동작이 첫 번째 포트의 동작과는 독립적으로 수행될 수 있기 때문에, 래치회로에 저장된 데이터에는 아무런 영향을 끼치지 않게 된다. 다시 말해, 래치회로에 저장된 데이터를 리드하는 동작과 래치회로에 데이터를 라이트하는 동작이 독립적으로 수행될 수 있다.

다음 도 14 내지 도 16을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템에 대해 설명하도록 한다.

도 14는 도 8의 반도체 장치를 포함하는 SoC 시스템의 블록도이다. 도 15는 도 14의 중앙처리부의 개략적인 구성을 도시한 블록도이다. 도 16은 도 14의 반도체 장치가 패키징된 모습을 도시한 도면이다.

먼저 도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.

중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.

한편, 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는, 도 15에 도시된 것과 같이, 제1 클러스터(1012)와 제2 클러스터(1016)를 포함하도록 구성될 수도 있다.

제1 클러스터(1012)는 중앙처리부(1010) 내부에 배치될 수 있으며, 제1 클러스터(1012)는 n(여기서 n은 자연수)개의 제1 코어(1014)를 포함할 수 있다. 도 15에서는, 설명의 편의를 위해 제1 클러스터(1012)가 4개(즉, n=4)의 제1 코어(1014a~d)를 포함하는 것을 예로 들어 설명할 것이나, 본 발명이 이에 제한되는 것은 아니다.

제2 클러스터(1016)도 마찬가지로 중앙처리부(1010) 내부에 배치될 수 있으며, 제2 클러스터(1016) 역시 n개의 제2 코어(1018)를 포함할 수 있다. 이러한 제2 클러스터(1016)는 도시된 것과 같이 제1 클러스터(1012)와 서로 구분되어 배치될 수 있다. 여기에서도 설명의 편의를 위해 제2 클러스터(1016)가 4개(즉, n=4)의 제2 코어(1018a~d)를 포함하는 것을 예로 들 것이나, 본 발명이 이에 제한되는 것은 아니다.

한편, 도 15에는 제1 클러스터(1012)에 포함된 제1 코어(1014)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수가 서로 동일한 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시에에서, 제1 클러스터(1012)에 포함된 제1 코어(1012)의 개수와 제2 클러스터(1016)에 포함된 제2 코어(1018)의 개수는 도시된 것과 달리 서로 다를 수도 있다.

또한, 도 15에는 중앙처리부(1010) 내부에 제1 클러스터(1012)와 제2 클러스터(1016)만 배치된 것이 도시되어 있으나, 역시 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, 중앙처리부(1010) 내부에는 제1 및 제2 클러스터(1012, 1016)와 구분되며 제3 코어(미도시)를 포함하는 제3 클러스터(미도시)가 추가적으로 배치될 수도 있다.

본 실시예에서, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량과, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량은 서로 다를 수 있다.

본 발명의 몇몇 실시예에서, 제1 클러스터(1012)는 예를 들어, 리틀 클러스터(little cluster)이고, 제2 클러스터(1016)는 빅 클러스터(big cluster)일 수 있다. 이 경우, 제1 클러스터(1012)에 포함된 제1 코어(1014)의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 제2 코어(1018)의 단위 시간당 연산량 보다 작을 수 있다.

따라서, 제1 클러스터(1012)에 포함된 모든 제1 코어(1014)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연산량은, 제2 클러스터(1016)에 포함된 모든 제2 코어(1018)가 인에이블되어 연산을 수행하는 경우의 단위 시간당 연상량에 비해 작을 수 있다.

한편, 본 실시예에서, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 간의 단위 시간당 연산량은 서로 동일할 수 있으며, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 간의 단위 시간당 연산량도 서로 동일할 수 있다. 즉, 예를 들어, 제1-1 내지 제1-4 코어(1014a~d) 각각의 단위 시간당 연산량이 10이라고 가정하면, 제2-1 내지 제2-4 코어(1018a~d) 각각의 단위 시간당 연산량은 40일 수 있다.

파워 관리부(1019)는 제1 클러스터(1012)와 제2 클러스터(1016)를 필요에 따라 인에이블(enable)시키거나 디스에이블(disable)시킬 수 있다. 구체적으로, 파워 관리부(1019)는, 제1 클러스터(1012)에 의해 연산이 필요한 경우 제1 클러스터(1012)를 인에이블시키고, 제2 클러스터(1016)를 디스에이블시킬 수 있다. 그리고, 파워 관리부(1019)는 반대로, 제2 클러스터(1016)에 의해 연산이 필요한 경우 제2 클러스터(1016)를 인에이블시키고, 제1 클러스터(1012)를 디스에이블시킬 수 있다. 또한, 파워 관리부(1019)는, 수행해야될 연산량이 제1 클러스터(1012)에 포함된 제1-1 코어(1014a)를 통해 충분히 처리 가능한 경우, 제1 클러스터(1014a)는 인에이블시키고, 제2 클러스터(1016)는 디스에이블시키되, 제1 클러스터(1012) 내에서도, 제1-1 코어(1014a)는 인에이블시키고, 제1-2 내지 제1-4 코어(1014b~d)는 디스에이블시킬 수 있다. 다시 말해, 본 실시예에 따른 파워 관리부(1019)는 제1 및 제2 클러스터(1012, 1016) 전체에 대한 인에이블 여부를 결정할 수도 있고, 제1 클러스터(1012)에 포함된 제1-1 내지 제1-4 코어(1014a~d) 각각과, 제2 클러스터(1016)에 포함된 제2-1 내지 제2-4 코어(1018a~d) 각각에 대한 인에이블 여부를 결정할 수도 있다.

본 발명의 몇몇 실시예에서, 이러한 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 인에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 전원을 공급하여 이들을 동작시키는 것일 수 있다. 그리고, 파워 관리부(1019)가 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)을 디스에이블시키는 것은, 제1 및 제2 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)에 공급되는 전원을 차단하여 이들의 동작을 중단시키는 것일 수 있다.

이러한 파워 관리부(1019)는 SoC시스템(1000)의 동작 환경에 따라, 특정 클러스터(1012, 1016) 및/또는 그에 포함된 복수의 코어들(1014a~d, 1018a~d)만을 인에이블시킴으로써, SoC시스템(1000) 전체의 파워 소모를 관리할 수 있다.

다시 도 14를 참조하면, 멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 도 16에 도시된 것과 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.

도 16을 참조하면, 이러한 반도체 패키지는, 패키지 기판(PS), DRAM(1060), 어플리케이션 프로세서(1001)을 포함할 수 있다.

패키지 기판(PS)은 복수의 패키지 볼(PB)을 포함할 수 있다. 복수의 패키지 볼(PB)은 패키지 기판(PS) 내부의 신호 라인을 통해 어플리케이션 프로세서(1001)의 칩 볼(CB) 들과 전기적으로 접속될 수 있으며, 또한, 패키지 기판(PS) 내부의 신호 라인을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.

한편, DRAM(1060)은 도시된 것과 같이 와이어 본딩을 통해 조인트 볼(JB)과 전기적으로 접속될 수 있다.

어플리케이션 프로세서(1001)은 DRAM(1060)하부에 배치될 수 있다. 어플리케이션 프로세서(1001)의 칩 볼(CB)들은 조인트 볼(JB)을 통해 DRAM(1060)과 전기적으로 연결될 수 있다.

한편, 도 16에는 DRAM(1060)이 어플리케이션 프로세서(1001)의 외부에 배치된 것만 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라, DRAM(1060)은 어플리케이션 프로세서(1001)의 내부에도 배치될 수 있다.

이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 몇몇 실시예들에 따른 레이아웃 디자인 시스템(1, 2)을 이용하여 제조될 수 있다. 그리고, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(3)는 이러한 SoC 시스템(1000)의 구성 요소 중 어느 하나로 제공될 수 있다.

다음 도 17을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.

도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.

도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.

도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(99b)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(98b)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.

도 18은 태블릿 PC(1200)을 도시한 도면이고, 도 19는 노트북(1300)을 도시한 도면이며, 도 20은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예에 따른 반도체 장치(3)는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.

이하에서는, 도 21 내지 도 25b을 참조하여, 도 8의 반도체 장치를 제조하는 방법에 대해 설명하도록 한다. 즉, 본 발명의 몇몇 실시예들에 따른 레이아웃 디자인 시스템들을 이용하여, 도 8의 반도체 장치를 제조하는 방법에 대해 설명하도록 한다.

도 21은 도 8의 반도체 장치를 제조하는 방법을 설명하기 위한 순서도이다. 도 22 내지 도 25b는 도 8의 반도체 장치를 제조하는 방법을 설명하기 위한 중간 단계 도면들이다.

도 21을 참조하면, 먼저, 스탠다드 셀 디자인과 액티브 컷 디자인을 포함하는 레이아웃 디자인을 제공받는다(S100).

구체적으로, 앞서 설명한 본 발명의 몇몇 실시예들에 따른 레이아웃 디자인 시스템들로부터 스탠다드 셀 디자인과 액티브 컷 디자인을 포함하는 레이아웃 디자인을 제공받을 수 있다. 이러한 레이아웃 디자인이 설계되는 과정을 살펴보면, 크게 제1 레이아웃 디자인 단계와 제2 레이아웃 디자인 단계로 나뉠 수 있다. 여기에서 레이아웃 디자인은 앞서 설명한 칩 디자인(50)에 해당할 수 있으나, 이에 한정되는 것은 아니다.

먼저, 도 22 및 도 23을 참조하면, 제1 레이아웃 디자인 단계는, 액티브 층(AL) 상에 제1 방향(X)으로 연장되는 제1 및 제2 액티브 핀(AF1, AF2)의 디자인과 제1 및 제2 액티브 핀(AF1, AF2) 상에 제2 방향(Y)으로 연장되는 제1 및 제2 게이트 구조물(GS1, GS2)의 디자인을 설계하는 것을 포함할 수 있다.

다음 도 24a를 참조하면, 앞서 설명한 제1 레이아웃 디자인 단계에 후속하는 제2 레이아웃 디자인 단계로써, 마스크 막(ML)의 패터닝 영역을 정의하는 액티브 컷 디자인(ACD)을 설계하는 공정이 수행될 수 있다. 여기에서, 액티브 컷 디자인(ACD)의 제1 방향(X) 폭은 제9 폭(W9)을 포함할 수 있고, 제9 폭(W9)은 도 4에서 설명한 마커(MK1, MK2)에 의해 조절될 수 있다.

다시 도 21을 참조하면, 제공받은 레이아웃 디자인을 이용하여 반도체 장치를 제조한다(S200).

구체적으로, 제공받은 레이아웃 디자인을 이용하여, 먼저 액티브 핀(AF1, AF2)과 게이트 구조물(GS1, GS2)을 형성할 수 있다. 이러한 액티브 핀(AF1, AF2)과 게이트 구조물(GS1, GS2)을 형성하는 구체적인 공정은 도 22 내지 도 24b를 참조하여 설명하도록 한다. 여기에서, 도 24b는, 도 24a의 C-C선을 따라 절단한 단면도이다.

도 22 내지 도 24b를 참조하면, 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템으로부터 레이아웃 디자인을 제공받아, 이를 토대로, 액티브 층(AL) 상에 제1 방향(X)으로 연장되고 제2 방향(Y)으로 서로 이격된 제1 및 제2 액티브 핀(AF1, AF2)과, 제2 방향(Y)으로 연장되고 제1 방향(X)으로 서로 이격된 게이트 구조물(GS1, GS2)을 형성할 수 있다. 여기에서, 게이트 구조물(GS1, GS2)은 더미 게이트 또는 노말 게이트를 포함할 수 있다. 본 발명에서, 액티브 핀과 게이트 구조물의 수는 각각 2개씩 존재하는 것으로 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 추가적인 액티브 핀과 게이트 구조물이 존재할 수 있다.

게이트 구조물(GS1, GS2)과 액티브 핀(AF1, AF2) 상에 마스크 막(ML)을 형성한다.

마스크 막(ML)은 예를 들어, 포토 레지스트(photo resist)막 또는 절연막을 포함할 수 있으나, 이에 한정되는 것은 아니다.

또한 도 24a에 도시된 바와 같이, 마스크 막(ML)에는 액티브 컷 디자인(ACD)이 표시되어 있는바, 액티브 컷 디자인(ACD)은 제공받은 레이아웃 디자인 내에 포함될 수 있다.

도 25a를 참조하면, 마스크 막(ML)을 패터닝한다.

구체적으로, 마스크 막(ML)의 전체 영역 중 도 24a에 도시된 액티브 컷 디자인(ACD)과 오버랩되는 영역이 제거될 수 있다. 또한 마스크 막(ML)이 패터닝됨으로써, 제1 마스크 막(ML1)과 제2 마스크 막(ML2)이 형성될 수 있다.

도 25b를 참조하면, 제1 마스크 막(ML1) 및 제2 마스크 막(ML2)을 마스크로, 도 24a에 도시된 액티브 컷 디자인(ACD)과 오버랩되는 액티브 핀(AF1, AF2)과 액티브 층(AL)의 일부 영역을 제거할 수 있다.

또한 이러한 제거 과정을 통해 제1 액티브 핀(AF1)은 제1 서브 액티브 핀(SAF1)과 제2 서브 액티브 핀(SAF2)으로 분리되고, 제2 액티브 핀(AF2)은 제3 서브 액티브 핀(SAF3)과 제4 서브 액티브 핀(SAF4)으로 분리될 수 있다. 분리된 제1 및 제2 서브 액티브 핀(SAF1, SAF2) 사이의 간격과 제3 및 제4 서브 액티브 핀(SAF3, SAF4) 사이의 간격은, 액티브 컷 디자인(ACD)의 제1 방향(X) 폭과 동일한 제9 폭(W9)을 포함할 수 있다. 여기에서, ‘동일’의 의미는 완전히 동일한 것 뿐만아니라 제조 공정 상 발생할 수 있는 오차 범위 내의 차이도 포함할 수 있다.

도 25c를 참조하면, 제1 액티브 핀(AF1)과 액티브 층(AL)의 일부 영역이 제거된 모습이 도시되어 있다. 비록 도 25c에는 액티브 층(AL)의 일부 영역이 제거된 모습이 도시되어 있을지라도, 본 발명은 이에 한정되는 것은 아니며, 액티브 층(AL)은 제거되지 않고, 제1 액티브 핀(AF1)의 일부 영역만이 제거될 수도 있다.

앞서 설명한 제조 방법을 통해, 디자인 단계에서 설정된 액티브 컷 디자인(ACD)은 패터닝된 마스크 막(ML1, ML2)과 비오버랩되고, 제거된 액티브 핀(AF1, AF2)의 일부 영역과 오버랩된다는 것을 알 수 있다.

또한 액티브 핀(AF1, AF2)의 일부 영역을 제거한 후에는, 도시되어 있지는 않지만 마스크 막(ML1, ML2)이 제거될 수 있고, 이어서 도 10에 도시된 바와 같이, 제거된 액티브 핀(AF1, AF2)의 하부 및 액티브 층(AL)의 측면을 덮도록 소자 분리막(도 10의 160)이 형성될 수 있다. 또한 게이트 구조물(GS1, GS2)과 제1 내지 제4 서브 액티브 핀(SAF1~SAF4)이 교차되는 영역의 양 측에는 소오스/드레인 영역(도 10의 145)이 형성될 수 있다. 뿐만 아니라 필요에 따라, 제1 서브 액티브 핀(SAF1)과 제2 서브 액티브 핀(SAF2) 또는 제3 서브 액티브 핀(SAF3)과 제4 서브 액티브 핀(SAF4)을 서로 전기적으로 접속시키는 자기 정렬 컨택(도 10의 110)이 형성될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims

프로세서;
스탠다드 셀 디자인이 저장된 저장 모듈;
상기 프로세서를 이용하여, 상기 스탠다드 셀 디자인을 제공받고, 디자인 요소(design element)를 포함하는 칩 디자인을 출력하는 생성 모듈을 포함하되,
상기 스탠다드 셀 디자인은,
액티브 영역 및 상기 액티브 영역 상에 배치된 노말 게이트 영역을 포함하고,
상기 디자인 요소는, 상기 액티브 영역과 교차하고 상기 노말 게이트 영역을 오버랩하지 않는 액티브 컷 디자인을 포함하고,
상기 생성 모듈은, 상기 액티브 컷 디자인의 폭을 조절하여 상기 칩 디자인을 출력하고,
상기 생성 모듈은 상기 스탠다드 셀 디자인과 상기 액티브 컷 디자인의 경계에 배치되는 마커를 생성하고,
상기 액티브 컷 디자인의 폭은 상기 생성된 마커에 의해 조절되는 레이아웃 디자인 시스템.
제 1항에 있어서,
상기 스탠다드 셀 디자인은,
제1 방향으로 연장되어 배치된 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과,
상기 제1 방향으로 연장되어 배치된 제2 액티브 영역을 포함하고, 상기 제1 스탠다드 셀 디자인과 상기 제1 방향으로 이격되어 배치되는 제2 스탠다드 셀 디자인을 포함하고,
상기 액티브 컷 디자인은, 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 사이에 배치되는 레이아웃 디자인 시스템.
제 2항에 있어서,
상기 생성 모듈은,
상기 액티브 컷 디자인의 제1 부분의 상기 제1 방향 폭을 조절하는 제1 마커와,
상기 액티브 컷 디자인의 제2 부분의 상기 제1 방향 폭을 조절하는 제2 마커를 생성하고,
상기 제1 부분은, 상기 제1 액티브 영역과 마주보는 상기 액티브 컷 디자인의 일단을 포함하고,
상기 제2 부분은, 상기 제2 액티브 영역과 마주보는 상기 액티브 컷 디자인의 타단을 포함하고,
상기 제1 부분은, 상기 제2 부분과 상기 제1 방향으로 이격된 레이아웃 디자인 시스템.
제 3항에 있어서,
상기 제1 스탠다드 셀 디자인은,
상기 제1 액티브 영역 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 배치되는 제1 노말 게이트 영역을 더 포함하고,
상기 제1 노말 게이트 영역과 상기 제1 부분 사이의 간격은, 상기 제1 마커에 의해 조절되는 레이아웃 디자인 시스템.
제 1항에 있어서,
상기 스탠다드 셀 디자인은, 상기 디자인 요소를 더 포함하는 레이아웃 디자인 시스템.
제 1항에 있어서,
상기 생성 모듈은, 상기 디자인 요소를 생성하는 레이아웃 디자인 시스템.
프로세서;
복수의 스탠다드 셀(standard cell) 디자인과, 각각이 서로 다른 형상을 포함하는 복수의 후보(candidate) 액티브 컷 디자인이 저장된 저장 모듈;
상기 프로세서를 이용하여, 정의된 요구 조건(requirement)에 따라 상기 복수의 스탠다드 셀 디자인을 배치하고, 상기 복수의 후보 액티브 컷 디자인 중 하나의 액티브 컷 디자인을 선정하여 상기 복수의 스탠다드 셀 디자인 사이에 배치하는 배치 모듈; 및
생성 모듈을 포함하되,
상기 생성 모듈은,
상기 배치 모듈로부터의 상기 선정된 하나의 액티브 컷 디자인을 이용하여 칩 디자인을 생성하고,
상기 정의된 요구 조건에 응답하여 상기 선정된 하나의 액티브 컷 디자인의 폭을 조절함으로써, 상기 생성된 칩 디자인이 상기 조절된 폭을 갖는 상기 선정된 하나의 액티브 컷 디자인을 포함하도록 하고,
상기 각 스탠다드 셀 디자인은,
액티브 영역과, 상기 액티브 영역 상에 배치된 노말(normal) 게이트 영역을 포함하는 레이아웃 디자인 시스템.
제 7항에 있어서,
상기 스탠다드 셀 디자인은,
제1 방향으로 연장되어 배치된 제1 액티브 영역을 포함하는 제1 스탠다드 셀 디자인과,
상기 제1 방향으로 연장되어 배치된 제2 액티브 영역을 포함하고, 상기 제1 스탠다드 셀 디자인과 상기 제1 방향으로 이격되어 배치되는 제2 스탠다드 셀 디자인을 포함하고,
상기 배치 모듈은,
상기 액티브 컷 디자인을 상기 제1 스탠다드 셀 디자인과 상기 제2 스탠다드 셀 디자인 사이에 배치하는 레이아웃 디자인 시스템.
제 8항에 있어서,
상기 프로세서를 이용하여, 상기 제1 스탠다드 셀 디자인과 상기 액티브 컷 디자인의 경계에 배치되는 제1 마커와, 상기 제2 스탠다드 셀 디자인과 상기 액티브 컷 디자인의 경계에 배치되는 제2 마커를 생성하는 생성 모듈을 더 포함하는 레이아웃 디자인 시스템.
제 9항에 있어서,
상기 배치 모듈과 상기 생성 모듈은, 하나의 통합된 통합 모듈로 구현되는 레이아웃 디자인 시스템.