KR20220134325A - 표준 셀 및 필러 셀을 포함하는 집적 회로 - Google Patents

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정학철
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양기용
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Abstract

본 개시에 따른 집적 회로는, 제1 방향으로 연장되고, 제1 폭을 갖는 제1 활성영역을 포함하는 표준 셀 및 제1 방향으로 연장되고, 제1 폭보다 넓은 제2 폭을 갖고, 제1 활성영역과 동일한 타입인 제2 활성영역을 포함하고, 표준 셀과 제1 방향으로 인접하는 필러 셀을 포함하고, 표준 셀은, 제1 활성영역과 제2 활성영역의 사이에 배치되어, 제1 활성영역과 제1 방향으로 접촉하는 제1 접촉면, 제2 활성영역과 제1 방향으로 접촉하는 제2 접촉면 및 제1 접촉면과 제2 접촉면을 경사를 가지고 연결하는 경사면을 포함하되, 제1 활성영역과 동일한 타입인 제1 테이퍼링 부를 포함는 것을 특징으로 한다.

Description

표준 셀 및 필러 셀을 포함하는 집적 회로{INTEGRATED CIRCUIT INCLUDING A STANDARD CELL AND FILLER CELL}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 테이퍼링 부를 갖는 표준 셀 및 필러 셀을 포함하는 집적 회로에 관한 것이다.
반도체 장치의 가격 경쟁력을 향상시키기 위해 반도체 소자의 크기를 감소시킬 필요가 있다. 그러나 반도체 소자의 크기 감소는 단채널 효과를 야기할 수 있다. 이를 극복하기 위해 게이트가 채널의 3면을 둘러싸는 핀 전계효과 트랜지스터(FinFET)가 개발되었고, 나아가, 게이트가 채널의 4면을 둘러싸는 게이트 올 어라운드(gate-all-around; GAA) 트랜지스터가 개발되었다.
또한, 소형화된 반도체 장치에 대한 수요가 점차 증가함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예를 들어, 반도체 장치에 대한 고속화, 다기능화 등에 대한 요구가 점점 증가되고 있다. 특히, 소형화된 반도체 장치의 신뢰성에 대한 요구가 증가함에 따라, 반도체 장치의 전기적 특성을 개선하고, 소형화된 반도체 장치의 신뢰성을 확보할 수 있는 레이아웃 디자인이 필요하게 되었다.
본 개시는 집적 회로에 관한 것으로서, 테이퍼링 부 및/또는 역 테이퍼링 부를 갖는 표준 셀을 포함하는 집적 회로 및 이를 설계하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 집적 회로는, 제1 방향으로 연장되고, 제1 폭을 갖는 제1 활성영역을 포함하는 표준 셀 및 제1 방향으로 연장되고, 제1 폭보다 넓은 제2 폭을 갖고, 제1 활성영역과 동일한 타입인 제2 활성영역을 포함하고, 표준 셀과 제1 방향으로 인접하는 필러 셀을 포함하고, 표준 셀은, 제1 활성영역과 제2 활성영역의 사이에 배치되어, 제1 활성영역과 제1 방향으로 접촉하는 제1 접촉면, 제2 활성영역과 제1 방향으로 접촉하는 제2 접촉면 및 제1 접촉면 및 제2 접촉면을 경사를 가지고 연결하는 경사면을 포함하되, 제1 활성영역과 동일한 타입인 제1 테이퍼링 부를 포함는 것을 특징으로 한다.
본 개시의 다른 측면에 따른 집적 회로는, 제1 방향으로 연장되고, 제1 폭을 갖는 제1 활성영역을 포함하는 표준 셀 및 제1 방향으로 연장되고, 제1 폭보다 좁은 제2 폭을 갖고, 제1 활성영역과 동일한 타입인 제2 활성영역을 포함하고, 표준 셀과 제1 방향으로 인접하는 필러 셀을 포함하고, 표준 셀은, 제1 활성영역과 제2 활성영역의 사이에 배치되어, 제1 활성영역과 제1 방향으로 접촉하는 제1 접촉면, 제2 활성영역과 제1 방향으로 접촉하는 제2 접촉면 및 제1 접촉면과 제2 접촉면을 경사를 가지고 연결하는 경사면을 포함하되, 제1 활성영역과 동일한 타입인 제1 테이퍼링 부를 포함는 것을 특징으로 한다.
본 개시의 다른 측면에 따른 집적 회로는 제1 방향으로 상호 이격되어 배치되는 복수의 표준 셀들 및 표준 셀들의 사이에 배치되는 복수의 필러 셀들을 포함하고, 필러 셀들 중 적어도 하나는, 제1 방향으로 연장되고, 제1 폭을 갖는 제1 활성영역 및 제1 활성영역과 제1 방향과 수직한 제2 방향으로 이격되어 제1 방향으로 연장되되, 제1 활성영역과 상이한 타입인 제2 활성영역을 포함하고, 표준 셀들 중 적어도 하나는, 제1 활성영역과 제1 방향으로 인접하여 제1 방향으로 연장되되, 제1 폭보다 좁은 제2 폭을 갖고, 제1 활성영역과 동일한 타입인 제3 활성영역, 제3 활성영역과 제2 방향으로 이격되어 제1 방향으로 연장되고, 제2 활성영역과 동일한 타입인 제4 활성영역, 제1 활성영역과 제1 방향으로 접촉하는 제1 접촉면, 제3 활성영역과 제1 방향으로 접촉하는 제2 접촉면 및 제1 접촉면과 제2 접촉면을 경사를 가지고 연결하는 경사면을 포함하되, 제1 활성영역과 동일한 타입인 제1 테이퍼링 부를 포함는 것을 특징으로 한다.
본 개시의 예시적 실시 예에 따라, 테이퍼링 부를 갖는 표준 셀 및 필러 셀을 포함함으로써, 활성영역이 연속되고, 전기적 특성이 개선된 집적 회로가 제공될 수 있다.
본 개시의 예시적 실시 예에 따라, 역 테이퍼링 부를 갖는 표준 셀 및 필러 셀을 포함함으로써, 누설 전류가 감소된 집적 회로가 제공될 수 있다. 따라서, 반도체 장치의 신뢰도가 향상될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 개략적으로 나타내는 도면이다.
도 2a 내지 도 2c는 본 개시의 예시적 실시 예에 따른 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다.
도 3a 내지 도 3c는 본 개시의 예시적 실시 예에 따른 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시 예에 따른 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다.
도 5a 내지 도 5c는 본 개시의 예시적 실시 예에 따른 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다.
도 6은 본 개시의 예시적 실시 예에 따른 집적회로를 설명하는 레이아웃도이다.
도 7은 도 6의 A-A'선 및 B-B'선에 따른 단면도이다.
도 8은 본 개시의 예시적 실시 예에 따른 집적회로를 설명하는 레이아웃도이다.
도 9는 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 10은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 11은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다. 이하, 레이아웃도의 평면상 가로 방향을 제1 방향(X)으로, 레이아웃도의 평면상 세로 방향을 제2 방향(Y)으로, 레이아웃도에 대하여 실질적으로 수직한 방향을 제3 방향(Z)으로 정의한다. 따라서, 제2 방향(Y)은 제1 방향(X)에 수직한 방향을 의미할 수 있다. 도면 상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다. 본 명세서의 도면들에서, 도해의 편의상 일부 만이 도시될 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 집적 회로(1)는 제1 내지 제6 표준 셀(SC1~SC6)을 포함할 수 있다. 표준 셀(standard cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 본 명세서에서 단순하게 셀(cell)로서 지칭될 수도 있다. 표준 셀은 부울 로직 기능 또는 저장 기능을 제공하는 기능성 셀 또는 로직 셀일 수 있다. 예를 들어, 로직 셀은 NAND, AND, NOR, OR, XOR, 인버터, 가산기(adder), 플립플랍 또는 래치일 수 있다. 집적 회로는 다수의 다양한 표준 셀들을 포함할 수 있다. 표준 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다. 예를 들어, 제1 내지 제3 표준 셀(SC1~SC3)은 제1 행(R1)에 배치될 수 있고, 제4 내지 제6 표준 셀(SC4~SC6)은 제2 행(R2)에 배치될 수 있다.
집적 회로(1)는 제1 내지 제4 필러 셀(FC1~FC4)을 포함할 수 있다. 필러 셀(filler cell)은 표준 셀들 사이에 위치하는 일종의 더미 영역일 수 있다. 필러 셀은 회로 블록의 레이아웃 설계시에 공정 밀도를 평준화하기 위해 표준 셀들 사이의 공간을 메우는 역할을 수행할 수 있다. 또한, 필러 셀은 표준 셀들에 형성되는 웰(Well)의 연속성을 유지하기 위해 표준 셀들 사이에 삽입될 수 있다. 예를 들어, 제1 필러 셀(FC1)은 제1 및 제2 표준 셀(SC1, SC2)의 사이에 위치할 수 있고, 제2 필러 셀(FC2)은 제2 및 제3 표준 셀(SC2, SC3)의 사이에 위치할 수 있다. 필러 셀은 표준 셀과 웰을 공유할 수 있고, 행 방향으로 인접한 다른 표준 셀들과도 웰을 공유할 수 있다. 필러 셀에 의해, 동일한 행에 배치되는 표준 셀들은 웰을 공유할 수 있다. 예를 들어, 제1 및 제2 표준 셀(SC1, SC2)의 사이에 배치되는 제1 필러 셀(FC1)은 제1 및 제2 표준 셀(SC1, SC2)과 웰을 공유할 수 있다. 나아가, 제1 행(R1)에 배치되는 제1 내지 제3 표준 셀(SC1~SC3)은 제1 및 제2 필러 셀(FC1, FC2)에 의해 웰을 공유할 수 있다. 필러 셀은 집적 회로(1)의 연산에 기여하지 않는 비-로직 셀일 수 있다. 즉, 필러 셀은 내부에 트랜지스터와 같은 소자를 포함하지 않을 수 있다.
복수의 행들은 Y축 방향으로 서로 다른 높이을 가질 수 있다. 예를 들어, 제1 행(R1)의 표준 셀들 및 필러 셀들은 제1 높이(H1)를 가질 수 있고, 제2 행(R2)의 표준 셀들 및 필러 셀들은 제2 높이(H2)를 가질 수있다. 제1 높이(H1)와 제2 높이(H2)는 다를 수 있다. 예를 들어, 제1 높이(H1)는 제2 높이(H2)보다 길 수 있다(H1>H2). 복수의 표준 셀들(SC1~SC6) 및 필러 셀들(FC1~FC4)은 X축 방향으로 서로 다른 길이를 가질 수 있다. 예를 들어, 제1 표준 셀(SC1)은 제1 길이(L1)를 갖고, 제1 필러 셀(FC1)은 제2 길이(L2)를 갖고, 제2 표준 셀(SC2)은 제2 길이(L3)를 갖고, 제2 필러 셀(FC2)은 제4 길이(L4)를 갖고, 제3 표준 셀(SC3)은 제5 길이(L5)를 가질 수 있다. 제1 내지 제5 길이(L1~L5)는 서로 다를 수 있다. 다른 실시예에서, 제1 내지 제5 길이(L1~L5) 중에서 적어도 두 개는 서로 같을 수 있다. 예를 들어, 제2 길이(L2) 및 제4 길이(L4)는 서로 같을 수 있다.
제1 내지 제6 표준 셀(SC1~SC6) 중 적어도 하나는 테이퍼링 부 또는 리버스 테이퍼링 부를 포함할 수 있다. 테이퍼링 부 또는 리버스 테이퍼링 부는 표준 셀에 형성되는 활성영역과 필러 셀에 형성되는 활성영역의 폭이 다를 경우, 연속성을 유지하기 위해 형성될 수 있다. 테이퍼링 부는 표준 셀에 형성되는 활성영역의 폭이 필러 셀에 형성되는 활성영역의 폭보다 좁은 경우 형성될 수 있고, 리버스 테이퍼링 부는 표준 셀에 형성되는 활성영역의 폭이 필러 셀에 형성되는 활성영역의 폭보다 넓은 경우 형성될 수 있다. 테이퍼링 부 및 리버스 테이퍼링 부에 대하여는 이하 상세히 설명한다.
도 2a 내지 도 2c는 본 개시의 예시적 실시 예에 따른 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다. 구체적으로, 도 2a 내지 도 2c는 도 1에 대한 이해를 돕기 위한 것으로써, 도 1의 A선으로 정의되는 영역에 대한 레이아웃 도이다. 따라서, 제1 표준 셀(SC1) 및 제1 필러 셀(FC1)만 도시되어 있으나, 제2 내지 제6 표준 셀(SC2~SC6) 및 제2 내지 제4 필러 셀(FC2~FC4)도 동일한 레이아웃을 포함할 수 있다.
도 2a를 참조하면, 집적 회로(10)는 제1 및 제2 파워 레일(PR1, PR2)을 포함할 수 있다. 제1 및 제2 파워 레일(PR1, PR2)은 제2 방향(Y)으로 서로 이격하여 배치되고, 각각은 제1 방향(X)으로 연장될 수 있다. 제1 및 제2 파워 레일(PR1, PR2)은 동일한 배선층에 형성될 수 있다. 제1 및 제2 파워 레일(PR1, PR2)에 전원 전압 또는 접지 전압이 인가 될 수 있다. 예를 들어, 제1 파워 레일(PR1)에 접지 전압이 인가되고, 제2 파워 레일(PR2)에 전원 전압이 인가 될 수 있다. 다른 실시예에서, 제1 및 제2 파워 레일(PR1, PR2)에 동일한 전압이 인가될 수도 있다. 예를 들어, 제1 및 제2 파워 레일(PR1, PR2) 모두에 전원 전압이 인가될 수도 있다.
집적 회로(10)는 표준 셀(SC10) 및 필러 셀(FC10)을 포함할 수 있다. 표준 셀(SC10) 및 필러 셀(FC10)은 제1 및 제2 파워 레일(PR1, PR2)의 사이에 배치될 수 있고, 필러 셀(FC10)은 표준 셀(SC10)과 제1 방향(X)으로 인접하여 배치될 수 있다.
표준 셀(SC10)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 및 제2 활성영역(RX1, RX2)은 제2 방향(Y)으로 상호 이격되어 제1 방향(X)으로 연장될 수 있다. 제1 활성영역(RX1)은 표준 셀(SC10)의 하부 경계에 위치할 수 있고, 제2 활성영역(RX2)은 표준 셀(SC10)의 상부 경계에 위치할 수 있다.
필러 셀(FC10)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제3 및 제4 활성영역(RX3, RX4)은 제2 방향(Y)으로 상호 이격되어 제1 방향(X)으로 연장될 수 있다. 제3 활성영역(RX3)은 필러 셀(FC10)의 하부 경계에 위치할 수 있고, 제4 활성영역(RX4)은 필러 셀(FC10)의 상부 경계에 위치할 수 있다.
제1 내지 제4 활성영역(RX1~RX4)은 P타입 또는 N타입 영역일 수 있다. P타입 영역은 N타입의 기판 또는 웰(well) 상에 형성된 영역일 수 있고, N타입 영역은 P타입의 기판 또는 웰 상에 형성된 영역일 수 있다. P타입 영역은 P타입 트랜지스터가 형성되는 영역이고, N타입 영역은 N타입 트랜지스터가 형성되는 영역일 수 있다. N타입 영역은 음의 공급 전압(예를 들어, 접지 전압)을 제공하는 파워 레일의 아래에 위치할 수 있다. P 타입 영역은 양의 공급 전압(예를 들어, 전원 전압)을 제공하는 파워 레일의 아래에 위치할 수 있다.
표준 셀(SC10)은 여러 타입의 영역에 걸쳐 형성될 수 있다. 따라서, 표준 셀(SC10)은 P타입 트랜지스터와 N타입 트랜지스터를 포함하는 CMOS 구조일 수 있다. 예를 들어, 표준 셀(SC10)은 하단에 N 타입의 제1 활성영역(RX1)을 포함하고, 상단에 P 타입의 제2 활성영역(RX2)을 포함할 수 있다. 그러나 이에 한정되는 것은 아니며, 다른 실시 예에서 제1 및 제2 활성영역(RX1, RX2)은 동일한 타입의 영역일 수도 있다.
필러 셀(FC10)은 여러 타입의 영역에 걸쳐 형성될 수 있다. 제3 및 제4 활성영역(RX3, RX4)은 서로 다른 타입의 영역일 수 있다. 예를 들어, 제3 활성영역(RX3)은 N타입 영역이고, 제4 활성영역(RX4)은 P타입 영역일 수 있다. 그러나 이에 한정되는 것은 아니며, 다른 실시 예에서, 제3 및 제4 활성영역(RX3, RX4)은 동일한 타입의 영역일 수도 있다.
제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 같거나 다를 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)과 제4 폭(W4)은 같거나 다를 수 있다. 본 실시예에서, 제1 폭(W1)은 제3 폭(W3)보다 짧고(W1<W3), 제2 폭(W2)은 제4 폭(W4)보다 짧을 수 있다(W2<W4). 제1 폭(W1)과 제3 폭(W3)의 차이와 제2 폭(W2)과 제4폭(W4)의 차이는 같거나 다를 수 있다.
표준 셀(SC10)은 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)를 더 포함할 수 있다. 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2) 사이의 거리(DT)는 필러 셀(FC10)에 인접할수록 짧아질 수 있다. 이 경우, 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)를 포함하는 표준 셀(SC10)은 '아웃 바운드 셀(out-bound cell)'로 지칭될 수 있다.
제1 테이퍼링 부(T1)는 제1 활성영역(RX1)과 제3 활성영역(RX3)의 사이에 위치할 수 있다. 따라서, 제1 테이퍼링 부(T1)는 제1 활성영역(RX1) 및 제3 활성영역(RX3)과 제1 방향으로 인접할 수 있다. 제1 테이퍼링 부(T1)의 최소 폭은 제1 폭(W1)과 같고, 최대 폭은 제3 폭(W3)과 같을 수 있다. 제1 테이퍼링 부(T1)는 제1 활성영역(RX1)과 접촉하는 면에서 제1 폭(W1)을 가질 수 있고, 제3 활성영역(RX3)과 접촉하는 면에서 제3 폭(W3)을 가질 수 있다. 제1 테이퍼링 부(T1)는 제1 활성영역(RX1)과 제1 방향(X)으로 접촉하는 제1 면(S1), 제3 활성영역(RX2)과 제1 방향(X)으로 접촉하는 제2 면(S2) 및 제1 면(S1)과 제2 면(S2)을 경사를 가지고 연결하는 제3 면(S3)을 포함할 수 있다. 제1 면(S1) 및 제2 면(S2)은 '접촉면'으로 지칭될 수 있고, 제3 면(S3)은 '경사면'으로 지칭될 수 있다.
제3 면(S3)은 직선 또는 곡선을 가질 수 있다. 제3 면(S3)의 경사는 제1 폭(W1)과 제3 폭(W3)에 따라 가변될 수 있다. 예를 들어, 제1 폭(W1)과 제3 폭(W3)의 차이가 클수록, 제3 면(S3)의 경사는 가파르게 형성될 수 있다. 제1 테이퍼링 부(T1)의 면적은 제1 폭(W1)과 제3 폭(W3)에 따라 가변될 수 있다. 예를 들어, 제1 폭(W1)과 제3 폭(W3)의 차이가 클수록, 제1 테이퍼링 부(T1)의 면적이 커질 수 있다.
제1 테이퍼링 부(T1)에 의해 제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 테이퍼링 부(T1)는 제1 활성영역과 동일한 타입의 영역일 수 있다. 따라서, 제1 활성영역(RX1), 제1 테이퍼링 부(T1) 및 제3 활성영역(RX3)은 동일한 타입일 수 있다. 예를 들어, 제1 활성영역(RX1), 제1 테이퍼링 부(T1) 및 제3 활성영역(RX3)은 N 타입일 수 있다. 즉, 제1 활성영역(RX1), 제1 테이퍼링 부(T1) 및 제3 활성영역(RX3)은 P-웰을 공유할 수 있다.
제2 테이퍼링 부(T2)는 제2 활성영역(RX2)과 제4 활성영역(RX4)의 사이에 위치할 수 있다. 제2 테이퍼링 부(T2)의 최소 폭은 제2 폭(W2)과 같고, 최대 폭은 제4 폭(W4)과 같을 수 있다. 제2 테이퍼링 부(T2)는 제2 활성영역(RX2)과 접촉하는 면에서 제2 폭(W2)을 가질 수 있고, 제4 활성영역(RX4)과 접촉하는 면에서 제4 폭(W4)을 가질 수 있다. 제1 테이퍼링 부(T1)와 같이, 제2 테이퍼링 부(T2)는 제2 활성영역(RX2) 및 제4 활성영역(RX2)과 제2 방향(Y)으로 접촉하는 두개의 접촉면 및 두개의 접촉면과 경사를 이루면서 두개의 접촉면을 연결하는 경사면을 포함할 수 있다. 경사면은 직선 또는 곡선을 가질 수 있다. 제2 테이퍼링 부(T2)의 면적은 제2 폭(W2)과 제4 폭(W4)에 따라 가변될 수 있다. 예를 들어, 제2 폭(W2)과 제4 폭(W4)의 차이가 클수록, 제2 테이퍼링 부(T2)의 면적이 커질 수 있다.
제2 테이퍼링 부(T2)에 의해 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제1 테이퍼링 부(T2)는 제2 활성영역과 동일한 타입의 영역일 수 있다. 따라서, 제2 활성영역(RX2), 제2 테이퍼링 부(T2) 및 제4 활성영역(RX4)은 동일한 타입일 수 있다. 예를 들어, 제2 활성영역(RX2), 제2 테이퍼링 부(T2) 및 제4 활성영역(RX4)은 P 타입일 수 있다. 즉, 제2 활성영역(RX2), 제2 테이퍼링 부(T2) 및 제4 활성영역(RX4)은 N-웰을 공유할 수 있다.
필러 셀(FC10)이 표준 셀(SC10)과 제1 방향(X)으로 인접하여 형성됨으로써 표준 셀(SC10)의 제1 및 제2 활성영역(RX1, RX2)이 연속성을 가질 수 있다.
표준 셀(SC10)이 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)를 포함함으로써, 표준 셀(SC10)의 활성영역의 면적을 넓게 확보할 수 있다. 그에 따라, 트랜지스터에 흐르는 전류량을 증가시킬 수 있으므로, 반도체 장치의 전기적 특성을 개선할 수 있다.
아울러, 제1 내지 제4 폭(W1~W4)을 조절함에 따라 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)의 크기가 가변될 수 있다. 그에 따라, 표준 셀(SC10)의 트랜지스터에 흐르는 전류량을 필요에 따라 제어할 수 있다.
도 2b 내지 도 2c는 도 2a의 다른 실시예로서, 도 1의 A선에 의해 정의되는 영역에 대한 레이아웃 도이다. 따라서, 도 2a와 중복되는 설명은 생략한다.
도 2b를 참조하면, 집적 회로(11)는 표준 셀(SC11) 및 필러 셀(FC11)을 포함할 수 있다.
표준 셀(SC11)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 같을 수 있다(W1=W2).
필러 셀(FC11)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 길 수 있다(W3>W4).
본 실시예에서, 제2 폭(W2)은 제4 폭(W4)과 같을 수 있다(W2=W4). 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제2 활성영역(RX2)과 제4 활성영역(RX4)은 동일한 타입의 영역일 수 있다. 예를 들어, 제2 활성영역(RX2)과 제4 활성영역(RX4)은 P 타입일 수 있다. 즉, 제2 활성영역(RX2)과 제4 활성영역(RX4)은 N-웰을 공유할 수 있다.
제1 폭(W1)은 제3 폭(W3)보다 짧을 수 있다(W1<W3). 표준 셀(SC11)은 제1 테이퍼링 부(T1)를 더 포함할 수 있다. 제1 테이퍼링 부(T1)는 제1 활성영역(RX1)과 제3 활성영역(RX3)의 사이에 배치될 수 있다. 제1 테이퍼링 부(T1)와 제2 활성영역(RX2) 사이의 거리(D)는 필러 셀(FC11)에 인접할수록 짧아질 수 있다. 제1 테이퍼링 부(T1)의 크기는 제1 폭(W1)과 제3 폭(W3)에 따라 가변될 수 있다. 예를 들어, 제1 폭(W1)과 제3 폭(W3)의 차이가 클수록, 제1 테이퍼링 부(T1)의 크기가 커질 수 있다.
제1 테이퍼링 부(T1)에 의해 제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 테이퍼링 부(T1)는 제1 활성영역과 동일한 타입의 영역일 수 있다. 예를 들어, 제1 활성영역(RX1), 제1 테이퍼링 부(T1) 및 제3 활성영역(RX3)은 N 타입일 수 있다. 즉, 제1 활성영역(RX1), 제1 테이퍼링 부(T1) 및 제3 활성영역(RX3)은 P-웰을 공유할 수 있다.
도 2c를 참조하면, 집적 회로(12)는 표준 셀(SC12) 및 필러 셀(FC12)을 포함할 수 있다. 본 실시예에서, 제1 폭(W1)과 제2 폭(W2)은 같을 수 있다(W1=W2). 제3 폭(W3)은 제4 폭(W4)보다 짧을 수 있다(W3<W4). 제1 폭(W1)은 제3 폭(W3)과 같을 수 있다(W1=W3).
제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 활성영역(RX1)과 제3 활성영역(RX3)은 동일한 타입의 영역일 수 있다. 예를 들어, 제1 활성영역(RX1)과 제3 활성영역(RX3)은 N 타입일 수 있다. 즉, 제1 활성영역(RX1)과 제3 활성영역(RX3)은 P-웰을 공유할 수 있다.
제2 폭(W2)은 제4 폭(W4)보다 짧을 수 있다(W2<W4). 표준 셀(SC12)은 제2 테이퍼링 부(T2)를 더 포함할 수 있다. 제2 테이퍼링 부(T2)는 제2 활성영역(RX2)과 제4 활성영역(RX4)의 사이에 배치될 수 있다. 제2 테이퍼링 부(T2)와 제1 활성영역(RX1) 사이의 거리(D)는 필러 셀(FC12)에 인접할수록 짧아질 수 있다. 제2 테이퍼링 부(T2)의 크기는 제2 폭(W2)과 제4 폭(W4)에 따라 가변될 수 있다. 예를 들어, 제2 폭(W2)과 제4 폭(W4)의 차이가 클수록, 제2 테이퍼링 부(T2)의 크기가 커질 수 있다.
제2 테이퍼링 부(T2)에 의해 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제2 테이퍼링 부(T2)는 제2 활성영역과 동일한 타입의 영역일 수 있다. 예를 들어, 제2 활성영역(RX2), 제2 테이퍼링 부(T2) 및 제4 활성영역(RX4)은 P 타입일 수 있다. 즉, 제2 활성영역(RX2), 제2 테이퍼링 부(T2) 및 제4 활성영역(RX4)은 N-웰을 공유할 수 있다.
도 3a 내지 도 3c는 본 개시의 예시적 실시 예에 따른 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다. 구체적으로, 도 3a는 도 2a에 대한 다른 실시예로서, 도 2a와 중복되는 설명은 생략한다.
도 3a를 참조하면, 집적 회로(20)는 제1 및 제2 파워 레일(PR1, PR2)을 포함할 수 있다. 집적 회로(20)는 표준 셀(SC20) 및 필러 셀(FC20)을 포함할 수 있다. 표준 셀(SC20) 및 필러 셀(FC20)은 제1 및 제2 파워 레일(PR1, PR2)의 사이에 배치될 수 있고, 필러 셀(FC20)은 표준 셀(SC20)과 제1 방향(X)으로 인접하여 배치될 수 있다.
표준 셀(SC20)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 및 제2 활성영역(RX1, RX2)은 제2 방향(Y)으로 상호 이격되어 제1 방향(X)으로 연장될 수 있다. 제1 및 제2 활성영역(RX1, RX2)의 제1 거리(DA)만큼 서로 이격될 수 있다.
필러 셀(FC20)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제3 및 제4 활성영역(RX3, RX4)은 제2 방향(Y)으로 상호 이격되어 제1 방향(X)으로 연장될 수 있다. 제3 및 제4 활성영역(RX3, RX4)은 제2 거리(DB)만큼 서로 이격될 수 있다. 제1 거리(DA)와 제2 거리(DB)는 서로 같을 수 있다(DA=DB).
제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 본 실시예에서, 제1 폭(W1)은 제3 폭(W3)보다 짧을 수 있고(W1<W3), 제2 폭(W2)은 제4 폭(W4)보다 짧을 수 있다(W2<W4).
표준 셀(SC20)은 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)를 더 포함할 수 있다. 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2) 사이의 거리(DT)는 일정할 수 있다. 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2) 사이의 거리(DT)는 제1 거리(DA)와 같을 수 있다(DT=DA). 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2) 사이의 거리(DT)는 제2 거리(DB)와 같을 수 있다(DT=DB). 이 경우, 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)를 포함하는 표준 셀(SC20)은 '인 바운드 셀(in-bound cell)'로 지칭될 수 있다.
도 3b 내지 도 3c는 도 3a의 다른 실시예로서, 도 1의 A선으로 정의되는 영역에 대한 레이아웃 도이다. 따라서, 도 3a와 중복되는 설명은 생략한다.
도 3b를 참조하면, 집적 회로(21)는 표준 셀(SC21) 및 필러 셀(FC21)을 포함할 수 있다. 표준 셀(SC21)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 같을 수 있다(W1=W2).
필러 셀(FC21)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 길 수 있다(W3>W4).
본 실시예에서, 제2 폭(W2)은 제4 폭(W4)과 같을 수 있다(W2=W4). 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제2 활성영역(RX2)과 제4 활성영역(RX4)은 동일한 타입의 영역일 수 있다. 예를 들어, 제2 활성영역(RX2)과 제4 활성영역(RX4)은 P 타입일 수 있다.
제1 폭(W1)은 제3 폭(W3)보다 짧을 수 있다(W1<W3). 표준 셀(SC11)은 제1 테이퍼링 부(T1)를 더 포함할 수 있다. 제1 테이퍼링 부(T1)는 제1 활성영역(RX1)과 제3 활성영역(RX3)의 사이에 배치될 수 있다. 제1 테이퍼링 부(T1)와 제2 활성영역(RX2) 사이의 거리(D)는 일정할 수 있다. 제1 테이퍼링 부(T1)의 크기는 제1 폭(W1)과 제3 폭(W3)에 따라 가변될 수 있다. 예를 들어, 제1 폭(W1)과 제3 폭(W3)의 차이가 클수록, 제1 테이퍼링 부(T1)의 크기가 커질 수 있다.
제1 테이퍼링 부(T1)에 의해 제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 테이퍼링 부(T1)는 제1 활성영역과 동일한 타입의 영역일 수 있다. 예를 들어, 제1 활성영역(RX1), 제1 테이퍼링 부(T1) 및 제3 활성영역(RX3)은 N 타입일 수 있다.
도 3c를 참조하면, 집적 회로(22)는 표준 셀(SC22) 및 필러 셀(FC22)을 포함할 수 있다. 본 실시예에서, 제1 폭(W1)과 제2 폭(W2)은 같을 수 있다(W1=W2). 제3 폭(W3)은 제4 폭(W4)보다 짧을 수 있다(W3<W4). 제1 폭(W1)은 제3 폭(W3)과 같을 수 있다(W1=W3).
제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 활성영역(RX1)과 제3 활성영역(RX3)은 동일한 타입의 영역일 수 있다. 예를 들어, 제1 활성영역(RX1)과 제3 활성영역(RX3)은 N 타입일 수 있다.
제2 폭(W2)은 제4 폭(W4)보다 짧을 수 있다(W2<W4). 표준 셀(SC22)은 제2 테이퍼링 부(T2)를 포함할 수 있다. 제2 테이퍼링 부(T2)는 제2 활성영역(RX2)과 제4 활성영역(RX4)의 사이에 배치될 수 있다. 제2 테이퍼링 부(T2)와 제1 활성영역(RX1) 사이의 거리(D)는 일정할 수 있다. 제2 테이퍼링 부(T2)의 면적은 제2 폭(W2)과 제4 폭(W4)에 따라 가변될 수 있다. 예를 들어, 제2 폭(W2)과 제4 폭(W4)의 차이가 클수록, 제2 테이퍼링 부(T2)의 면적이 커질 수 있다.
제2 테이퍼링 부(T2)에 의해 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제2 테이퍼링 부(T2)는 제2 활성영역과 동일한 타입의 영역일 수 있다. 예를 들어, 제2 활성영역(RX2), 제2 테이퍼링 부(T2) 및 제4 활성영역(RX4)은 P 타입일 수 있다.
도 4a 내지 도 4c는 본 개시의 예시적 실시 예에 따른 리버스 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다. 구체적으로, 도 4a는 도 2a에 대한 다른 실시예로서, 도 2a와 중복되는 설명은 생략한다.
도 4a를 참조하면, 집적 회로(30)는 제1 및 제2 파워 레일(PR1, PR2)을 포함할 수 있다. 집적 회로(30)는 표준 셀(SC30) 및 필러 셀(FC30)을 포함할 수 있다. 표준 셀(SC30) 및 필러 셀(FC30)은 제1 및 제2 파워 레일(PR1, PR2)의 사이에 배치될 수 있고, 필러 셀(FC30)은 표준 셀(SC30)과 제1 방향(X)으로 인접하여 배치될 수 있다.
표준 셀(SC30)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 필러 셀(FC30)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 본 실시예에서, 제1 폭(W1)은 제3 폭(W3)보다 길 수 있고(W1>W3), 제2 폭(W2)은 제4 폭(W4)보다 길 수 있다(W2>W4).
표준 셀(SC30)은 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2)를 더 포함할 수 있다. 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2) 사이의 거리(DRT)는 필러 셀(FC30)에 인접할수록 길어질 수 있다.
제1 리버스 테이퍼링 부(RT1)는 제1 활성영역(RX1)과 제3 활성영역(RX3)의 사이에 위치할 수 있다. 따라서, 제1 리버스 테이퍼링 부(RT1)는 제1 활성영역(RX1) 및 제3 활성영역(RX3)과 제2 방향(Y)으로 인접할 수 있다. 제1 리버스 테이퍼링 부(RT1)의 최대 폭은 제1 폭(W1)과 같고, 최소 폭은 제3 폭(W3)과 같을 수 있다. 제1 리버스 테이퍼링 부(RT1)는 제1 활성영역(RX1)과 제2 방향(Y)으로 접촉하는 제1 면(S1), 제3 활성영역(RX2)과 제2 방향으로 접촉하는 제2 면(S2) 및 제1 면(S1)과 제2 면(S2)을 경사를 가지고 연결하는 제3 면(S3)을 포할 수 있다. 제1 면(S1) 및 제2 면(S2)은 '접촉면'으로 지칭될 수 있고, 제3 면(S3)은 '경사면'으로 지칭될 수 있다.
제3 면(S3)은 직선 또는 곡선을 가질 수 있다. 제1 리버스 테이퍼링 부(RT1)의 크기는 제1 폭(W1)과 제3 폭(W3)에 따라 가변될 수 있다. 예를 들어, 제1 폭(W1)과 제3 폭(W3)의 차이가 클수록, 제1 리버스 테이퍼링 부(RT1)의 크기가 커질 수 있다.
제1 리버스 테이퍼링 부(RT1)에 의해 제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 예를 들어, 제1 활성영역(RX1), 제1 리버스 테이퍼링 부(RT1) 및 제3 활성영역(RX3)은 N 타입일 수 있다.
제2 리버스 테이퍼링 부(RT2)는 제2 활성영역(RX2)과 제4 활성영역(RX4)의 사이에 위치할 수 있다. 제2 리버스 테이퍼링 부(RT2)의 최대 폭은 제2 폭(W2)과 같고, 최소 폭은 제4 폭(W4)과 같을 수 있다. 제1 리버스 테이퍼링 부(RT1)와 같이, 제2 리버스 테이퍼링 부(RT2)는 제2 활성영역(RX2) 및 제4 활성영역(RX2)과 제2 방향(Y)으로 접촉하는 두개의 접촉면 및 두개의 접촉면과 경사를 이루면서 두개의 접촉면을 서로 연결하는 경사면을 포함할 수 있다. 경사면은 직선 또는 곡선을 가질 수 있다. 제2 리버스 테이퍼링 부(RT2)의 크기는 제2 폭(W2)과 제4 폭(W4)에 따라 가변될 수 있다. 예를 들어, 제2 폭(W2)과 제4 폭(W4)의 차이가 클수록, 제2 리버스 테이퍼링 부(RT2)의 크기가 커질 수 있다.
제2 리버스 테이퍼링 부(RT2)에 의해 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 예를 들어, 제2 활성영역(RX2), 제2 리버스 테이퍼링 부(RT2) 및 제4 활성영역(RX4)은 P 타입일 수 있다.
표준 셀(SC30)이 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2)를 포함함으로써, 표준 셀(SC30)의 활성영역의 크기를 좁게 확보할 수 있다. 따라서, 표준 셀(SC30)의 트랜지스터에 흐르는 전류량을 감소시킬 수 있으므로, 누설전류를 개선할 수 있다. 또한, 반도체 장치의 성능을 향상시킬 수 있고, 높은 신뢰성을 갖는 제품을 제공할 수 있다.
아울러, 제1 내지 제4 폭(W1~W4)을 조절함에 따라 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2)의 크기가 가변될 수 있다. 그에 따라, 표준 셀(SC11)의 트랜지스터에 흐르는 전류량을 필요에 따라 제어할 수 있다.
도 4b 내지 도 4c는 도 4a의 다른 실시예로서, 도 1의 A선으로 정의되는 영역에 대한 레이아웃 도이다. 따라서, 도 4a와 중복되는 설명은 생략한다.
도 4b를 참조하면, 집적 회로(31)는 표준 셀(SC31) 및 필러 셀(FC31)을 포함할 수 있다. 표준 셀(SC31)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 길 수 있다(W1>W2).
필러 셀(FC31)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)은 같을 수 있다(W3=W4).
본 실시예에서, 제2 폭(W2)은 제4 폭(W4)과 같을 수 있다(W2=W4). 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제2 활성영역(RX2)과 제4 활성영역(RX4)은 동일한 타입의 영역일 수 있다. 예를 들어, 제2 활성영역(RX2)과 제4 활성영역(RX4)은 P 타입일 수 있다.
제1 폭(W1)은 제3 폭(W3)보다 길 수 있다(W1>W3). 표준 셀(SC31)은 제1 리버스 테이퍼링 부(RT1)를 더 포함할 수 있다. 제1 리버스 테이퍼링 부(RT1)는 제1 활성영역(RX1)과 제3 활성영역(RX3)의 사이에 배치될 수 있다. 제1 리버스 테이퍼링 부(RT1)와 제2 활성영역(RX2) 사이의 거리(DR)는 필러 셀(FC31)에 인접할수록 길어질 수 있다. 제1 리버스 테이퍼링 부(RT1)의 크기는 제1 폭(W1)과 제3 폭(W3)에 따라 가변될 수 있다.
제1 리버스 테이퍼링 부(RT1)에 의해 제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 예를 들어, 제1 활성영역(RX1), 제1 리버스 테이퍼링 부(RT1) 및 제3 활성영역(RX3)은 N 타입일 수 있다
도 4c를 참조하면, 집적 회로(32)는 표준 셀(SC32) 및 필러 셀(FC32)을 포함할 수 있다. 본 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 짧을 수 있다(W1<W2). 제3 폭(W3)과 제4 폭(W4)은 같을 수 있다(W3=W4). 제1 폭(W1)은 제3 폭(W3)과 같을 수 있다(W1=W3).
제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 활성영역(RX1)과 제3 활성영역(RX3)은 동일한 타입의 영역일 수 있다. 예를 들어, 제1 활성영역(RX1)과 제3 활성영역(RX3)은 N 타입일 수 있다.
제2 폭(W2)은 제4 폭(W4)보다 길 수 있다(W2>W4). 표준 셀(SC32)은 제2 리버스 테이퍼링 부(RT2)를 포함할 수 있다. 제2 리버스 테이퍼링 부(RT2)는 제2 활성영역(RX2)과 제4 활성영역(RX4)의 사이에 배치될 수 있다. 2 리버스 테이퍼링 부(RT2)와 제1 활성영역(RX1) 사이의 거리(DR)는 필러 셀(FC32)에 인접할수록 길어질 수 있다. 제2 리버스 테이퍼링 부(RT2)의 크기는 제2 폭(W2)과 제4 폭(W4)에 따라 가변될 수 있다.
제2 리버스 테이퍼링 부(RT2)에 의해 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 예를 들어, 제2 활성영역(RX2), 제2 리버스 테이퍼링 부(RT2) 및 제4 활성영역(RX4)은 P 타입일 수 있다.
도 5a 내지 도 5c는 본 개시의 예시적 실시 예에 따른 리버스 테이퍼링 부를 포함하는 표준 셀 및 필러 셀을 설명하는 레이아웃 도이다. 구체적으로, 도 5a는 도 4a에 대한 다른 실시예로서, 도 4a와 중복되는 설명은 생략한다.
도 5a를 참조하면, 집적 회로(40)는 제1 및 제2 파워 레일(PR1, PR2)을 포함할 수 있다. 집적 회로(40)는 표준 셀(SC40) 및 필러 셀(FC40)을 포함할 수 있다.
표준 셀(SC40)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 및 제2 활성영역(RX1, RX2)은 제2 방향(Y)으로 상호 이격되어 제1 방향(X)으로 연장될 수 있다. 제1 및 제2 활성영역(RX1, RX2)은 제1 거리(DA)만큼 서로 이격될 수 있다.
필러 셀(FC40)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제3 및 제4 활성영역(RX3, RX4)은 제2 방향(Y)으로 상호 이격되어 제1 방향(X)으로 연장될 수 있다. 제3 및 제4 활성영역(RX3, RX4)은 제2 거리(DB)만큼 서로 이격될 수 있다. 제1 거리(DA)와 제2 거리(DB)는 서로 같을 수 있다(DA=DB).
제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 본 실시예에서, 제1 폭(W1)은 제3 폭(W3)보다 길 수 있고(W1>W3), 제2 폭(W2)은 제4 폭(W4)보다 길 수 있다(W2>W4).
표준 셀(SC40)은 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2)를 더 포함할 수 있다. 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2) 사이의 거리(DRT)는 일정할 수 있다. 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2) 사이의 거리(DRT)는 제1 거리(DA)와 같을 수 있다(DRT=DA). 제1 리버스 테이퍼링 부(RT1) 및 제2 리버스 테이퍼링 부(RT2) 사이의 거리(DRT)는 제2 거리(DB)와 같을 수 있다(DRT=DB).
도 5b 내지 도 5c는 도 5a의 다른 실시예로서, 도 1의 A선으로 정의되는 영역에 대한 레이아웃 도이다. 따라서, 도 5a와 중복되는 설명은 생략한다.
도 5b를 참조하면, 집적 회로(41)는 표준 셀(SC41) 및 필러 셀(FC41)을 포함할 수 있다. 표준 셀(SC41)은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 활성영역(RX1)은 제1 폭(W1)을 갖고, 제2 활성영역(RX2)은 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 길 수 있다(W1>W2).
필러 셀(FC41)은 제3 및 제4 활성영역(RX3, RX4)을 포함할 수 있다. 제3 활성영역(RX3)은 제3 폭(W3)을 갖고, 제4 활성영역(RX4)은 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)과 제4 폭(W4)은 같을 수 있다(W3=W4).
본 실시예에서, 제2 폭(W2)은 제4 폭(W4)과 같을 수 있다(W2=W4). 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제2 활성영역(RX2)과 제4 활성영역(RX4)은 동일한 타입의 영역일 수 있다. 예를 들어, 제2 활성영역(RX2)과 제4 활성영역(RX4)은 P 타입일 수 있다.
제1 폭(W1)은 제3 폭(W3)보다 길 수 있다(W1>W3). 표준 셀(SC41)은 제1 리버스 테이퍼링 부(RT1)를 더 포함할 수 있다. 제1 리버스 테이퍼링 부(RT1)는 제1 활성영역(RX1)과 제3 활성영역(RX3)의 사이에 배치될 수 있다. 제1 리버스 테이퍼링 부(RT1)와 제2 활성영역(RX2) 사이의 거리(DR)는 일정할 수 있다.
제1 리버스 테이퍼링 부(RT1)에 의해 제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 리버스 테이퍼링 부(RT1)는 제1 활성영역과 동일한 타입의 영역일 수 있다. 예를 들어, 제1 활성영역(RX1), 제1 리버스 테이퍼링 부(RT1) 및 제3 활성영역(RX3)은 N 타입일 수 있다.
도 5c를 참조하면, 집적 회로(42)는 표준 셀(SC42) 및 필러 셀(FC42)을 포함할 수 있다. 본 실시예에서, 제1 폭(W1)은 제2 폭(W2)보다 짧을 수 있다(W1<W2). 제3 폭(W3)은 제4 폭(W4)과 같을 수 있다(W3=W4). 제1 폭(W1)은 제3 폭(W3)과 같을 수 있다(W1=W3).
제1 활성영역(RX1)과 제3 활성영역(RX3)은 전기적으로 연결될 수 있다. 제1 활성영역(RX1)과 제3 활성영역(RX3)은 동일한 타입의 영역일 수 있다. 예를 들어, 제1 활성영역(RX1)과 제3 활성영역(RX3)은 N 타입일 수 있다.
제2 폭(W2)은 제4 폭(W4)보다 길 수 있다(W2>W4). 표준 셀(SC42)은 제2 리버스 테이퍼링 부(RT2)를 포함할 수 있다. 제2 리버스 테이퍼링 부(RT2)는 제2 활성영역(RX2)과 제4 활성영역(RX4)의 사이에 배치될 수 있다. 제2 리버스 테이퍼링 부(RT2)와 제1 활성영역(RX1) 사이의 거리(DR)는 일정할 수 있다. 제2 리버스 테이퍼링 부(RT2)의 면적은 제2 폭(W2)과 제4 폭(W4)에 따라 가변될 수 있다.
제2 리버스 테이퍼링 부(RT2)에 의해 제2 활성영역(RX2)과 제4 활성영역(RX4)은 전기적으로 연결될 수 있다. 제2 리버스 테이퍼링 부(RT2)는 제2 활성영역과 동일한 타입의 영역일 수 있다. 예를 들어, 제2 활성영역(RX2), 제2 리버스 테이퍼링 부(RT2) 및 제4 활성영역(RX4)은 P 타입일 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 레이아웃 도이다. 구체적으로, 도 6은 도 2a 내지 도 2c의 다른 실시예이다. 따라서, 도 2a와 중복되는 설명은 생략한다.
도 6을 참조하면, 집적 회로(100)는 제1 및 제2 파워 레일(PR1, PR2)을 포함할 수 있다. 제1 및 제2 파워 레일(PR1, PR2)은 제2 방향(Y)으로 서로 이격하여 배치되고, 각각은 제1 방향(X)으로 연장될 수 있다.
집적 회로(100)는 복수의 표준 셀들(SC101~SC104) 및 복수의 필러 셀들(FC101~FC104)을 포함할 수 있다. 복수의 표준 셀들(SC101~SC104)은 제1 방향(X)으로 상호 이격되어 배치될 수 있다. 복수의 필러 셀들(FC101~FC104) 각각은 복수의 표준 셀들(SC101~SC104)의 사이에 배치될 수 있다. 따라서, 복수의 표준 셀들(SC101~SC104) 및 복수의 필러 셀들(FC101~FC104)은 제1 방향(X)으로 인접하여 배치될 수 있다.
복수의 표준 셀들(SC101~SC104) 각각은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 및 제2 활성영역(RX1, RX2)은 제2 방향(Y)으로 상호 이격되어 제1 방향(X)으로 연장될 수 있다. 제1 활성영역(RX1)의 폭(WS1)과 제2 활성영역(RX2)의 폭(WS2)은 같을 수 있다(WS1=WS2).
복수의 필러 셀들(FC101~FC104) 각각은 제3 내지 제6 활성영역(RX3~RX6)을 포함할 수 있다. 복수의 필러 셀들(FC101~FC104) 각각은 제3 내지 제6 활성영역(RX3~RX6) 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 제1 필러 셀(FC101)은 제3 활성영역(RX3) 및 제4 활성영역(RX4)을 포함할 수 있고, 제2 필러 셀(FC102)은 제4 활성영역(RX4) 및 제5 활성영역(RX5)을 포함할 수 있고, 제3 필러셀(FC103)은 제3 활성영역(RX3) 및 제6 활성영역(RX6)을 포함할 수 있다.
제3 활성영역(RX3) 및 제5 활성영역(RX5)은 같은 타입일 수 있다. 제4 활성영역(RX4) 및 제6 활성영역(RX6)은 같은 타입일 수 있다. 예를 들어, 제3 활성영역(RX3) 및 제5 활성영역(RX5)은 N 타입이고, 제4 활성영역(RX4) 및 제6 활성영역(RX6)은 P 타입일 수 있다. 제3 활성영역(RX3)의 폭(WF1)은 제4 활성영역(RX4)의 폭(WF2)과 같을 수 있고(WF1=WF2), 제5 활성영역(RX5)의 폭(WF3)은 제6 활성영역(RX6)의 폭(WF4)과 같을 수 있다(WF3=WF4). 제3 활성영역(RX3)의 폭(WF1)은 제5 활성영역(RX5)의 폭(WF3)보다 클 수 있고(WF1>WF3), 제4 활성영역(RX4)의 폭(WF2)은 제6 활성영역(RX6)의 폭(WF4)보다 클 수 있다(WF2>WF4). 제5 활성영역(RX5)의 폭(WF3)은 제1 활성영역(RX1)의 폭(WS1)과 같을 수 있다(WF3=WS1). 제6 활성영역(RX6)의 폭(WF4)은 제2 활성영역(RX2)의 폭(WS2)과 같을 수 있다(WF4=WS2).
복수의 표준 셀들(SC101~SC104) 중 적어도 하나는 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2) 중에서 적어도 하나를 포함할 수 있다. 예를 들어, 제1 표준 셀(SC101)은 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)를 포함할 수 있다. 제4 표준 셀(SC104)은 제1 테이퍼링 부(T1)만 포함할 수도 있다. 본 실시 예에서, 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2) 사이의 거리는 인접한 필러 셀(FC101~FC104)에 가까워질수록 짧아질 수 있다. 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)는 도 2a 내지 도 2c와 같을 수 있다.
복수의 표준 셀들(SC101~SC104)은 필요에 따라 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2) 중에서 적어도 하나를 포함할 수 있다. 따라서, 복수의 표준 셀들(SC101~SC104) 각각의 전기적 특성을 제어할 수 있다. 본 실시예에서는 도 2a 내지 도 2c의 실시예를 활용하여 집적회로(100)를 구성하였으나, 이에 제한되는 것은 아니다. 또한, 도 4a 내지 도 4c의 실시예를 활용하여 리버스 테이퍼링 부를 포함하는 집적회로를 구성할 수도 있다.
복수의 표준 셀들(SC101~SC104) 각각은 복수의 게이트 전극들(GT)을 포함할 수 있다. 복수의 게이트 전극들(GT)은 제1 방향(X)으로 상호 이격되어 배치되고, 제2 방향(Y)으로 연장될 수 있다. 따라서, 게이트 전극들(GT)은 부분적으로 제1 및 제2 활성 영역(RX1, RX2)과 중첩될 수 있다. 게이트 전극들(GT)은 집적 회로(100)에 포함되는 트랜지스터들의 게이트 단에 대응되는 구조일 수 있다. 게이트 전극들(GT)은 제1 및 제2 파워 레일(PR1, PR2) 하부에 위치할 수 있다. 복수의 표준 셀들(SC101~SC104) 각각은 서로 다른 개수의 게이트 전극(GT)들을 포함할 수 있다. 포함하는 게이트 전극(GT)들의 개수에 따라 표준 셀의 길이(도 1의 L1, L3, L5)가 달라질 수 있다. 예를 들어, 제1 표준 셀(SC101)은 한 개의 게이트 전극만 포함하고, 제2 표준 셀(SC102)은 두 개의 게이트 전극을 포함할 수 있다.
본 명세서에서, 트랜지스터들은 GAAFET(gate-all-around FET)인 것으로 후술될 수 있으나, 임의의 구조들을 가질 수 있다. 예를 들면, 트랜지스터들은 상호 평행하게 연장되는 복수의 나노시트들(nanosheets) 및 게이트 전극에 의해서 형성되는 MBCFET(multi-bridge channel FET)을 포함할 수 있다. 트랜지스터들은 P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET를 포함할 수도 있다. 트랜지스터들은 Z축 방향으로 상호 이격된 소스/드레인 영역들 및 채널 영역을 둘러싸는 게이트 전극을 포함하는 VFET(vertical FET)를 포함할 수도 있다. 트랜지스터들은 핀(fin) 형태로 연장되는 활성 패턴 및 게이트 전극에 의해서 형성되는 FinFET(fin field effect transistor)을 포함할 수도 있다. 트랜지스터들은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)뿐만 아니라, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다. 트랜지스터에 관하여 도 7에서 상세히 후술한다.
집적 회로(100)는 복수의 표준 셀들(SC101~SC104)과 복수의 필러 셀들(FC101~FC104)의 경계에 형성되는 복수의 디퓨전 브레이크들(diffusion break; DB)를 포함할 수 있다. 디퓨전 브레이크들(DB)에 의해 상호 인접한 셀들 사이에서 확산(diffusion) 영역 및/ 또는 핀(fin)들을 분리할 수 있다. 디퓨전 브레이크들(DB)은 절연체로 채워질 수 있다. 디퓨전 브레이크들(DB)에 의해 표준 셀들과 필러 셀들 사이에 발생하는 효과, 예컨대 LLE(Local Layout Effect)을 감소시킬 수 있다. 본 실시예에서, 디퓨전 브레이크들(DB)은 이웃하는 표준 셀과 필러 셀이 공유하는 것으로 표현되어 있으나, 어느 하나의 셀에 포함될 수도 있다. 또한, 디퓨전 브레이크들(DB)은 표준 셀들(SC101~SC104) 및 필러 셀들(FC101~FC104)과 동일한 제2 방향(Y)의 높이를 가지는 것으로 도시되었으나, 일부 실시예들에서 표준 셀들(SC101~SC104)보다 작은 제2 방향(Y)의 높이를 가질 수도 있고, 활성영역들(RX1~RX6) 각각에 대응하는 부분들로서 비연속적으로 분리될 수도 있다.
집적 회로(100)는 복수의 표준 셀들(SC101~SC104) 각각에 포함되는 트랜지스터와 연결되는 콘택(CT)들을 포함할 수 있다. 콘택(CT)은 표준 셀들(SC101~SC104)의 활성 영역들(RX1, RX2) 및 테이퍼링 부들(T1, T2)과 연결될 수 있다. 복수의 필러 셀들(FC101~FC104) 중 일부는 콘택(CT)을 포함할 수 있다. 필러 셀들(FC101~FC104)은 필요에 따라 콘택(CT)이 형성되거나 형성되지 않을 수 있다. 예를 들어, 제1 필러 셀(FC101)은 콘택(CT)을 포함하고, 제4 필러 셀(FC104)을 콘택(CT)을 포함하지 않을 수 있다. 콘택(CT)은 필러 셀들(FC101~FC104)의 활성 영역들(RX3~RX6)에 연결될 수 있다. 콘택(CT)은 트랜지스터 또는 활성영역들(RX1~RX6)과 연결되어 전기 신호를 전송할 수 있다. 콘택(CT)은 금속 물질로 형성될 수 있다.
도 7은 도 6의 A-A'선 및 B-B'선에 따른 단면도이다. 구체적으로, 도 6의 표준 셀들(SC101~SC104)에 형성되는 트랜지스터를 설명하기 위한 단면도 이다. 도 6의 표준 셀들(SC101~SC104)은 게이트 올 어라운드 트랜지스터를 포함할 수 있고, 특히, 멀티 브릿지 채널형 트랜지스터(200)를 포함할 수 있다. 본 실시예는 멀티 브릿지 채널형 트랜지스터(200)를 포함하는 집적회로에 관한 것으로서, 도 6의 제1 및 제2 파워레일(PR1, PR2)에 관한 설명은 생략한다.
도 7을 참조하면, 멀티 브릿지 채널형 트랜지스터(200)는 기판(202)으로부터 돌출되고 제2 방향(Y)으로 연장되는 복수의 핀형 활성 영역(FA)을 포함할 수 있고, 복수의 핀형 활성 영역(FA)의 상면(204)으로부터 이격된 위치에서 복수의 핀형 활성 영역(FA)의 상면(204)과 대면하는 복수의 나노시트 적층 구조(NSS)를 포함할 수 있다. 복수의 핀형 활성 영역(FA)은 도 6의 제1 및 제2 활성영역들(RX1, RX2)을 의미할 수 있다.
기판(202)에는 복수의 핀형 활성 영역(FA)을 한정하는 트렌치(T)가 형성될 수 있다. 기판(202)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well) 또는 불순물이 도핑된 구조물을 포함할 수 있다. 트렌치(T)는 STI막 (shallow trench isolation film, 214)으로 채워질 수 있다. STI막(214)은 절연물질을 포함할 수 있다. 복수의 핀형 활성 영역(FA)의 상면(204)의 레벨은 STI 막(214)의 상면의 레벨과 동일하거나 유사할 수 있다.
복수의 나노시트 적층 구조(NSS)는 복수의 핀형 활성 영역(FA)의 상면(204)으로부터 이격되어 배치될 수 있다. 복수의 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 나노시트들(N1, N2, N3)를 포함할 수 있다. 나노시트들(N1, N2, N3)는 복수의 핀형 활성 영역(FA)의 상면(204) 위에 하나씩 차례로 적층될 수 있고, 각각 채널 영역을 가질 수 있다. 본 실시예에서, 1개의 핀형 활성 영역(FA) 위에 나노시트들(N1, N2, N3) 및 복수의 게이트(250)가 형성되고, 복수의 나노시트 적층 구조(NSS)에 3개의 나노시트(N1, N2, N3)가 적층되는 구성이 도시되어 있으나, 이에 한정되지 않는다. 나노시트 적층 구조(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우가 도시되어 있으나, 이에 한정되는 것은 아니며, 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 평면 형상 및 게이트(250)의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다. 나노시트들(N1, N2, N3)는 기판(202)의 구성 물질과 동일한 물질로 이루어질 수 있다. 게이트(250)는 도 6의 게이트 전극들(GT)을 의미할 수 있다.
복수의 핀형 활성 영역(FA) 상에 복수의 게이트(250)가 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장될 수 있다. 복수의 게이트(250)는 나노시트 적층 구조(NSS)를 덮으면서 나노시트들(N1, N2, N3)의 적어도 일부를 에워싸도록 형성될 수 있다. 복수의 게이트(250)는 각각 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(250M) 및 핀형 활성 영역(FA)과 나노시트(N1, N2, N3) 사이에 형성되는 복수의 서브 게이트 부분(250S)를 포함할 수 있다. 복수의 메인 게이트 부분(250M)과 복수의 서브 게이트 부분(250S)은 서로 연결될 수 있다. 복수의 서브 게이트 부분(250S) 각각의 두께는 메인 게이트 부분(250M)의 두께보다 작을 수 있다.
나노시트 적층 구조(NSS)와 게이트(250) 사이에 게이트 유전막(245)이 형성될 수 있다. 게이트(250) 상에 층간절연막(274)이 형성될 수 있다.
핀형 활성 영역(FA) 상부에 소스/드레인 영역(SD)이 형성될 수 있다. 소스/드레인 영역(SD)은 각각 이웃하는 나노시트들(N1, N2, N3)의 일단에 연결될 수 있다. 나노시트 적층 구조(NSS) 상에 게이트(250)의 측벽을 덮는 절연 라이너(234), 절연 라이너(234) 상의 제1 절연스페이서(236) 및 제1 절연스페이서(236) 상의 보호막(238)이 형성될 수 있다. 절연 라이너(234), 제1 절연 스페이서(236) 및 보호막(238)은 메인 게이트 부분(250M)의 측벽을 덮을 수 있다. 다른 실시예에서, 보호막(238)은 생략될 수 있다.
서브 게이트 부분(250S) 중 적어도 일부의 측벽을 덮는 제2 절연 스페이서(240)가 형성될 수 있다. 제2 절연 스페이서(240)는 나노시트들(N1, N2, N3)의 사이에 위치할 수 있다. 제2 절연 스페이서(240) 서브 게이트 부분(250S)과 소스/드레인 영역(SD)의 사이에 위치할 수 있다.
핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(250S)의 양 측벽은 핀형 활성 영역(FA)의 상면(204)을 덮는 버퍼 반도체층(206)으로 덮일 수 있다. 버퍼 반도체층(206)은 핀형 활성 영역(FA)과 다른 물질로 이루어질 수 있다.
소스/드레인 영역(SD)에는 콘택 플러그(290)가 연결될 수 있다. 콘택 플러그(190)는 층간절연막(174) 및 보호막(238)을 관통하여 소스/드레인 영역(SD)에 연결될 수 있다.
도 8은 본 개시의 예시적 실시 예에 따른 레이아웃 도이다. 구체적으로, 도 8은 도 6의 다른 실시예이다. 따라서, 도 6과 중복되는 설명은 생략한다.
도 8을 참조하면, 집적 회로(300)는 복수의 표준 셀들(SC201~SC204) 및 복수의 필러 셀들(FC201~FC204)을 포함할 수 있다.
복수의 표준 셀들(SC201~SC204) 각각은 제1 및 제2 활성영역(RX1, RX2)을 포함할 수 있다. 제1 활성영역(RX1)과 제1 파워 레일(PR1) 사이의 거리(D1)는 제2 활성영역(RX2)과 제2 파워 레일(PR2) 사이의 거리(D2)와 같을 수 있다(D1=D2).
복수의 필러 셀들(FC201~FC204) 각각은 제3 내지 제6 활성영역(RX3~RX6) 중 적어도 하나를 포함할 수 있다. 따라서, 각각의 필러 셀들(FC201~204)을 구성하는 활성영역들은 다를 수 있다. 예를 들어, 제1 필러 셀(FC201)은 제3 활성영역(RX3)과 제4 활성영역(RX4)을 포함할 수 있고, 제2 필러 셀(FC202)은 제3 활성영역(RX3)과 제6 활성영역(RX6)을 포함할 수 있다.
복수의 표준 셀들(SC201~SC204) 중 적어도 하나는 제1 테이퍼링 부(T1) 또는 제2 테이퍼링 부(T2)를 포함할 수 있다. 예를 들어, 제1 표준 셀(SC201)은 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)를 포함할 수 있다. 제4 표준 셀(SC204)은 제2 테이퍼링 부(T2)만 포함할 수도 있다. 제1 테이퍼링 부(T1)와 제2 테이퍼링 부(T2) 사이의 거리(DT)는 일정할 수 있다. 제1 테이퍼링 부(T1)와 제2 테이퍼링 부(T2) 사이의 거리(DT)는 제1 활성영역(RX1)과 제2 활성영역(RX1, RX2) 사이의 거리(DA)와 같을 수 있다. 제1 테이퍼링 부(T1) 및 제2 테이퍼링 부(T2)는 도 3a 내지 도 3c와 같을 수 있다.
본 실시예에서는 도 3a 내지 도 3c의 실시예를 활용하여 집적회로(200)를 구성하였으나, 이에 제한되는 것은 아니다. 따라서, 도 2a 내지 도 5c의 실시예들을 조합하여 집적회로를 구성할 수 있다. 예를 들어, 도 5a 내지 도 5c의 실시예를 활용하여 리버스 테이퍼링 부를 포함하는 집적회로를 구성할 수도 있다.
도 9는 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 9를 참조하면, 셀 라이브러리(D12)는 도 1의 표준 셀들(SC1~SC6)에 관한 정보를 포함할 수 있다. 예를 들어, 표준 셀들의 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 본 실시예에서, 셀 라이브러리(D12)는 표준 셀들의 레이아웃을 정의하는 데이터들(D12_1, D12-2 등)을 포함할 수 있다. 표준 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있다.
단계 S10에서, RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴은, 셀 라이브러리(D12)를 참조하여, HDL(Hardware Description Language)로 작성된 RTL 데이터(D11)로부터 논리합성을 수행하여 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D13)를 생성할 수 있다. HDL은 VHDL(VHSIC Hardware Description Language) 및 Verilog 등을 포함할 수 있다. 셀 라이브러리(D12)는 표준 셀의 높이, 표준 셀이 포함하는 핀의 개수, 표준 셀에 대응되는 트랙의 개수 등의 정보를 포함할 수 있다. 논리합성 과정에서 셀 라이브러리(D12)의 정보를 참조하여 표준 셀들이 집적 회로(IC)에 포함될 수 있다.
단계 S20에서, 네트리스트 데이터(D13)로부터 레이아웃 데이터(D14)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23)을 포함할 수 있다.
단계 S21에서, 표준 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 셀 라이브러리(D12)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 표준 셀들은 도 1에서 전술한 바와 같이, 복수의 행들(R1, R2)에 배치될 수 있다. 표준 셀들은 각각 다른 면적을 차지할 수 있다. 표준 셀들 중 적어도 하나는 도 2a 내지 도 5c와 같이 테이퍼링 부 또는 리버스 테이퍼링 부를 포함할 수 있다.
단계 S22에서, 상호연결(interconnection)들을 생성하는 동작이 수행될 수 있다. 상호연결 동작을 통하여, 표준 셀의 출력 핀(pin) 및 입력 핀(pin)을 전기적으로 연결할 수 있다. 표준 셀은 적어도 하나의 비아를 포함할 수 있다.
단계 S23에서, 레이아웃 데이터(D14)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D14)는 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다. 레이아웃 데이터(D14)는 GDSII와 같은 포맷을 가질 수 있다.
단계 S30에서, 레이아웃 데이터(D14)에 OPC(Optical Proximity Correction)가 수행됨으로써 마스크상의 패턴이 결정될 수 있다. 즉, 레이아웃 데이터(D14)에 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정하여 원하는 모양의 패턴을 형성할 수 있다. 일부 실시예들에서, 집적회로의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있다. 이를 통하여, 집적회로의 구조를 최적화할 수 있다. 단계 S30은 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 단계 S30에서 결정된 패턴들을 형성하기 위하여, 적어도 하나의 마스크가 제작될 수 있다. 마스크는 포토 마스크를 포함할 수 있다.
단계 S50에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들어, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적회로가 제조될 수 있다. 도 9에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 개별 소자들을 기판에 형성하는 단계를 지칭할 수 있다. 개별 소자들은 트랜지스터, 캐패시터, 저항 등을 포함할 수 있다. FEOL 공정은 웨이퍼를 평탄화(planarization) 하는 단계, 웨이퍼를 세정(cleaning)하는 단계, 트렌치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 개별 소자들을 상호연결하는 과정을 지칭할 수 있다. 예를 들어, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다.
단계 S52를 거친 후, 패키징 된 집적회로(IC)는 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SOC)을 나타내는 블록도이다. SOC(400)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SOC(400)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따라 배치된 활성영역들, 표준 셀들 및 파워레일들이 SOC(400)의 각 기능 블록들에 포함될 수 있다.
도 10을 참조하면, SOC(400)는 모뎀(402), 디스플레이 컨트롤러(403), 메모리(404), 외부 메모리 컨트롤러(405), CPU(central processing unit)(406), 트랜잭션 유닛(407), PMIC(408) 및 GPU(graphic processing unit)(409)을 포함할 수 있고, SOC(400)의 각 기능 블록들은 시스템 버스(401)를 통해서 서로 통신할 수 있다.
SOC(400)의 동작을 전반적으로 제어할 수 있는 CPU(406)는 다른 기능 블록들(402, 403, 404, 405, 407, 408, 409)의 동작을 제어할 수 있다. 모뎀(402)은 SOC(400) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SOC(400) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(405)는 SOC(400)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(405)의 제어 하에서 CPU(406) 또는 GPU(409)에 제공될 수 있다. GPU(409)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(409)는 외부 메모리 컨트롤러(405)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(409)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(405)를 통해서 SOC(400) 외부로 전송할 수도 있다. 트랜잭션 유닛(407)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(408)는 트랜잭션 유닛(407)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(403)는 SOC(400) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SOC(400) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(404)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
도 11은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 제조하기 위한 방법(예컨대, 도 9의 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(500)에서 수행될 수 있다.
컴퓨팅 시스템(500)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 11에 도시된 바와 같이, 컴퓨팅 시스템(500)은 프로세서(501), 입출력 장치들(502), 네트워크 인터페이스(503), RAM(random access memory)(504), ROM(read only memory)(505) 및 저장 장치(506)를 포함할 수 있다. 프로세서(501), 입출력 장치들(502), 네트워크 인터페이스(503), RAM(504), ROM(505) 및 저장 장치(506)는 버스(507)에 연결될 수 있고, 버스(507)를 통해서 서로 통신할 수 있다.
프로세서(501)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(501)는 버스(507)를 통해서 메모리, 즉 RAM(504) 또는 ROM(505)에 액세스할 수 있고, RAM(504) 또는 ROM(505)에 저장된 명령어들을 실행할 수 있다.
RAM(504)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(504_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(504_1)은 프로세서(501)로 하여금, 집적 회로를 제조하기 위한 방법에 포함되는 단계들 및 집적 회로를 설계하는 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(504_1)은 프로세서(501)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(504_1)에 포함된 복수의 명령어들은 프로세서(501)로 하여금, 예컨대 도 9를 참조하여 전술된 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(506)는 컴퓨팅 시스템(500)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(506)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(506)는 컴퓨팅 시스템(500)으로부터 탈착 가능할 수도 있다. 저장 장치(506)는 본 개시의 예시적 실시예에 따른 프로그램(504_1)을 저장할 수도 있으며, 프로그램(504_1)이 프로세서(501)에 의해서 실행되기 이전에 저장 장치(506)로부터 프로그램(504_1) 또는 그것의 적어도 일부가 RAM(504)으로 로딩될 수 있다. 다르게는, 저장 장치(506)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(504_1) 또는 그것의 적어도 일부가 RAM(504)으로 로딩될 수 있다. 또한, 저장 장치(506)는 데이터베이스(506_1)를 저장할 수 있고, 데이터베이스(506_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 9의 표준 셀 라이브러리(D12)를 포함할 수 있다.
저장 장치(506)는 프로세서(501)에 의해서 처리될 데이터 또는 프로세서(501)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(501)는 프로그램(504_1)에 따라, 저장 장치(506)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(506)에 저장할 수도 있다. 예를 들면, 저장 장치(506)는, 도 9의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D14)를 저장할 수 있다.
입출력 장치들(502)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(502)을 통해서, 프로세서(501)에 의해 프로그램(504_1)의 실행을 트리거할 수도 있고, 도 9의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 9의 레이아웃 데이터(D14)를 확인할 수도 있다.
네트워크 인터페이스(503)는 컴퓨팅 시스템(500) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 집적회로 SC10: 표준 셀
FC10: 필러 셀 PR1: 제1 파워레일
PR2: 제2 파워레일 RX1: 제1 활성영역
RX2: 제2 활성영역 RX3: 제3 활성영역
RX4: 제4 활성영역 T1: 제1 테이퍼링 부
T2: 제2 테이퍼링 부 W1: 제1 폭
W2: 제2 폭 W3: 제3 폭
W4: 제4 폭 S1: 제1 면
S2: 제2 면 S3: 제3 면

Claims (10)

  1. 제1 방향으로 연장되고, 제1 폭을 갖는 제1 활성영역을 포함하는 표준 셀; 및
    상기 제1 방향으로 연장되고, 상기 제1 폭보다 넓은 제2 폭을 갖고, 상기 제1 활성영역과 동일한 타입인 제2 활성영역을 포함하고, 상기 표준 셀과 상기 제1 방향으로 인접하는 필러 셀을 포함하고,
    상기 표준 셀은,
    상기 제1 활성영역과 상기 제2 활성영역의 사이에 배치되어, 상기 제1 활성영역과 상기 제1 방향으로 접촉하는 제1 접촉면, 상기 제2 활성영역과 상기 제1 방향으로 접촉하는 제2 접촉면 및 제1 접촉면과 상기 제2 접촉면을 경사를 가지고 연결하는 경사면을 포함하되, 상기 제1 활성영역과 동일한 타입인 제1 테이퍼링 부를 포함는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서,
    상기 필러 셀은,
    상기 제2 활성영역과 상기 제1 방향과 수직한 제2 방향으로 이격되어 상기 제1 방향으로 연장되고, 상기 제2 폭을 갖고, 상기 제2 활성영역과 상이한 타입인 제3 활성영역을 더 포함하고,
    상기 표준 셀은,
    상기 제1 활성영역과 상기 제2 방향으로 이격되어 상기 제1 방향으로 연장되고, 상기 제1 폭을 갖고, 상기 제3 활성영역과 동일한 타입인 제4 활성영역; 및
    상기 제3 활성영역과 상기 제4 활성영역의 사이에 배치되어, 상기 제4 활성영역과 상기 제1 방향으로 접촉하는 제1 면, 상기 제3 활성영역과 상기 제1 방향으로 접촉하는 제2 면 및 상기 제1 면과 상기 제2 면을 경사를 가지고 연결하는 제3 면을 포함하되, 상기 제3 활성영역과 동일한 타입인 제2 테이퍼링 부를 더 포함하고,
    상기 제1 테이퍼링 부와 상기 제2 테이퍼링 부 사이의 거리는,
    상기 필러 셀에 가까워질수록 짧아지는 것을 특징으로 하는 집적회로.
  3. 제1항에 있어서,
    상기 필러 셀은,
    상기 제2 활성영역과 상기 제1 방향과 수직한 제2 방향으로 이격되어 상기 제1 방향으로 연장되고, 상기 제2 폭을 갖고, 상기 제2 활성영역과 상이한 타입인 제3 활성영역을 더 포함하고,
    상기 표준 셀은,
    상기 제1 활성영역과 상기 제2 방향으로 이격되어 상기 제1 방향으로 연장되고, 상기 제1 폭을 갖고, 상기 제3 활성영역과 동일한 타입인 제4 활성영역; 및
    상기 제3 활성영역과 상기 제4 활성영역의 사이에 배치되어, 상기 제4 활성영역과 상기 제1 방향으로 접촉하는 제1 면, 상기 제3 활성영역과 상기 제1 방향으로 접촉하는 제2 면 및 상기 제1 면과 상기 제2 면을 경사를 가지고 연결하는 제3 면을 포함하되, 상기 제3 활성영역과 동일한 타입인 제2 테이퍼링 부를 더 포함하고,
    상기 제1 테이퍼링 부와 상기 제2 테이퍼링 부 사이의 거리는 일정한 것을 특징으로 하는 집적회로.
  4. 제1항에 있어서,
    상기 제1 테이퍼링 부의 크기는,
    상기 제1 활성영역의 폭과 상기 제2 활성영역의 폭에 따라 가변되는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서,
    상기 경사면은,
    직선 또는 곡선인 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서,
    상기 표준 셀은,
    상기 제1 활성영역에 형성되는 게이트 올 어라운드 트랜지스터(gate-all-around transistor)를 포함하는 것을 특징으로 하는 집적회로.
  7. 제1 방향으로 연장되고, 제1 폭을 갖는 제1 활성영역을 포함하는 표준 셀; 및
    상기 제1 방향으로 연장되고, 상기 제1 폭보다 좁은 제2 폭을 갖고, 상기 제1 활성영역과 동일한 타입인 제2 활성영역을 포함하고, 상기 표준 셀과 상기 제1 방향으로 인접하는 필러 셀을 포함하고,
    상기 표준 셀은,
    상기 제1 활성영역과 상기 제2 활성영역의 사이에 배치되어, 상기 제1 활성영역과 상기 제1 방향으로 접촉하는 제1 접촉면, 상기 제2 활성영역과 상기 제1 방향으로 접촉하는 제2 접촉면 및 상기 제1 접촉면과 상기 제2 접촉면을 경사를 가지고 연결하는 경사면을 포함하되, 상기 제1 활성영역과 동일한 타입인 리버스 테이퍼링 부를 포함는 것을 특징으로 하는 집적회로.
  8. 제1 방향으로 상호 이격되어 배치되는 복수의 표준 셀들; 및
    상기 표준 셀들의 사이에 배치되는 복수의 필러 셀들을 포함하고,
    상기 필러 셀들 중 적어도 하나는,
    상기 제1 방향으로 연장되고, 제1 폭을 갖는 제1 활성영역; 및
    상기 제1 활성영역과 상기 제1 방향과 수직한 제2 방향으로 이격되어 상기 제1 방향으로 연장되되, 상기 제1 활성영역과 상이한 타입인 제2 활성영역을 포함하고,
    상기 표준 셀들 중 적어도 하나는,
    상기 제1 활성영역과 상기 제1 방향으로 인접하여 상기 제1 방향으로 연장되되, 상기 제1 폭보다 좁은 제2 폭을 갖고, 상기 제1 활성영역과 동일한 타입인 제3 활성영역;
    상기 제3 활성영역과 상기 제2 방향으로 이격되어 상기 제1 방향으로 연장되고, 상기 제2 활성영역과 동일한 타입인 제4 활성영역;
    상기 제1 활성영역과 상기 제1 방향으로 접촉하는 제1 접촉면, 상기 제3 활성영역과 상기 제1 방향으로 접촉하는 제2 접촉면 및 상기 제1 접촉면과 상기 제2 접촉면을 경사를 가지고 연결하는 경사면을 포함하되, 상기 제1 활성영역과 동일한 타입인 테이퍼링 부를 포함는 것을 특징으로 하는 집적회로.
  9. 제8항에 있어서,
    상기 제2 활성영역의 폭은
    상기 제1 폭과 상이한 것을 특징으로 하는 집적회로.
  10. 제8항에 있어서,
    상기 복수의 표준 셀들은,
    상기 제3 활성영역 및 상기 제4 활성영역에 형성되는 멀티 브릿치 채널형 트랜지스터(multi-bridge channel FET)를 포함하는 것을 특징으로 하는 집적회로.
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