KR20220025547A - 집적 회로 및 이를 설계하는 방법 - Google Patents

집적 회로 및 이를 설계하는 방법 Download PDF

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Abstract

본 개시의 기술적 사상에 따른 집적 회로는, 제1 방향으로 연장되는 제1 행에 배치되고, 제1 방향으로 연장되는 상이한 타입의 활성 영역들을 포함하는 복수의 로직 셀들, 제1 방향과 직교하는 제2 방향으로 제1 행과 인접하고, 제1 방향으로 연장되는 제2 행에 배치되는 필러 셀 및 제2 행에 배치되고, 복수의 로직 셀들 중 제1 거리만큼 이격된 제1 로직 셀과 제2 로직 셀을 연결하는 제1 라우팅 배선을 포함하고, 제1 행의 높이와 제2 행의 높이는 상이하다.

Description

집적 회로 및 이를 설계하는 방법{INTEGRATED CIRCUIT AND METHOD FOR DESIGNING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 특수 셀 및 라우팅 배선을 포함하는 집적 회로 및 이를 설계하는 방법에 관한 것이다.
집적 회로는 복수의 행들에 따라 정렬된 복수의 셀들을 포함할 수 있다. 집적 회로는 동일한 기능을 제공하는 셀들을 포함할 수도 있고, 상이한 기능들을 제공하는 셀들을 포함할 수도 있으며, 동일한 기능을 제공하면서도 상이한 특성들을 제공하는 셀들을 포함할 수도 있다. 예를 들면, 동일한 기능을 수행하는 복수의 셀들 중 특성, 예컨대 동작 속도, 전력 소비, 면적 등에 기초하여 선택된 셀이 집적 회로에 포함될 수 있다. 또한, 집적 회로는 하나의 행에 배치되는 단일 높이 셀(single height cell)을 포함할 수도 있고, 2이상의 행들에 연속적으로 배치되는 다중 높이 셀(multiple height cell)을 포함할 수도 있다.
본 개시의 기술적 사상은 복수의 셀들을 포함하는 집적 회로에 관한 것으로서, 낭비되는 영역을 라우팅 배선 및 특수 셀이 배치되는 영역으로 활용함으로써 라우팅 효율 및 집적도를 향상시키는 집적 회로 및 이를 설계하는 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 집적 회로는, 제1 방향으로 연장되는 제1 행에 배치되고, 제1 방향으로 연장되는 상이한 타입의 활성 영역들을 포함하는 복수의 로직 셀들, 제1 방향과 직교하는 제2 방향으로 제1 행과 인접하고, 제1 방향으로 연장되는 제2 행에 배치되는 필러 셀 및 제2 행에 배치되고, 복수의 로직 셀들 중 제1 거리만큼 이격된 제1 로직 셀과 제2 로직 셀을 연결하는 제1 라우팅 배선을 포함하고, 제1 행의 높이와 제2 행의 높이는 상이하다.
본 개시의 다른 측면에 따른 집적 회로는 제1 방향으로 연장되고 제1 방향과 직교하는 제2 방향으로 제1 높이를 갖는 제1 행에 배치되고, 기판 상 복수의 영역들에 형성되는 복수의 로직 셀들 및 제1 방향으로 연장되고 제2 방향으로 제2 높이를 갖는 제2 행에 배치되고, 기판 상 단일 영역에 형성되는 복수의 필러 셀들을 포함하고, 제2 높이는 상기 제1 높이보다 짧다.
본 개시의 다른 측면에 따른 집적 회로를 설계하는 방법은, 제1 방향으로 연장되는 제1 행에 복수의 로직 셀들을 배치하는 단계, 제1 방향으로 연장되고, 제1 행과 제1 방향과 직교하는 제2 방향으로 인접하는 제2 행에 복수의 필러 셀들을 배치하는 단계 및 복수의 로직 셀들 중 제1 로직 셀 및 제2 로직 셀을 연결하는 라우팅 배선을 상기 제2 행에 추가하는 단계를 포함하고, 제2 행의 높이는 제1 행의 높이보다 짧다.
본 개시의 예시적 실시 예에 따라, 낭비되는 영역을 라우팅 배선 및 특수 셀이 배치되는 영역으로 활용함으로써 라우팅 효율 및 집적도를 향상시킬 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 개략적으로 나타내는 도면이다.
도 2는 본 개시의 예시적 실시 예에 따른 집적 회로를 개략적으로 나타내는 도면이다.
도 3은 본 개시의 예시적 실시 예에 따라 다양한 피치들을 갖는 트랙들을 포함하는 집적 회로를 나타내는 도면이다.
도 4a 및 도 4b는 본 개시의 예시적 실시 예에 따른 파워 라인의 배치를 설명하기 위한 도면이다.
도 5a 내지 도 5c는 본 개시의 예시적 실시 예에 따른 라우팅 배선의 길이와 너비 간의 관계를 설명하는 도면이다.
도 6은 본 개시의 예시적 실시 예에 따른 특수 셀을 포함하는 집적 회로를 설명하는 도면이다.
도 7a 및 도 7b는 본 개시의 예시적인 실시 예에 따른 특수 셀을 포함하는 집적 회로를 설명하는 도면이다.
도 8a 및 도 8b는 본 개시의 예시적 실시 예에 따른 집적 회로의 구조의 예시들을 나타내는 단면도들이다.
도 9는 라우팅 영역에 배치되는 특수 셀의 구조를 설명하는 평면도이다.
도 10a 및 10b는 본 발명의 예시적인 실시 예에 따른 디캡 셀의 구조의 예시들을 나타내는 도면이다.
도 11은 본 개시의 예시적인 실시 예에 따른 전자 설계 자동화 시스템(100)을 보여주는 블록도이다.
도 12는 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 13a 내지 도 13c는 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 설계하기 위한 구체적인 방법을 설명하기 위한 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(130)을 나타내는 블록도이다.
도 15는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(140)을 나타내는 블록도이다.
이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 개략적으로 나타내는 도면이다. 구체적으로, 도 1은 제1 내지 12 표준 셀(C101 내지 C112)을 포함하는 집적 회로(10)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다. 본 명세서에서, X축 방향 및 Y축 방향은 제1 방향 및 제2 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 금속층의 패턴과 하위 전도성 패턴 사이 연결을 나타내기 위하여 비아(via)는 금속층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
표준 셀(standard cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 본 명세서에서 단순하게 셀(cell)로서 지칭될 수도 있다. 표준 셀은 부울 로직 기능 또는 저장 기능을 제공하는 기능성 셀 또는 로직 셀일 수 있다. 예를 들어, 로직 셀은 NAND, AND, NOR, OR, XOR, 인버터, 가산기(adder), 플립플랍 또는 래치일 수 있다. 집적 회로는 다수의 다양한 로직 셀들을 포함할 수 있다. 표준 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다. 예를 들어, 제1 내지 제3 셀(C101 내지 C103)은 제1 행(R11)에 배치될 수 있고, 제4 내지 제6 셀(C104 내지 C106)은 제2 행(R12)에 배치될 수 있고, 제7 내지 제9 셀(C107 내지 C109)은 제3 행(R13)에 배치될 수 있고, 제10 내지 제12 셀(C110 내지 C112)은 제4 행(R14)에 배치될 수 있다. 복수의 행들은 Y축 방향으로 서로 다른 높이를 가질 수 있다. 예를 들어, 제1 행(R11) 및 제5 행(R15)의 높이는 H2일 수 있고, 제2 행(R12) 및 제4 행(R14)의 높이는 H1일 수 있고, H1은 H2보다 길 수 있다(H1>H2).
집적 회로에 포함된 모든 행들의 Y축 방향의 길이, 즉 높이를 합산하더라도 집적 회로의 높이와 일치하지 않는 경우가 발생할 수 있다. 즉, 집적 회로 내에, 로직 셀이 배치되지 않고 낭비되는 영역이 존재할 수 있다. 예를 들어, 집적 회로(10)의 제3 행(RA13)은 낭비되는 영역일 수 있다. 설명의 편의를 위하여, 낭비되는 영역인 제3 행(RA13)이 집적 회로(10)의 중단에 위치하는 것으로 도시하였으나, 낭비되는 영역의 개수 및 위치는 제한되지 않는다.
본 개시의 예시적 실시 예에 따른 집적 회로는 집적 회로 내에 낭비되는 영역을 로직 셀들을 연결하기 위한 라우팅 영역으로 사용할 수 있다. 예를 들어, 집적 회로(10)는 제1 라우팅 영역(RA1)을 포함할 수 있고, 제1 라우팅 영역(RA1)은 제3 행(R13)에 포함될 수 있다. 제3 행(RA13)의 높이는 H3일 수 있다. H3은 H1 및 H2보다 짧을 수 있다(H1>H3, H2>H3). 제3 행(R13)은 로직 셀이 배치되지 않는 영역일 수 있다. 즉, 집적 회로(10)는 로직 셀이 배치되는 행들(R11, R12, R14, R15)과 로직 셀들을 연결하기 위한 행(R13)을 함께 포함함으로써, 집적 회로의 낭비되는 공간을 활용할 수 있고, 라우팅 효율을 향상시킬 수 있다.
도 2는 본 개시의 예시적 실시 예에 따른 집적 회로를 개략적으로 나타내는 도면이다. 도 2는를 참조하면, 집적 회로(20)는 제1 내지 12 셀(C201 내지 C212)을 포함할 수 있다. 제1 내지 12 셀(C201 내지 C212)은 제2 내지 5 행(R22 내지 R25)에 배치될 수 있다. 제1 내지 12 셀(C201 내지 C212)은 로직 셀일 수 있다. 제2 행(R22) 및 제5 행(R25)의 높이는 H2일 수 있다. 제3 행(R23) 및 제4 행(R24)의 높이는 H1일 수 있다.
도 2를 참조하면, 도 1의 집적 회로(10)와 달리, 집적 회로(20)의 상단 및 하단에 로직 셀이 배치되지 않고 낭비되는 영역이 존재할 수 있다. 구체적으로, 집적 회로(20)의 하단에 제2 라우팅 영역(RA2)이 포함되고, 집적 회로(20)의 상단에 제3 라우팅 영역(RA3)이 포함될 수 있다.
제2 라우팅 영역(RA2)은 제1 행(R21)에 배치될 수 있고, 제3 라우팅 영역(RA3)은 제6 행(R26)에 배치될 수 있다. 제1 행(RA21) 및 제6 행(R26)의 높이는 H3일 수 있다. H3은 H1 및 H2보다 짧을 수 있다(H1>H3, H2>H3). 제1 행(R21) 및 제6 행(R26)은 로직 셀이 배치되지 않는 영역일 수 있다. 즉, 집적 회로(20)는 로직 셀들을 연결하는 위한 행(R21, R26)을 집적 회로의 상단 및 하단에 배치함으로써, 집적 회로의 낭비되는 영역을 활용할 수 있고, 라우팅 효율을 향상시킬 수 있다.
도 3은 본 개시의 예시적 실시 예에 따라 다양한 피치들을 갖는 트랙들을 포함하는 집적 회로를 나타내는 도면이다. 도 3을 참조하면, 집적 회로(30)는 제1 내지 12 셀(C301 내지 C312)을 포함할 수 있다. 제1 내지 12 셀(C301 내지 C312)은 제1, 2, 4 및 5 행(R31, R32, R34 및 R35)에 배치될 수 있다. 제1 내지 12 셀(C301 내지 C312)은 로직 셀일 수 있다. 집적 회로(30)는 제4 라우팅 영역(RA4)을 포함할 수 있고, 제4 라우팅 영역(RA4)은 제3 행(R33)에 배치될 수 있다. 제4 라우팅 영역(RA4)은 제1 내지 12 셀(C301 내지 C312)을 연결하기 위한 라우팅 배선을 포함할 수 있다.
도 3을 참조하면, 집적 회로(30)의 배선들은 복수의 트랙들(TR1 내지 TR14)에 따라 배치될 수 있다. 트랙은 배선이 배치될 수 있는 위치를 나타내는 가상의 선이고, 트랙들은 디자인 룰에 따라 피치만큼 이격될 수 있다. 예를 들어, 제13 행(R32)에 배치되는 배선들은 제4 내지 제6 트랙(TR4 내지 TR6)에 따라 배치될 수 있고, 제15 행(R34)에 배치되는 배선들은 제9 내지 제11 트랙(TR9 내지 TR11)에 따라 배치될 수 있다. 제4 내지 제6 트랙(TR4 내지 TR6) 및 제9 내지 제11 트랙(TR9 내지 TR11)은 제1 피치(p1)만큼 이격될 수 있다. 제1 행(R31)에 배치되는 배선들은 제1 내지 제3 트랙(TR1 내지 TR3)에 따라 배치될 수 있고, 제5 행(R35)에 배치되는 배선들은 제12 내지 제14 트랙(TR12 내지 T14)에 따라 배치될 수 있다. 제1 내지 제3 트랙(TR1 내지 TR3) 및 제12 내지 14 트랙(TR12 내지 TR14)은 제2 피치(p2)만큼 이격될 수 있다. 제4 라우팅 영역(RA4)에 배치되는 라우팅 배선은 제7 및 제8 트랙(TR7 및 TR8)에 따라 배치될 수 있다. 제7 및 8 트랙(TR7 및 TR8)은 제3 피치(p3)만큼 이격될 수 있다.
제3 피치(p3)는 제1 피치(p1) 및 제2 피치(p2)와 상이할 수 있다. 즉, 라우팅 배선을 위한 트랙들 간의 피치는 로직 셀들에 포함되는 전도성 배선을 위한 트랙들 간의 피치와 상이할 수 있다. 예를 들어, 로직 셀들 간의 연결이 복잡한 경우 제3 피치는 감소할 수 있고, 상대적으로 많은 수의 트랙들이 라우팅 영역에 배치될 수 있다. 로직 셀들 간의 연결이 단순한 경우 제3 피치는 증가할 수 있고, 상대적으로 적은 수의 트랙들이 라우팅 영역에 배치될 수 있다. 제4 라우팅 영역(RA4)에 2개의 트랙이 형성되는 것으로 도시되었으나, 본 개시의 실시 예에 따르면 라우팅 영역에 형성되는 트랙의 개수는 이에 제한되지 않는다.
도 4a 및 도 4b는 본 개시의 예시적 실시 예에 따른 파워 라인의 배치를 설명하기 위한 도면이다. 도 4a를 참조하면, 집적 회로(40a)는 제1 내지 12 셀(C401a 내지 C412a)을 포함할 수 있다. 제1 내지 12 셀(C401a 내지 C412a)은 제1, 2, 4 및 5 행(R41a, R42a, R44a 및 R45a)에 배치될 수 있다. 제1 내지 12 셀(C401a 내지 C412a)은 로직 셀일 수 있다.
집적 회로(40a)는 제1 내지 12 셀(C401a 내지 C412a)에 양의 공급 전압(VDD) 또는 음의 공급 전압(VSS)을 제공하는 전원 라인들을 포함할 수 있다.
전원 라인들은 행의 상단 경계 및 하단 경계 상에 배치될 수 있다. 로직 셀을 포함하는 행의 상단 경계 및 하단 경계에는 서로 다른 전원 라인들이 배치될 수 있다. 예를 들어, 제1 행(R41a)의 상단 경계에 음의 공급 전압(VSS)을 제공하는 전원 라인이 배치되고, 제1 행(R41a)의 하단 경계에는 양의 공급 전압(VDD)을 제공하는 전원 라인이 배치될 수 있다. 로직 셀을 포함하는 행과 달리, 제5 라우팅 영역(RA5)을 포함하는 제3 행(R43a)의 상단 경계 및 하단 경계 각각에는 동일한 전압을 제공하는 전원 라인들이 배치될 수 있다. 예를 들어, 제3 행(R43a)의 상단 경계 및 하단 경계에는 각각 양의 공급 전압(VDD)을 제공하는 전원 라인이 배치될 수 있다. 제5 라우팅 영역(RA5)의 상단 경계 및 하단 경계 각각에 동일한 전압을 제공하는 전원 라인들이 배치된다고 표현될 수도 있다.
도 4b를 참조하면, 집적 회로(40b)는 제1 내지 12 셀(C401b 내지 C412b)을 포함할 수 있다. 도 4a의 집적 회로(40a)와 비교할 때, 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)을 제공하는 전원 라인의 위치가 상이할 수 있다. 예를 들어, 제1 행(R41b)의 상단 경계에 양의 공급 전압(VDD)을 제공하는 전원 라인이 배치되고, 제1 행(R41b)의 하단 경계에는 음의 공급 전압(VSS)을 제공하는 전원 라인이 배치될 수 있다. 로직 셀을 포함하는 행과 달리, 제6 라우팅 영역(RA6)을 포함하는 제3 행(R43b)의 상단 경계 및 하단 경계 각각에는 동일한 전압을 제공하는 전원 라인들이 배치될 수 있다. 예를 들어, 제3 행(R43b)의 상단 경계 및 하단 경계에는 각각 음의 공급 전압(VSS)을 제공하는 전원 라인이 배치될 수 있다.
도 5a 내지 도 5c는 본 개시의 예시적 실시 예에 따른 라우팅 배선의 길이와 너비 간의 관계를 설명하는 도면이다. 도 5a를 참조하면, 집적 회로(50a)는 제1 내지 6 셀(C504a 내지 C509a)을 포함할 수 있다. 집적 회로(50a)는 제7 라우팅 영역(RA7)을 포함할 수 있다. 제7 라우팅 영역(RA7)은 제1 내지 6 셀(C504a 내지 C509a)을 연결하는 라우팅 배선을 포함할 수 있다. 구체적으로, 제1 및 2 셀(C504a 및 C505a)은 제1 라우팅 배선(RT1)에 의해 연결되고, 제3 및 6 셀(C506a 및 C509a)은 제2 라우팅 배선(RT2)에 의해 연결되고, 제4 및 5 셀(C507a 및 C508a)은 제3 라우팅 배선(RT3)에 의해 연결될 수 있다. 제1 내지 제3 라우팅 배선(RT1 내지 RT3)은 제1 및 2 트랙(TR 51 및 TR52)에 따라 배치될 수 있다. 제1 내지 제3 라우팅 배선(RT1 내지 RT3)은 M1 배선층에 형성될 수 있다.
제1 내지 3 라우팅 배선(RT1 내지 RT3)의 X축 방향 길이는 각각 d1, d2 및 d3일 수 있다. 라우팅 배선의 Y축 방향의 길이, 즉 너비는 라우팅 배선의 X축 방향 길이를 기초로 결정될 수 있다. 구체적으로, 라우팅 배선의 X축 방향 길이가 임계 길이보다 짧은 경우, 라우팅 배선의 너비는 제1 너비(w1)일 수 있다. d1, d2 및 d3는 임계 길이보다 짧을 수 있다. 따라서, 제1 내지 제3 라우팅 배선(RT1 내지 RT3)의 너비는 제1 너비(w1)일 수 있다.
도 5b를 참조하면, 집적 회로(50b)는 제1 내지 6 셀(C504b 내지 C509b)을 포함할 수 있다. 집적 회로(50b)는 제8 라우팅 영역(RA8)을 포함할 수 있다. 제8 라우팅 영역(RA8)은 제3 및 4 셀(C506b 및 C607b)를 연결하는 제4 라우팅 배선(RT4)을 포함할 수 있다. 제4 라우팅 배선(RT4)은 제3 트랙(TR53)에 따라 배치될 수 있다. 제4 라우팅 배선(RT4)은 M1 배선층에 형성될 수 있다. 제4 라우팅 배선(RT4)의 X축 방향 길이는 d4일 수 있다. 라우팅 배선의 너비는 라우팅 배선의 X축 방향 길이를 기초로 결정될 수 있다. 구체적으로, 라우팅 배선의 X축 방향 길이가 임계 길이보다 길거나 같은 경우, 라우팅 배선의 너비는 제2 너비(w2)일 수 있다. d4는 임계 길이보다 길 수 있다. 따라서, 제4 라우팅 배선(RT4)의 너비는 제2 너비(w2)일 수 있다.
도 5c를 참조하면, 집적 회로(50c)는 제1 내지 6 셀(C504c 내지 C509c)을 포함할 수 있다. 집적 회로(50c)는 제9 라우팅 영역(RA9)을 포함할 수 있다. 제9 라우팅 영역(RA9)은 제1 내지 6 셀(C504c 내지 C509c)을 연결하는 라우팅 배선을 포함할 수 있다. 구체적으로, 제1 및 2 셀(C504c 및 C505c)은 제5 라우팅 배선(RT5)에 의해 연결되고, 제5 및 6 셀(C508c 및 C509c)은 제6 라우팅 배선(RT6)에 의해 연결되고, 제3 및 4 셀(C506c 및 C507c)은 제7 라우팅 배선(RT7)에 의해 연결될 수 있다. 제5 내지 제7 라우팅 배선(RT5 내지 RT7)은 제4 및 5 트랙(TR54 및 TR55)에 따라 배치될 수 있다. 제5 내지 제7 라우팅 배선(RT5 내지 RT7)은 M1 배선층에 형성될 수 있다. 제5, 6 및 7 라우팅 배선(RT5, RT6 및 RT7)의 X축 방향 길이는 각각 d5, d6 및 d7일 수 있다. 라우팅 배선의 Y축 방향 너비는 라우팅 배선의 X축 방향 길이를 기초로 결정될 수 있다. 구체적으로, 라우팅 배선의 X축 방향 길이가 임계 길이보다 짧은 경우, 라우팅 배선의 Y축 방향 너비는 제1 너비(w1)일 수 있다. d5 및 d6은 임계 길이보다 짧을 수 있다. 따라서, 제5 및 6 라우팅 배선(RT5 및 RT6)의 Y축 방향 너비는 제1 너비(w1)일 수 있다. 라우팅 배선의 X축 방향 길이가 임계 길이보다 길거나 같은 경우, 라우팅 배선의 Y축 방향 너비는 제2 너비(w2)일 수 있다. D7은 임계 길이보다 길 수 있다. 따라서, 제7 라우팅 배선(RT7)의 Y축 방향 너비는 제2 너비(w2)일 수 있다.
즉, 본 개시의 예시적 실시 예에 따른 라우팅 영역은 길이에 따라 서로 다른 너비를 갖는 라우팅 배선들을 포함할 수 있다. 라우팅 배선의 저항은 라우팅 배선의 너비에 반비례하고, 길이에 비례할 수 있다. 따라서, 본 개시의 예시적 실시 예에 따른 집적 회로는 라우팅 배선의 길이가 길어질수록 너비가 넓어지는 라우팅 배선을 포함함으로써, 라우팅 배선의 저항이 증가하는 것을 방지하고, 라우팅 배선에 의해 연결되는 셀들이 교환하는 신호를 안정화할 수 있다.
도 6은 본 개시의 예시적 실시 예에 따른 특수 셀을 포함하는 집적 회로를 설명하는 도면이다. 도 6을 참조하면, 집적 회로(60)는 제1 내지 12 셀(C601 내지 C612)을 포함할 수 있다. 집적 회로(60)는 제10 라우팅 영역(RA10)을 포함할 수 있다. 제10 라우팅 영역(RA10)은 제1 내지 12 셀(C601 내지 C612)을 위한 라우팅 배선을 포함할 수 있다. 제1 내지 12 셀(C601 내지 C612)은 로직 셀일 수 있다. 제1 및 5 행(R11, R15)에 배치되는 로직 셀의 높이는 H1일 수 있다. 즉, 제1 내지 3, 10 내지 12 셀(C601 내지 C603, C610 내지 C612)의 높이는 H1일 수 있다. 제2 및 4 행(R12, R14)에 배치되는 로직 셀의 높이는 H2일 수 있다. 즉, 제4 내지 6, 7 내지 9 셀(C604 내지 C606, C607 내지 C609)의 높이는 H2일 수 있다.
본 개시의 예시적 실시 예의 집적 회로(60)에 따르면, 제10 라우팅 영역(RA10)은 제1 내지 제3 특수 셀들(SC61 내지 SC63)을 포함할 수 있다. 제10 라우팅 영역(RA10)에 배치되는 특수셀들의 높이는 H3일 수 있다. 제10 라우팅 영역(RA10)은 높이가 H1 또는 H2인 행들(R11, R12, R14, R15)에 복수의 로직 셀들(C601-606, C607-C612)이 배치된 뒤, 집적 회로에 남아 있는 영역일 수 있다. 따라서, H3은 H1보다 짧을 수 있고, H2보다 짧을 수 있다(H3>H1, H3>H2). 즉, 특수 셀의 높이는 로직 셀의 높이보다 짧을 수 있다. 특수 셀은 필러 셀이거나 디캡 셀일 수 있다. 필러 셀은 인접하는 로직 셀 간의 웰 연속성을 유지하거나, 로직 셀들 사이의 갭을 메우는 데 사용될 수 있다. 디캡 셀은 디커플링 커패시터를 형성하기 위해 사용될 수 있다. 특수 셀은 집적 회로(60)의 연산에 기여를 하지 않는 비-로직 셀일 수 있다. 필러 셀은 내부에 트랜지스터와 같은 소자를 포함하지 않을 수 있다. 본 개시의 예시적 실시 예에 따른 디캡 셀의 게이트, 드레인 및 소스 단자에는 동일한 전원이 인가될 수 있다. 본 개시의 예시적 실시 예에 따른 특수 셀은 단일한 타입의 활성 영역에 배치될 수 있다.
본 개시의 예시적 실시 예에 따르면, 라우팅 영역에 라우팅 배선 및 필러 셀을 배치함으로써, 집적 회로 내 공간을 효율적으로 사용할 수 있다. 도 7a 및 도 7b는 본 개시의 예시적인 실시 예에 따른 특수 셀을 포함하는 집적 회로를 설명하는 도면이다. 도 7a를 참조하면, 집적 회로(70a)는 제1 내지 6 셀(C704a 내지 C709a)을 포함할 수 있다. 집적 회로(70a)는 제11 라우팅 영역(RA11)을 포함할 수 있다. 제11 라우팅 영역(RA11)은 제1 내지 6 셀(C704a 내지 C709a)을 위한 라우팅 배선을 포함할 수 있다. 제1 내지 6 셀(C704a 내지 C709a)은 로직 셀일 수 있다. 제11 라우팅 영역(RA11)은 제1 내지 제3 특수 셀(SC71a 내지 SC73a)을 포함할 수 있다. 특수 셀은 필러 셀 또는 디캡 셀일 수 있다.
집적 회로(70a)는 복수의 영역들(RX1a 내지 RX5a)을 포함할 수 있다. 영역은 P타입 또는 N 타입 영역일 수 있다. P 타입 영역은 N 타입의 기판 또는 웰 상에 형성된 영역일 수 있고, N 타입 영역은 P 타입의 기판 또는 웰 상에 형성된 영역일 수 있다. P 타입 영역은 P 타입 트랜지스터가 형성되는 영역일 수 있다. N 타입 영역은 N 타입 트랜지스터가 형성되는 영역일 수 있다. N 타입 영역은 음의 공급 전압(VSS)을 제공하는 전원 라인의 아래에 위치할 수 있다. P 타입 영역은 양의 공급 전압(VDD)을 제공하는 전원 라인의 아래에 위치할 수 있다.
로직 셀은 여러 타입의 영역에 걸쳐 형성될 수 있다. 구체적으로, 로직 셀은 P 타입 트랜지스터와 N 타입 트랜지스터를 포함하는 CMOS 구조일 수 있다. 예를 들어, 제1 내지 3 셀(C704a 내지 C706a)은 하단에 N 타입의 제1 영역(RX1a)을 포함하고, 상단에 P 타입의 제2 영역(RX2a)을 포함할 수 있다. P 타입 영역 및 N 타입 영역은 각각 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)을 제공하는 전원 라인의 아래에 위치하므로, 제1 내지 3 셀(C704a 내지 C706a)의 상단 경계에는 양의 공급 전압(VDD)을 제공하는 전원 라인이 배치되고, 하단 경계에는 음의 공급 전압(VSS)을 제공하는 전원 라인이 배치될 수 있다.
특수 셀은 단일 타입의 영역에 형성될 수 있다. 예를 들어, 제1 내지 3 특수 셀(SC71a 내지 SC73a)는 P 타입의 영역에 형성될 수 있다. P 타입 영역은 양의 공급 전압(VDD)을 제공하는 전원 라인의 아래에 위치하므로, P 타입의 영역에 형성되는 제1 내지 제3 특수 셀(SC71a 내지 SC73a)의 상단 경계 및 하단 경계에는 양의 공급 전압(VDD)을 제공하는 전원 라인이 배치될 수 있다.
로직 셀 및 특수 셀은 Y축 방향으로 연장되는 게이트 전극을 더 포함할 수 있다. 게이트 전극은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 게이트 전극들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
집적 회로(70a)는 X축 방향으로 연장되는 활성 패턴인 핀(fin)들을 더 포함할 수 있다. 구체적으로, 제1 내지 제9 핀(F11 내지 F19)을 포함할 수 있다. 로직 셀이 형성되는 여러 타입의 영역에서, 적어도 하나의 핀이 X축 방향으로 연장될 수 있고, 핀은 Y축 방향으로 연장되는 게이트 전극과 교차되어 트랜지스터를 형성할 수 있다. 핀(fin)이 X축 방향으로 연장되는 경우, 활성 패턴 및 게이트 전극이 형성하는 트랜지스터는 핀펫(fin field effect transistor; FinFET)으로 지칭될 수 있다. 로직 셀이 핀펫(FinFET)을 포함하는 것으로 도시되었으나, 핀펫과 상이한 구조의 트랜지스터를 포함하는 셀들에도 적용될 수 있는 점은 이해될 것이다. 예를 들면, 활성 패턴은, Z축 방향으로 상호 이격되어 X축 방향으로 연장되는 복수의 나노시트들(nanosheets)을 포함할 수 있고, 셀은 복수의 나노시트들이 게이트 전극과 형성하는 MBCFET(multi-bridge channel FET)을 포함할 수 있다. 또한, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수도 있다. 또한, 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 Z축 방향으로 상호 이격되고, 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical FET)을 포함할 수 도 있다. 또한, 셀은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)를 포함할 수도 있고, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.
각 셀은 인접하는 셀들과 Y축 방향으로 연장되는 셀 분리막(Diffusion Break)에 의해 분리될 수 있다. 셀 분리막은 상호 인접한 셀들 사이에서 확산(diffusion) 영역을 분리할 수 있고, 절연체로 채워질 수 있다. 일부 실시예들에서, 디퓨전 브레이크는 상호 인접한 셀들 사이에서 핀(fin)들을 분리할 수 도 있고, 일부 실시예들에서, 디퓨전 브레이크는 확산 영역 및/또는 활성 영역의 적어도 일부를 제거함으로써 상호 인접한 셀들 사이에서 확산 영역을 분리할 수 있다.
도 7b를 참조하면, 집적 회로(70b)는 제1 내지 6 셀(C704b 내지 C709b) 및 제1 내지 3 특수 셀(SC71b 내지 SC73b)을 포함할 수 있다. 제1 내지 3 특수 셀(SC71b 내지 SC73b)는 N 타입의 영역에 형성될 수 있다. N 타입 영역은 음의 공급 전압(VSS)을 제공하는 전원 라인의 아래에 위치하므로, N 타입 영역에 형성되는 제1 내지 제3 특수 셀(SC71b 내지 SC73b)의 상단 경계 및 하단 경계에는 음의 공급 전압(VSS)을 제공하는 전원 라인이 배치될 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시 예에 따른 집적 회로의 구조의 예시들을 나타내는 단면도들이다.
구체적으로, 도 8a의 단면도는 도 7a의 Y1-Y1'을 따라 집적 회로(70a)를 자른 단면을 나타내고, 도 8b의 단면도는 도 7b의 Y2-Y2'을 따라 집적 회로(70b)를 자른 단면을 나타낸다. 비록 도 8a 및 도 8b에 도시되지 아니하였으나, 게이트 라인의 측면에 게이트 스페이서가 형성될 수 있고, 게이트 라인 및 게이트 스페이서 사이 그리고 게이트 라인의 하면 상에 게이트 유전막이 형성될 수 있다.
도 8a를 참조하면, P 타입의 기판(81)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있고, 비제한적인 예시로서 SiGe, SGOI(silicon germanium on insulator), InSb, PbTe 화합물, InAs, 인화물, GaAs 또는 GaSb 등을 포함할 수도 있다. P 타입의 기판(81) 중 일부에 N 타입의 웰(well)이 형성될 수 있다. P타입의 기판(81)에는 제1, 2, 8 및 9 핀(F11, F12, F18, F19)이 형성될 수 있고, N 타입의 웰에는 제3, 4, 5, 6 및 7 핀(F13, 14, 15, 16, 17)이 형성될 수 있다. P 타입의 기판 상에는 N 타입 트랜지스터가 형성되므로, 도 7a에서 전술한 바와 같이, P 타입의 기판 상에 N 타입 영역들(RX1a, RX5a)이 형성될 수 있다. N 타입의 웰 상에는 P 타입 트랜지스터가 형성되므로, 도 7a에서 전술한 바와 같이, N 타입의 웰 상에 P 타입 영역들(RX2a, RX3a, RX4a)가 형성될 수 있다.
P 타입의 기판(81) 및 N 타입의 웰 사이에 소자 분리막(ISO)이 형성될 수 있다. 소자 분리막(ISO)은 영역들을 분리할 수 있다. 구체적으로, 제1 영역 내지 제5 영역(RX1a 내지 RX5a)은 소자 분리막(ISO)들에 의해 분리될 수 있다.
P타입의 기판(81) 상에 필드 절연막(82)이 형성될 수 있다. 필드 절연막(82)은, 비제한적인 예시로서 SiO2, SiN, SiON, SiOCN 또는 이들 중 2이상의 조합을 포함할 수 있다. 일부 실시예들에서, 필드 절연막(82)은 도 8a에 도시된 바와 같이, 핀의 측면들 중 일부를 둘러쌀 수 있다. 필드 절연막(82)을 관통하는 제1 내지 제9 핀(F11 내지 F19)과 Y축 방향으로 연장되는 게이트 전극은 교차할 수 있다. 게이트 전극은 비제한적인 예시로서 Ti, Ta, W, Al, Co 또는 이들 중 2이상의 조합을 포함할 수도 있고, 금속이 아닌 Si 또는 SiGe 등을 포함할 수도 있다. 또한, 게이트 전극은 2이상의 전도성 물질들이 적층되어 형성될 수도 있고, 예컨대 TiN, TaN, TiC, TaC, TiAlC 또는 이들 중 2이상의 조합을 포함하는 일함수 조절막, 및 W 또는 AL 등을 포함하는 필링 도전막을 포함할 수 있다.
로직 셀의 상단 경계 및 하단 경계 각각에는 상이한 전압을 제공하는 전원 라인들이 배치될 수 있다. 예를 들어, 도 7a 및 도 8a를 참조하면, 제1 영역(RX1a) 및 제2 영역(RX2a)을 포함하는 제2 셀(C705a)의 상단 경계에는 양의 공급 전압(VDD)을 제공하는 전원 라인이 배치되고, 하단 경계에는 음의 공급 라인(VSS)을 제공하는 전원 라인이 배치될 수 있다.
특수 셀의 상단 경계 및 하단 경계 각각에는 동일한 전원 라인이 배치될 수 있다. 예를 들어, 예를 들어, 도 7a 및 도 8a를 참조하면, 제3 영역(RX3a)을 포함하는 제2 특수 셀(SC72a)의 상단 경계 및 하단 경계 각각에는 양의 공급 라인(VDD)을 제공하는 전원 라인이 배치될 수 있다.
한편, 도 7b 및 도 8b를 참조하면, 제3 영역(RX3b)을 포함하는 제2 특수 셀(SC72b)의 상단 경계 및 하단 경계 각각에는 음의 공급 라인(VDD)을 제공하는 전원 라인이 배치될 수도 있다.
도 9는 라우팅 영역에 배치되는 특수 셀의 구조를 설명하는 평면도이다. 도 9를 참조하면, 제12 라우팅 영역(RA12)은 제1 내지 제3 특수 셀(SC81 내지 SC83)을 포함할 수 있다. 제12 라우팅 영역(RA12)의 높이는 H3일 수 있다. H3는 로직 셀이 배치되는 행의 높이보다 짧을 수 있다. 제12 라우팅 영역(RA12)은 높이가 H1 또는 H2인 행들에 로직 셀들이 배치된 뒤, 집적 회로에 남아 있는 영역일 수 있다. H3는 H1 및 H2보다 짧을 수 있다(H3>H1, H3>H2). 따라서, 제12 라우팅 영역(RA12)에 배치되는 제1 내지 제3 특수 셀(SC81 내지 SC83)의 높이는 로직 셀의 높이보다 짧을 수 있다. 제1 특수 셀(SC81) 및 제3 특수 셀(SC83)은 필러 셀이고, 제2 특수 셀(SC82)은 디캡 셀일 수 있다. 이하에서, 제1 특수 셀(SC61)은 제1 필러 셀로 지칭되고, 제3 특수 셀(SC63)은 제2 필러 셀로 지칭되고, 제2 특수 셀(SC62)은 제1 디캡 셀로 지칭될 수 있다. 제12 라우팅 영역(RA12)은 복수의 게이트 전극들을 포함할 수 있다. 게이트 전극들은 서로 CPP 만큼 이격되어 배치될 수 있다. 특수 셀의 너비는 CPP의 n배(n은 자연수)에 대응될 수 있다. 예를 들어, 제1 필러 셀(SC61)의 너비는 CPP에 대응되고, 제2 필러 셀(SC63)의 너비는 2*CPP에 대응되고, 제1 디캡 셀(SC62)의 너비는 2*CPP에 대응될 수 있다. 즉, 특수 셀의 셀 경계는 게이트 전극과 중첩될 수 있다.
본 개시의 예시적 실시 예에 따른 특수 셀들은 단일 타입의 영역 상에 형성될 수 있다. 예를 들어, 제1 내지 제3 특수 셀들(SC81 내지 SC83)은 P 타입 영역 상에 형성될 수 있다. 특수 셀의 상단 경계 상에 배치되는 파워 라인이 제공하는 전압의 종류와 특수 셀의 하단 경계 상에 배치되는 파워 라인이 제공하는 전압의 종류는 동일할 수 있다. 예를 들어, 제1 특수 셀(SC81)의 상단 경계 뿐만 아니라 제1 특수 셀(SC81)의 하단 경계 상에도, 양의 공급 전압(VDD)을 제공하는 파워 라인이 배치될 수 있다.
본 개시의 예시적 실시 예에 따른 디캡 셀의 소스, 드레인 및 게이트 전극은 동일한 전압을 제공받을 수 있다. 구체적으로, 디캡 셀(SC82)의 소스 및 드레인은 제1 내지 4 소스/드레인 비아(VA1 내지 VA4)를 통해 양의 공급 전압(VDD)을 제공하는 파워 라인과 연결될 수 있다. 예시적 실시 예에 따른 디캡 셀에서, 제1 및 제3 소스/드레인 비아(VA1 및 VA3) 중 하나만 양의 공급 전압(VDD)을 제공하는 파워 라인과 연결될 수 있다. 예시적 실시 예에 따른 디캡 셀에서, 제2 및 제4 소스/드레인 비아(VA2 및 VA4) 중 하나만 양의 공급 전압(VDD)을 제공하는 파워 라인과 연결될 수 있다. 또한, 디캡 셀(SC82)의 게이트 전극은 제1 및 제2 게이트 비아(VB1 및 VB2)를 통해 양의 공급 전압(VDD)을 제공하는 파워 라인과 연결될 수 있다. 예시적 실시 예에 따른 디캡 셀에서, 제1 및 제2 게이트 비아(VB1 및 VB2) 중 하나만 양의 공급 전압(VDD)을 제공하는 파워 라인과 연결될 수 있다.
한편, 본 개시의 예시적 실시 예에 따른 디캡 셀의 소스, 드레인 및 게이트 전극 중 적어도 하나는 플로팅될 수 있다. 구체적으로, 제1 및 제3 소스/드레인 비아(VA1 및 VA3)는 모두 양의 공급 전압(VDD)을 제공하는 파워 라인에 연결되지 않을 수 있다. 또는, 제2 및 제4 소스/드레인 비아(VA2 및 VA4)는 모두 양의 공급 전압(VDD)을 제공하는 파워 라인에 연결되지 않을 수 있다. 또는, 제1 및 2 게이트 비아(VB1 및 VB2)는 모두 양의 공급 전압(VDD)을 제공하는 파워 라인에 연결되지 않을 수 있다.
도 10a 및 10b는 본 발명의 예시적인 실시 예에 따른 디캡 셀의 구조의 예시들을 나타내는 도면이다. 구체적으로, 도 10a의 단면도는 도 9의 X1-X1'을 따라 제1 디캡 셀(SC82)을 자른 단면을 나타내고, 도 10b의 단면도는 도 9의 X2-X2'을 따라 제1 디캡 셀(SC82)을 자른 단면을 나타낸다. 도 10a 및 도 10d에 대한 설명 중 도 8a 및 도 8b와 중복되는 내용은 생략될 것이다.
도 10a를 참조하면, 기판(11) 상에서 제1 핀(F1)이 X축 방향으로 연장될 수 있고, 제1 핀(F1)에서 제1 및 제2 소스/드레인 영역(SD1 및 SD2)이 형성될 수 있다. 제1 핀(F1) 상에서 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역(SD1, SD2)은 제1 게이트 전극(G1)과 트랜지스터, 즉 PFET(p-type field effect transistor)를 형성할 수 있다.
제1 및 제2 소스/드레인 컨택(CA1 및 CA2)은 제2 층간 절연막(32)을 관통하여 제1 및 제2 소스/드레인 영역(SD1 및 SD2)과 연결될 수 있다. 일부 실시예들에서, 제1 및 제2 소스/드레인 컨택(CA1 및 CA5) 중 적어도 하나는, 제1 층간 절연막(31)을 관통하는 하부 소스/드레인 컨택 및 제2 층간 절연막(32)을 관통하는 상부 소스/드레인 컨택으로 형성될 수도 있다.
도 10b를 참조하면, 제1 게이트 컨택(CB1)은 제2 층간 절연막(32)을 관통하여 제1 게이트 전극(G1)에 연결될 수도 있다. 제1 게이트 비아(VB1)는 제3 층간 절연막(33)을 관통하여 제1 게이트 컨택(CB1)과 연결될 수 있다. 제1 게이트 비아(VB1)는 제1 배선층(M1)에 형성된 양의 전압(VDD)을 제공하는 파워 라인에 연결될 수 있다. 제1 및 제2 소스/드레인 비아(VA1 및 VA2)는 제3 층간 절연막(33)을 관통하여 제1 및 제2 소스/드레인 컨택(CA1 및 CA2)에 각각 연결될 수 있고, 제1 배선층(M1)에 형성된 양의 전압(VDD)을 제공하는 파워 라인에 공통적으로 연결될 수 있다. 도 10a에서 전술한 바와 같이, 제1 및 제2 소스/드레인 컨택(CA1 및 CA2)는 제1 및 제2 소스/드레인 영역(SD1 및 SD2)과 연결될 수 있다. 즉, 본 개시의 예시적 실시 예에 따른 디캡 셀의 소스, 드레인 및 게이트는 양의 공급 전압(VDD)을 제공하는 파워 라인과 공통적으로 연결될 수 있다. 한편, 다른 실시 예에 따른 디캡 셀의 소스, 드레인 및 게이트는 음의 공급 전압(VSS)을 제공하는 파워 라인과 공통적으로 연결될 수 있다. 일 실시 예에 따른 디캡 셀의 소스, 드레인 및 게이트 중 적어도 하나는 파워 라인과 연결되지 않고 플로팅될 수 있다.
도 11은 본 개시의 예시적인 실시 예에 따른 전자 설계 자동화 시스템(100)을 보여주는 블록도이다. 도 11을 참조하면, 전자 설계 자동화 시스템(100)은 CPU(110), 워킹 메모리(120), 입출력 장치(150), 저장 장치(170), 그리고 버스(190)를 포함할 수 있다. 여기서, 전자 설계 자동화 시스템(100)은 반도체 장치를 설계하기 위한 전용 장치로 제공될 수도 있지만, 다양한 설계 툴들이나 배치 툴들을 구동하기 위한 컴퓨터일 수도 있을 것이다.
CPU(110)는 전자 설계 자동화 시스템(100)에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행한다. CPU(110)는 워킹 메모리(120)에 로드되는 운영 체제(OS, 미도시됨)를 실행할 것이다. CPU(110)는 운영 체제(OS) 기반에서 구동될 다양한 응용 프로그램들(Application Program)이나 설계 툴들을 실행할 것이다. 예를 들면, CPU(110)는 워킹 메모리(120)에 로드되는 반도체 장치의 설계 툴들을 구동할 수 있다. 특히, 본 발명의 설계 툴로 제공되는 EDA(electronic design automation) 툴(121) 및 P&R(place and route) 툴(122)이 CPU(110)에 의해서 구동될 것이다.
워킹 메모리(120)에는 운영 체제(OS)나 응용 프로그램들(Application Program)이 로드될 것이다. 전자 설계 자동화 시스템(100)의 부팅시에 저장 장치(170)에 저장된 OS 이미지(미도시됨)가 부팅 시퀀스에 의거하여 워킹 메모리(120)로 로드될 것이다. 운영 체제(OS)에 의해서 전자 설계 자동화 시스템(100)의 제반 입출력 동작들이 지원될 수 있다. 마찬가지로, 사용자의 의하여 선택되거나 기본적인 서비스 제공을 위해서 응용 프로그램들이 워킹 메모리(120)에 로드될 수 있다. 특히, 본 발명의 설계 툴들(131, 132)이 워킹 메모리(120)에 로드될 수 있다.
특히, 설계 툴로서 EDA 툴(121) 및 P&R 툴(122)도 저장 장치(170)로부터 워킹 메모리(120)에 로드될 것이다. 워킹 메모리(120)는 SRAM(Static Random Access Memory)이나 DRAM(Dynamic Random Access Memory)과 같은 휘발성 메모리이거나, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등의 비휘발성 메모리일 수 있다. EDA 툴(121) 및 P&R 툴(122)이 수행하는 동작은 도 12를 통해 후술한다.
입출력 장치(150)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어한다. 예를 들면, 입출력 장치(150)는 키보드, 마우스, 터치패드와 같은 입력 장치를 구비하여 집적 회로의 넷리스트(Netlist) 파일이나 다양한 표준 셀들의 구성 정보를 입력받을 수 있다. 그리고 입출력 장치(150)는 모니터 등의 출력 장치를 구비하여 전자 설계 자동화 시스템(100)의 설계 동작에서의 경과 및 처리 결과 등을 표시할 수 있다.
저장 장치(170)는 전자 설계 자동화 시스템(100)의 저장 매체(Storage Medium)로서 제공된다. 저장 장치(170)는 응용 프로그램들(Application Program), 운영 체제 이미지(OS Image) 및 각종 데이터를 저장할 수 있다. 저장 장치(170)는 메모리 카드(MMC, eMMC, SD, MicroSD 등)나 하드디스크 드라이브(HDD)로 제공될 수도 있다. 저장 장치(170)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)를 포함할 수 있다. 또는, 저장 장치(170)는 PRAM, MRAM, ReRAM, FRAM 등의 차세대 불휘발성 메모리나 NOR 플래시 메모리를 포함할 수 도 있다.
시스템 버스(190)는 전자 설계 자동화 시스템(100)의 내부에서 네트워크를 제공하기 위한 인터커넥터로 제공될 것이다. 시스템 버스(190)를 통해서 CPU(110), 워킹 메모리(120), 입출력 장치(150), 그리고 저장 장치(170)가 전기적으로 연결되고 상호 데이터를 교환할 수 있다. 하지만, 시스템 버스(190)의 구성은 상술한 설명에만 국한되지 않으며, 효율적인 관리를 위한 중재 수단들을 더 포함할 수 있다.
도 12는 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다. 도 12의 집적 회로(IC)를 제조하기 위한 방법은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 포함할 수 있다.
셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 12에 도시된 바와 같이, 셀 라이브러리(D12)는 복수의 셀 그룹들을 각각 정의하는 데이터(D12_1, D12_2 등)를 포함할 수 있다. 예를 들면, 제1 데이터(D12_1)는 로직 셀들을 포함하는 셀 그룹을 정의할 수 있고, 제2 데이터(D12_2)는 필러 셀을 포함하는 셀 그룹을 정의할 수 있다. 표준 셀은 부울 로직 기능 또는 저장 기능을 제공하는 로직 셀일 수 있다. 표준 셀은 집적 회로의 연산에 기여를 하지 않는 필러 셀일 수 있다. 표준 셀들은 서로 다른 높이(height)를 가질 수 있다. 표준 셀들은 그 종류에 따라 서로 다른 셀 폭(Cell Width)을 가질 수 있다.
단계 S10에서, RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D13)를 생성할 수 있다.
단계 S20에서, 네트리스트 데이터(D13)로부터 레이아웃 데이터(D14)를 생성하는 동작이 수행될 수 있다. 도 12에 도시된 바와 같이, 레이아웃 데이터(D14)를 생성하는 단계(S20)는 복수의 단계들(S21, S22, S23, S24, S25)을 포함할 수 있다.
S21 단계에서, EDA 툴(121)은 플로어플랜 룰(Floorplan Rule)에 따라 플로어플랜(Floorplan)을 수행할 수 있다. 예를 들면, 플로어플랜은 표준 셀이 배치될 행들을 생성하는 것과 생성된 행들에 트랙을 형성하는 것을 포함한다. 트랙은 추후에 P&R 툴(122)에 의해 배선들이 형성되는 가상의 선이다. EDA 툴(121)은 생성된 표준 셀들의 높이에 기초하여 플로어플랜을 수행할 수 있다. EDA 툴(121)은 표준 셀들이 배치될 복수의 행들을 생성할 수 있다. 복수의 행들은 서로 다른 높이를 가질 수 있고, 서로 인접하여 배치될 수 있다.
S23 단계에서, EDA 툴(121)은 표준 셀들에 전원이 골고루 제공될 수 있도록, 양의 공급 전압(VDD)을 제공하는 전원 라인 및 음의 공급 전압(VSS)을 제공하는 전원 라인을 배치하는 파워 플랜(Powerplan)을 수행할 수 있다. EDA 툴(121)은 도 7a, 7b, 8a 및 8b를 통해 전술한 바와 같이, 라우팅 영역의 상단 경계 및 하단 경계에 동일한 공급 전압을 제공하는 전원 라인을 배치할 수 있다.
S24 단계에서, P&R 툴(122)은 복수의 행들에 표준 셀들을 배치하고, 표준 셀들 사이의 라우팅 배선들을 연결할 수 있다. 예를 들면, P&R 툴(122)은 생성되는 집적 회로의 정보에 기초하여 표준 셀들을 배치할 수 있다. P&R 툴(122)은 집적 회로의 넷리스트를 사용하여 트랙을 따라 라우팅 배선들을 형성함으로써 표준 셀들을 연결할 수 있다.
단계 S25에서, 레이아웃 데이터(D14)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D14)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D14)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D14)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 도 12에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 전극을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다. 일부 실시예들에서, 단계 S51 및 단계 S52 사이에서 MOL(middle-of line) 공정이 수행될 수 있고, 개별 소자들 상에 컨택들이 형성될 수 있다.
도 13a 내지 도 13c는 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 설계하기 위한 구체적인 방법을 설명하기 위한 순서도이다. 도 13a는 도 12의 플로어 플랜을 수행하는 단계(S22)를 구체적으로 설명하기 위한 순서도이다. 도 13a를 참조하면, S22a 단계에서, EDA 툴(121)은 로직 셀들이 배치될 복수의 제1 행들을 생성할 수 있다. 로직 셀들의 높이는 상이할 수 있으므로, EDA 툴(121)은 다양한 높이의 제1 행을 생성할 수 있다. S22b 단계에서, EDA 툴(121)은 라우팅 배선이 배치될 제2행을 생성할 수 있다. 구체적으로, 로직 셀이 배치될 행의 높이보다 짧은 높이를 갖는 행을 제2행으로서 생성할 수 있다. S22a 단계 및 S22b 단계는 순서는 이에 제한되지 않는다.
도 13b는 도 10의 파워 플랜을 수행하는 단계(S23)를 구체적으로 설명하기 위한 순서도이다. 도 13b를 참조하면, S23a 단계에서, EDA 툴(121)은 제1 행의 상단 경계 및 하단 경계에, 상이한 공급 전압을 제공하는 전원 라인들을 생성할 수 있다. 예를 들어, 제1 행의 상단 경계에는 양의 공급 전압(VDD)을 제공하는 전원 라인을 배치하고, 제1 행의 하단 경계에는 음의 공급 전압(VSS)을 제공하는 전원 라인을 배치할 수 있다. S23b 단계에서, EDA 툴(121)은 제2 행의 상단 경계 및 하단 경계에, 동일한 공급 전압을 제공하는 전원 라인들을 생성할 수 있다. 예를 들어, 도 7a 및 도 8a에서 전술한 바와 같이, 제2 행의 상단 경계 및 하단 경계에 양의 공급 전압(VDD)을 제공하는 전원 라인들을 배치할 수 있다.
도 13c는 도 12의 표준 셀을 배치하고 연결하는 단계(S24)를 구체적으로 설명하기 위한 순서도이다. 도 13c를 참조하면, S24a 단계에서, P&R 툴(122)은 도 6, 7a, 7b, 도 8a 및 도 8b에서 전술한 바와 같이, 제1 행에 로직 셀을 배치하고, 제2 행에 특수 셀을 배치할 수 있다. 구체적으로, P&R 툴(122)은 여러 타입의 영역에 로직 셀을 배치할 수 있다. 예를 들어, P&R 툴(122)은 P 타입 영역 및 N 타입 영역에 로직 셀을 배치할 수 있다. 따라서, 로직 셀은 P 타입 영역 및 N 타입 영역을 모두 포함할 수 있다. P&R 툴(122)은 단일 타입 영역에 특수 셀을 배치할 수 있다. 따라서, 특수 셀은 P 타입 영역 및 N 타입 영역 중 어느 하나의 영역을 포함할 수 있다. 특수 셀은 도 9 내지 10b를 통해 전술된 필러 셀 또는 디캡 셀일 수 있다. S24a 단계에서, P&R 툴(122)은 도 5a 내지 도 5c에서 전술한 바와 같이, 피치를 갖는 트랙들을 따라 로직 셀의 전도성 배선을 제1 행에 배치할 수 있다.
S24b 단계에서, P&R 툴(122)은 도 5a 내지 도 5c에서 전술한 바와 같이, 길이에 따라 너비가 결정되는 라우팅 배선을 제2 행에 추가할 수 있다. P&R 툴(122)은 피치를 갖는 트랙들을 따라 라우팅 배선을 제2 행에 배치할 수 있다. 제1 행에 포함되는 트랙들의 피치와 제2 행에 포함되는 트랙들의 피치는 상이할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(130)을 나타내는 블록도이다. 시스템-온-칩(130)은 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. 시스템-온-칩(130)은 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 집적 회로를 설계하는 방법에 의해서 시스템-온-칩(130)이 설계될 수 있다. 도 13을 참조하면, 시스템-온-칩(130)은 모뎀(132), 디스플레이 컨트롤러(133), 메모리(134), 외부 메모리 컨트롤러(135), CPU(central processing unit)(136), 트랜잭션 유닛(137), PMIC(138) 및 GPU(graphic processing unit)(139)을 포함할 수 있고, 시스템-온-칩(130)의 각 기능 블록들은 시스템 버스(131)를 통해서 서로 통신할 수 있다.
시스템-온-칩(130)의 동작을 전반적으로 제어할 수 있는 CPU(136)는 다른 기능 블록들(132 내지 139)의 동작을 제어할 수 있다. 모뎀(132)은 시스템-온-칩(130) 외부로부터 수신되는 신호를 복조(demodulation)하거나, 시스템-온-칩(130) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(135)는 시스템-온-칩(130)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(135)의 제어 하에서 CPU(136) 또는 GPU(139)에 제공될 수 있다. GPU(139)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(139)는 외부 메모리 컨트롤러(135)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(139)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(135)를 통해서 시스템-온-칩(130) 외부로 전송할 수도 있다. 트랜잭션 유닛(137)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(138)는 트랜잭션 유닛(137)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(133)는 시스템-온-칩(130) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 시스템-온-칩(130) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다. 메모리(134)는, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory) 등과 같은 비휘발성 메모리를 포함할 수도 있고, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리를 포함할 수도 있다.
도 15는 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(140)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 설계하는 방법, 예컨대 도 12의 방법 및/또는 도 13a 내지 도 13c의 방법에 단계들 중 적어도 일부는 컴퓨팅 시스템(또는 컴퓨터)(140)에서 수행될 수 있다.
컴퓨팅 시스템(140)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 15에 도시된 바와 같이, 컴퓨팅 시스템(140)은 프로세서(141), 입출력 장치들(142), 네트워크 인터페이스(143), RAM(random access memory)(144), ROM(read only memory)(145) 및 저장 장치(146)를 포함할 수 있다. 프로세서(141), 입출력 장치들(142), 네트워크 인터페이스(143), RAM(144), ROM(145) 및 저장 장치(146)는 버스(147)에 연결될 수 있고, 버스(147)를 통해서 서로 통신할 수 있다.
프로세서(141)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(141)는 버스(147)를 통해서 메모리, 즉 RAM(144) 또는 ROM(145)에 액세스할 수 있고, RAM(144) 또는 ROM(145)에 저장된 명령어들을 실행할 수 있다.
RAM(144)은 본 개시의 예시적 실시예에 따른 집적 회로를 설계하는 방법을 위한 프로그램(144_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(144_1)은 프로세서(141)로 하여금, 집적 회로를 설계하는 방법, 예컨대 도 12의 방법 및/또는 도 13a 내지 도 13c의 방법에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(144_1)은 프로세서(141)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(144_1)에 포함된 복수의 명령어들은 프로세서(141)로 하여금, 예컨대 도 12의 방법 및/또는 도 13a 내지 도 13c의 방법을 참조하여 전술된 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(146)는 컴퓨팅 시스템(140)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(146)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(146)는 컴퓨팅 시스템(140)으로부터 탈착 가능할 수도 있다. 저장 장치(146)는 본 개시의 예시적 실시예에 따른 프로그램(144_1)을 저장할 수도 있으며, 프로그램(144_1)이 프로세서(141)에 의해서 실행되기 이전에 저장 장치(146)로부터 프로그램(144_1) 또는 그것의 적어도 일부가 RAM(144)으로 로딩될 수 있다. 다르게는, 저장 장치(146)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(144_1) 또는 그것의 적어도 일부가 RAM(144)으로 로딩될 수 있다. 또한, 도 15에 도시된 바와 같이, 저장 장치(146)는 데이터베이스(146_1)를 저장할 수 있고, 데이터베이스(146_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 12의 셀 라이브러리(D12)를 포함할 수 있다.
저장 장치(146)는 프로세서(141)에 의해서 처리될 데이터 또는 프로세서(141)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(141)는 프로그램(144_1)에 따라, 저장 장치(146)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(146)에 저장할 수도 있다. 예를 들면, 저장 장치(146)는, 도 12의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D14)를 저장할 수 있다.
입출력 장치들(142)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(142)을 통해서, 프로세서(141)에 의해 프로그램(144_1)의 실행을 트리거할 수도 있고, 도 12의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 12의 레이아웃 데이터(D14)를 확인할 수도 있다.
네트워크 인터페이스(143)는 컴퓨팅 시스템(140) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 방향으로 연장되는 제1 행에 배치되고, 상기 제1 방향으로 연장되는 상이한 타입의 활성 영역들을 포함하는 복수의 로직 셀들;
    상기 제1 방향과 직교하는 제2 방향으로 상기 제1 행과 인접하고, 상기 제1 방향으로 연장되는 제2 행에 배치되는 필러 셀; 및
    상기 제2 행에 배치되고, 상기 복수의 로직 셀들 중 제1 거리만큼 이격된 제1 로직 셀과 제2 로직 셀을 연결하는 제1 라우팅 배선;을 포함하고,
    상기 제1 행의 높이와 상기 제2 행의 높이는 상이한 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서,
    상기 복수의 로직 셀들에 양의 공급 전압 또는 음의 공급 전압을 제공하는 복수의 전원 라인들을 더 포함하고,
    상기 복수의 로직 셀들 각각은, 상이한 공급 전압을 각각 제공하는 전원 라인들 사이에 배치되고,
    상기 제1 라우팅 배선은, 동일한 공급 전압을 제공하는 전원 라인들 사이에 배치되는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서,
    상기 제2 행에 배치되고, 상기 복수의 로직 셀들 중 제2 거리만큼 이격된 제3 로직 셀과 제4 로직 셀을 연결하는 제2 라우팅 배선을 더 포함하고,
    상기 제1 거리는 상기 제2 거리보다 길고,
    상기 제1 라우팅 배선의 폭은 상기 제2 라우팅 배선의 폭보다 넓은 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서,
    상기 제1 행은, 제1 배선층에서 제1 피치를 갖는 배선들을 포함하고,
    상기 제2 행은, 상기 제1 배선층에서 상기 제1 피치와 상이한 제2 피치를 갖는 라우팅 배선들을 포함하는 것을 특징으로 하는 집적 회로.
  5. 제2항에 있어서,
    상기 필러 셀은, 기판 상 단일 타입의 영역에 형성되는 것을 특징으로 하는 집적 회로.
  6. 제1 방향으로 연장되고 상기 제1 방향과 직교하는 제2 방향으로 제1 높이를 갖는 제1 행에 배치되고, 기판 상 복수의 영역들에 형성되는 복수의 로직 셀들; 및
    상기 제1 방향으로 연장되고 상기 제2 방향으로 제2 높이를 갖는 제2 행에 배치되고, 상기 기판 상 단일 영역에 형성되는 복수의 디캡 셀들;을 포함하고,
    상기 제2 높이는 상기 제1 높이보다 짧은 것을 특징으로 하는 집적 회로.
  7. 제6항에 있어서,
    상기 복수의 로직 셀들에 양의 공급 전압 또는 음의 공급 전압을 제공하는 복수의 전원 라인들을 더 포함하고,
    상기 복수의 로직 셀들 각각은, 상이한 공급 전압을 각각 제공하는 제1 전원 라인들 사이에 배치되고,
    상기 복수의 디캡 셀들 각각은, 동일한 공급 전압을 각각 제공하는 제2 전원 라인들 사이에 배치되는 것을 특징으로 하는 집적 회로.
  8. 제7항에 있어서,
    상기 복수의 디캡 셀들 각각은,
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극; 및
    상기 제1 방향으로 연장되고, 상기 게이트 전극과 트랜지스터를 형성하고, 상기 트랜지스터의 소스 영역 및 드레인 영역을 포함하는 활성 패턴;을 포함하고,
    상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역은,
    상기 제2 전원 라인들 중 적어도 하나와 연결되는 것을 특징으로 하는 집적 회로.
  9. 제7항에 있어서,
    상기 복수의 디캡 셀들 각각은,
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극; 및
    상기 제1 방향으로 연장되고, 상기 게이트 전극과 트랜지스터를 형성하고, 상기 트랜지스터의 소스 영역 및 드레인 영역을 포함하는 활성 패턴;을 포함하고,
    상기 게이트 전극, 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나는,
    상기 제1 전원 라인들 또는 제2 전원 라인들과 연결되지 않고 플로팅되는 것을 특징으로 하는 것을 특징으로 하는 집적 회로.
  10. 제6항에 있어서,
    상기 제2 행에 배치되고, 상기 복수의 로직 셀들 중 제1 거리만큼 이격된 제1 로직 셀 및 제2 로직 셀을 연결하는 제1 라우팅 배선;을 더 포함하는 집적 회로.
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