KR20220082708A - 연결 배선을 포함하는 집적 회로 - Google Patents

Abstract

본 개시의 기술적 사상에 따른 집적 회로는, 제1 방향으로 연장되는 제1 행에 배치되고 제1 기능을 수행하는 제1 셀, 제1 행에 배치되고 제2 기능을 수행하는 제2 셀, 제1 방향으로 연장되는 제2 행에 배치되고 제1 기능을 수행하는 제3 셀, 제2 행에 배치되고 제2 기능을 수행하는 제4 셀, 제1 셀에 포함되는 제1 비아와, 제2 셀에 포함되는 제2 비아를 연결하는 제1 연결 배선 및 제3 셀에 포함되는 제3 비아와, 제4 셀에 포함되는 제4 비아를 연결하는 제2 연결 배선을 포함하고, 제1 연결 배선의 길이와 제2 연결 배선의 길이는 상이할 수 있다.

Description

연결 배선을 포함하는 집적 회로{INTEGRATED CIRCUIT INCLUDING CONNECTION LINE}

본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 최단 길이를 갖는 연결 배선을 포함하는 집적 회로 및 그것을 설계하는 방법에 관한 것이다.

집적 회로는 복수의 행들에 따라 정렬된 복수의 셀들을 포함할 수 있다. 복수의 셀들은 연결 배선을 통해 신호를 교환할 수 있고, 연결 배선의 저항은 집적 회로의 성능에 영향을 미칠 수 있다.

한편, 복수의 셀들 간에 신호 교환이 안정적으로 수행되기 위해, 연결 배선의 규격은 미리 결정된 설계 규칙을 만족해야 할 수 있다. 설계 규칙은, 최소 너비 규칙, 최소 길이 규칙, 최소 면적 규칙, 경계 규칙, 간격 규칙 등의 다양한 규칙들을 포함할 수 있다.

본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 최단 길이를 갖는 연결 배선을 포함하는 집적 회로 및 이를 설계하는 방법을 제공한다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 일 측면에 따른 집적 회로는, 제1 방향으로 연장되는 제1 행에 배치되고 제1 기능을 수행하는 제1 셀, 제1 행에 배치되고 제2 기능을 수행하는 제2 셀, 제1 방향으로 연장되는 제2 행에 배치되고 제1 기능을 수행하는 제3 셀, 제2 행에 배치되고 제2 기능을 수행하는 제4 셀, 제1 셀에 포함되는 제1 비아와, 제2 셀에 포함되는 제2 비아를 연결하는 제1 연결 배선 및 제3 셀에 포함되는 제3 비아와, 제4 셀에 포함되는 제4 비아를 연결하는 제2 연결 배선을 포함하고, 제1 연결 배선의 길이와 제2 연결 배선의 길이는 상이할 수 있다.

본 개시의 다른 측면에 따른 집적 회로는, 제1 비아를 포함하는 제1 셀, 제2 비아를 포함하는 제2 셀 및 제1 방향으로 연장되고 제1 비아 및 제2 비아를 연결하는 연결 배선을 포함하고, 연결 배선의 길이는, 제1 비아 및 제2 비아 간의 비아 거리, 제1 비아 및 제2 비아의 경계로부터 확장된 영역을 나타내는 최소 경계 거리(minimum enclosure distance)를 기초로 하는 제1 길이와, 설계 규칙에 따른 최소 길이인 제2 길이 중 하나이다.

본 개시의 일 측면에 따른 집적 회로를 설계하는 방법은, 집적 회로를 정의하는 입력 데이터에 기초하여, 경계 규칙(enclosure rule)에 따른 최소 경계 거리 및 제1 비아의 너비를 기초로 결정되는 길이를 갖는 제1 핀을 포함하는 제1 셀을 배치하는 단계, 입력 데이터에 기초하여, 최소 경계 거리 및 제2 비아의 너비를 기초로 결정되는 길이를 갖는 제2 핀을 포함하는 제2 셀을 배치하는 단계, 설계 규칙을 만족하는 길이를 갖는 연결 배선을 사용하여 제1 핀 및 상기 제2 핀을 연결하는 단계 및 집적 회로의 레이아웃을 정의하는 출력 데이터를 생성하는 단계를 포함하고, 연결 배선의 최단 길이는, 제1 비아 및 제2 비아 간의 비아 거리, 상기 최소 경계 거리(minimum enclosure distance)를 기초로 하는 제1 길이와, 상기 설계 규칙에 따라 설정되는 배선의 최소 길이인 제2 길이 중 하나이다.

본 개시의 예시적 실시 예에 따라, 최단 길이를 갖는 연결 배선을 포함함으로써 배선 저항에 의한 신호 지연이 개선된 집적 회로가 제공될 수 있다.

도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 설명하기 위한 도면이다.
도 2는 집적 회로에 포함되는 셀을 설명하기 위한 도면이다.
도 3은 도 2의 셀을 포함하는 집적 회로를 설명하는 도면이다.
도 4는 본 개시의 예시적 실시 예에 따른 집적 회로를 나타내는 도면이다.
도 5는 본 개시의 예시적 실시 예에 따른 셀을 설명하는 레이아웃이다.
도 5b는 본 개시의 예시적 실시 예에 따른 다양한 형태의 연결 배선을 설명하는 도면이다.
도 5c는 본 개시의 예시적 실시 예에 따른 연결 배선의 길이를 설명하는 도면이다.
도 6a 내지 6c는 본 개시의 예시적 실시 예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예에 따른 집적 회로를 설명하는 도면이다.
도 8은 본 개시의 예시적 실시 예에 따른 셀을 설명하는 레이아웃이다.
도 9a 및 도 9b는 본 개시의 예시적 실시 예에 따른 집적 회로를 설명하는 도면이다.
도 10은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 11은 본 개시의 예시적 실시예에 따른 집적 회로의 설계 방법의 예시를 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

이하, 본 발명의 다양한 실시 예가 첨부된 도면을 참조하여 기재된다.

본 명세서에서, X축 방향 및 Y축 방향은 제1 방향 및 제2 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서의 도면들에서, 배선층의 패턴과 하위 패턴 사이 연결을 나타내기 위하여 비아(via)는 배선층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.

도 1은 본 개시의 예시적 실시 예에 따른 집적 회로를 설명하기 위한 도면이다. 도 1을 참조하면, 집적 회로(1)는 복수의 행들(R1, R2, R3) 중 적어도 하나에 배치되는 제1 내지 4 셀들(C1 내지 C4)을 포함할 수 있다. 집적 회로(1)에 포함되는 행의 개수 및 셀의 개수는 이에 제한되지 않는다. 셀(cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 미리 정의된 기능을 수행하도록 설계될 수 있고, 표준 셀(standard cell)로서 지칭될 수도 있다. 셀은 셀은 부울 로직 기능 또는 저장 기능을 제공하는 임의의 기능성 셀 또는 로직 셀일 수 있다. 예를 들어, 셀(C10)은 NAND, AND, NOR, OR, XOR, 인버터, 가산기(adder), 플립플랍 또는 래치일 수 있다. 집적 회로(1a)는 다수의 다양한 로직 셀들을 포함할 수 있다.

도 1에서, 제1 내지 4 셀들(C1 내지 C4) 각각은 입력 신호 또는 출력 신호를 전달하는 비아를 포함할 수 있다. 예를 들어, 제1 셀(C1)은 출력 신호를 전달하는 제1 비아(V1)를 포함할 수 있고, 제2 셀(C2)은 입력 신호를 전달하는 제2 비아(V2)를 포함할 수 있고, 제3 셀(C3)은 출력 신호를 전달하는 제3 비아(V3)를 포함할 수 있고, 제4 셀(C4)은 출력 신호를 전달하는 제4 비아(V1)를 포함할 수 있다. 제1 셀(C1)과 제3 셀(C3)은 동일한 기능을 수행하고, 동일한 구조를 갖는 셀일 수 있다. 제2 셀(C2)과 제4 셀(C4)은 동일한 기능을 수행하고, 동일한 구조를 갖는 셀일 수 있다.

제1 비아(V1)와 제2 비아(V2)는 제1 연결 배선(PR1)에 의해 서로 전기적으로 연결될 수 있다. 즉, 제1 셀(C1)의 출력 신호는 제2 셀(C2)의 입력 신호로서 제1 연결 배선(PR1)을 통해 제2 셀(C2)에 전달될 수 있다. 제1 연결 배선(PR1)의 길이 L1은 설계 규칙(Design Rule)을 기초로 결정될 수 있다. 예를 들어, 경계 규칙(Enclosure Rule)에 의해, 제1 연결 배선(PR1)은 제1 비아(V1) 및 제2 비아(V2)의 경계로부터 최소 경계 거리(dmin)만큼 연장된 영역을 포함할 수 있다. 즉, 제1 연결 배선(PR1)의 길이 L1은, 제1 비아(V1)의 좌측면과 제2 비아(V2)의 우측면 사이의 거리와, 최소 경계 거리(dmin)의 2배의 합에 대응하는 값을 가질 수 있다.

제3 비아(V3)와 제4 비아(V4)는 제2 연결 배선(PR2)에 의해 서로 전기적으로 연결될 수 있다. 즉, 제3 셀(C3)의 출력 신호는 제4 셀(C4)의 입력 신호로서 제2 연결 배선(PR2)을 통해 제4 셀(C4)에 전달될 수 있다. 제2 연결 배선(PR2)의 길이 L2은 설계 규칙(Design Rule)을 기초로 결정될 수 있다. 예를 들어, 최소 길이 규칙(minimum length rule) 또는 최소 면적 규칙(minimum area rule)에 의해, 제2 연결 배선(PR2)의 길이 L2는, 배선 최소 길이 Lmin와 동일할 수 있다. 이 경우, 제2 연결 배선(PR2)은 제1 비아(V1)의 좌측면으로부터 제1 거리(d1)만큼 연장된 영역을 포함하고, 제2 비아(V2)의 우측면으로부터 제2 거리(d2)만큼 연장된 영역을 포함할 수 있다. 즉, 제2 연결 배선(PR2)의 길이 L2은, 제1 비아(V1)의 좌측면과 제2 비아(V2)의 우측면 사이의 거리, 제1 거리(d1), 제2 거리(d2)의 합에 대응하는 값을 가질 수 있고, 이는 설계 규칙에 따른 배선 최소 길이 Lmin과 동일할 수 있다.

본 개시의 예시적 실시 예에 따르면, 집적 회로(1)에 포함되는 연결 배선들은 입력 신호 또는 출력 신호에 대한 라우팅을 수행하되, 설계 규칙을 만족하는 최소 길이를 가질 수 있으므로, 연결 배선의 저항이 최소화될 수 있고, 이에 따라 집적 회로(1)의 성능이 향상될 수 있다.

도 2는 집적 회로에 포함되는 셀을 설명하기 위한 도면이다. 집적 회로는 셀(C10)을 포함할 수 있다. 셀(C10)이 AO(AND-OR) 21 논리 회로인 것으로 도시되었으나, 셀(C10)은 셀은 부울 로직 기능 또는 저장 기능을 제공하는 임의의 기능성 셀 또는 로직 셀일 수 있다. 예를 들어, 셀(C10)은 NAND, AND, NOR, OR, XOR, 인버터, 가산기(adder), 플립플랍 또는 래치일 수 있다.

도 2를 참조하면, 셀(C10)은 복수의 입력 신호들(A0, A1, B)을 수신하고, 출력 신호(Y)를 출력할 수 있다. 출력 신호(Y)는 출력 핀(P)에 전달될 수 있고, 출력 핀(P)은 제1 방향 또는 제2 방향으로 연장됨으로써 다른 셀의 입력 핀 또는 출력 핀과 연결될 수 있다. 도시되지 않았으나, 셀(C10)은 복수의 입력 신호들(A0, A1, B) 각각이 전달되는 입력 핀들을 포함할 수 있고, 후술되는 출력 핀(P)에 대한 설명은 입력 핀들에도 적용될 수 있다. 입력 핀은 입력 신호를 전달하는 비아와 연결되는 배선을 의미할 수 있고, 출력 핀은 출력 신호를 전달하는 비아와 연결되는 배선을 의미할 수 있다.

출력 핀(P)은 비아(V)를 통해 셀(C10)에 포함되는 트랜지스터들과 전기적으로 연결될 수 있다. 예를 들어, 비아(V)는 수직 방향으로 연장됨으로써 트랜지스터들의 소스/드레인 영역과 전기적으로 연결될 수 있다. 도시되지 않았으나, 셀(C10)에 포함되는 입력 핀은 비아를 통해 트랜지스터들과 전기적으로 연결될 수 있고, 입력 핀과 연결된 비아는 수직 방향으로 연장됨으로써 트랜지스터들의 게이트 전극과 전기적으로 연결될 수 있다.

출력 핀(P)은 설계 규칙(Design Rule)에 따른 너비를 가질 수 있다. 예를 들어, 출력 핀(P0의 너비는, 배선이 가져야 하는 최소 너비에 대한 최소 너비 규칙(minimum width rule)에 의해 최소 너비(Wmin)로 결정될 수 있다.

출력 핀(P)은 셀(C10)의 좌측(-X축 방향) 또는 우측(+X축 방향)에 배치되는 셀의 핀과 연결될 수 있으므로, 비아(V)의 좌측(-X축 방향)면으로부터 제1 부분 길이(sL1)를 갖고, 비아(V)의 우측(+X축 방향)면으로 제2 부분 길이(sL2)를 가질 수 있다. 출력 핀(P)의 길이(L)는 비아 너비(vw), 제1 부분 길이(sL1) 및 제2 부분 길이(sL2)의 합에 대응될 수 있다.

출력 핀(P)이 셀(C10)의 좌측에 배치되는 셀의 핀과 연결되는 경우, 제2 부분 길이(sL2)에 해당하는 영역은 핀 연결에 불필요한 영역일 수 있다. 따라서, 제2 부분 길이(sL2)에 해당하는 영역에 의해 배선의 저항이 증가할 수 있고, 셀(C10)을 포함하는 집적 회로의 성능이 열화될 수 있다. 한편, 출력 핀(P)이 셀(C10)의 우측에 배치되는 셀의 핀과 연결되는 경우, 제1 부분 길이(sL1)에 해당하는 영역은 핀 연결에 불필요한 영역일 수 있다. 따라서, 제1 부분 길이(sL1)에 해당하는 영역에 의해 배선의 저항이 증가할 수 있고, 셀(C10)을 포함하는 집적 회로의 성능이 열화될 수 있다.

도 3은 도 2의 셀을 포함하는 집적 회로를 설명하는 도면이다. 도 3을 참조하면, 집적 회로(2)는 제1 방향으로 연장되는 제1 및 2 행(R1, R2)에 배치되는 복수의 셀들(C1 내지 C4)을 포함할 수 있다. 제1, 4 셀(C1, C4)은 도 1을 참조하여 전술된 셀(C10)일 수 있고, 제2, 3 셀(C2, C3)은 셀(C10)과 동일하거나 상이한 기능을 수행하는 셀일 수 있다. 제1 행(R1)은 제1 높이(H1)를 가질 수 있고, 제2 행(R2)은 제2 높이(H2)를 가질 수 있다. 제1 높이(H1) 및 제2 높이(H2)는 동일하거나 상이할 수 있다.

제1 행(R1)에 제1 셀(C1) 및 제2 셀(C2)이 배치될 수 있다. 제1 셀(C1)의 입력 신호 또는 출력 신호는 제1 비아(V1)에 전달될 수 있고, 제1 비아(V1)는 제1 핀(P1)과 연결될 수 있다. 제2 셀(C2)의 입력 신호 또는 출력 신호는 제2 비아(V2)에 전달될 수 있고, 제2 비아(V2)는 제2 핀(P2)과 연결될 수 있다. 제1 핀(P1)과 제2 핀(P2)은 서로 연결됨으로써 제1 연결 배선(RP1)을 형성할 수 있다.

제1 연결 배선(RP1)은 제1 길이(L1)를 가질 수 있다. 집적 회로(2)의 배선들은 설계 규칙(Design Rule)에 따른 길이를 가질 수 있다. 설계 규칙(Design Rule)은 최소 면적 규칙(minimum area rule) 또는 최소 길이 규칙(minimum length rule)을 포함할 수 있다. 최소 면적 규칙 또는 최소 길이 규칙에 의해, 제1 길이(L1)는 최소 길이(Lmin)보다 길거나 같을 수 있다. 예를 들어, 제1 길이(L1)가 최소 길이(Lmin)보다 긴 경우, 제1 핀(P1) 중 제1 부분 길이(sL1)에 대응하는 영역은 핀 연결에 불필요한 영역일 수 있고, 제2 핀(P2) 중 제2 부분 길이(sL2)에 대응하는 영역은 핀 연결에 불필요한 영역일 수 있다.

제2 행(R2)에 제3 셀(C3) 및 제4 셀(C4)이 배치될 수 있다. 제3 셀(C3)의 입력 신호 또는 출력 신호는 제3 비아(V3)에 전달될 수 있고, 제3 비아(V3)는 제3 핀(P3)과 연결될 수 있다. 제4 셀(C4)의 입력 신호 또는 출력 신호는 제4 비아(V4)에 전달될 수 있고, 제4 비아(V4)는 제4 핀(P4)과 연결될 수 있다. 제3 핀(P3)과 제4 핀(P4)은 서로 연결됨으로써 제2 연결 배선(RP2)을 형성할 수 있다.

제2 연결 배선(RP2)은 제2 길이(L2)를 가질 수 있다. 일부 실시 예들에서, 최소 면적 규칙 또는 최소 길이 규칙에 의해, 제2 길이(L2)가 최소 길이(Lmin)와 같은 경우, 제3 핀(P3) 중 제1 부분 길이(sL1)에 대응하는 영역은 설계 규칙을 만족시키기 위하여 핀 연결에 필요한 영역일 수 있고, 제4 핀(P4) 중 제2 부분 길이(sL2)에 대응하는 영역은 설계 규칙을 만족시키기 위하여 핀 연결에 필요한 영역일 수 있다.

도 2및 3을 참조하면, 셀들의 핀들이 연결됨에 따라, 각 셀에 포함되는 입력 핀 또는 출력 핀에는 핀 연결에 불필요한 영역이 발생할 수 있고, 핀 연결에 불필요한 영역에 의해 집적 회로(2)의 성능이 열화될 수 있다.

도 4는 본 개시의 예시적 실시 예에 따른 집적 회로를 나타내는 도면이다. 도 4를 참조하면, 집적 회로(3)는 셀(C20)을 포함할 수 있다. 셀(C20)은 복수의 입력 신호들(A0, A1, B)을 수신하고, 출력 신호(Y)를 출력하는 AO 21 논리 회로로서 동작할 수 있으나, 실시 예는 이에 제한되지 않는다. 이하에서, 출력 신호(Y)를 전달하는 출력 핀(P)에 대한 설명은 복수의 입력 신호들(A0, A1, B)를 전달하는 입력 핀들에도 적용될 수 있다.

AO21 논리 회로의 출력 신호(Y)는 수직으로 연장되는 비아(V)로 전달될 수 있고, 비아(V)는 출력 핀(P)과 연결될 수 있다. 출력 핀(P)은 경계 규칙(enclosure rule)에 따라 비아(V)보다 넓은 면적을 갖도록 형성될 수 있다. 예를 들어, 출력 핀(P)의 너비는 비아(V)의 제2 방향의 길이보다 최소 경계 거리(dmin)만큼 넓을 수 있다. 한편, 출력 핀(P)의 길이는 비아(V)의 제1 방향의 길이보다 최소 경계 거리(dmin)만큼 길 수 있다. 출력 핀(P)의 너비는 출력 핀(P)의 제2 방향(Y축 방향)의 길이일 수 있고, 출력 핀(P)의 길이는 제1 방향(X축 방향)의 길이를 의미할 수 있다.

도 2에 도시된 출력 핀(P)의 길이(L)는, 제1 부분 길이(sL1), 제2 부분 길이(sL2) 및 비아 너비(vw)의 합에 대응되는 것과 달리, 도 4의 출력 핀(P)의 길이(L)는, 최소 경계 거리(dmin)의 2배와 비아 너비(vw)의 합에 대응될 수 있다. 최소 경계 거리(dmin)는 제1 부분 길이(sL1) 및 제2 부분 길이(sL2)보다 짧을 수 있다. 즉, 도 4에 도시된 출력 핀(P)은, 경계 규칙(enclosure rule)을 만족하는 길이(L)를 가짐으로써, 셀(C20)과 연결되는 다른 셀이 셀(C20)의 좌우측 어느 곳에 배치되더라도 연결 배선의 길이를 최소화시킬 수 있으므로, 집적 회로(3)의 성능이 향상될 수 있다.

도 5a는 본 개시의 예시적 실시 예에 따른 셀을 설명하는 레이아웃이다. 구체적으로, 도 5a의 상부는 AO(AND-OR) 21의 회로도를 나타내고, 도 5a의 하부는 AO 21에 대응하는 셀(C20)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다.

도 5a에 도시된 바와 같이, 셀(C20)은 제1 방향으로 연장되는 복수의 활성 영역들(RX1, RX2)을 포함할 수 있다. 제1 활성 영역(RX1)은 P타입 활성 영역일 수 있고, 제2 활성 영역(RX2)은 N타입 활성 영역일 수 있다. P타입 활성 영역에 형성되는 트랜지스터는 P형 트랜지스터 또는 PFET(P-type Field Effect Transistor)으로 지칭될 수 있고, N타입 활성 영역에 형성되는 트랜지스터는 N형 트랜지스터 또는 NFET(N-type Field Effect Transistor)으로 지칭될 수 있다. 셀(C20)은 제2 방향으로 연장되는 복수의 게이트 전극들을 포함할 수 있다. 인접하는 게이트 전극들 간의 최소 거리는 제1 피치(CPP)로 정의될 수 있다. 도시되지 않았으나, 각 활성 영역에는 적어도 하나의 활성 패턴(Active Pattern)이 제1 방향으로 연장될 수 있다. 활성 패턴은 제2 방향으로 연장되는 게이트 전극과 교차되어 트랜지스터를 형성할 수 있다. 핀(fin) 형태의 활성 패턴이 제1 방향으로 연장되는 경우, 활성 패턴 및 게이트 전극이 형성하는 트랜지스터는 핀펫(fin field effect transistor; FinFET)으로 지칭될 수 있다. 도 6a 내지 도 6c를 참조하여 후술되는 바와 같이, 본 개시의 예시적 실시예들은 핀펫(FinFET)을 포함하는 셀들을 주로 참조하여 설명될 것이나, 핀펫과 상이한 구조의 트랜지스터를 포함하는 셀들에도 적용될 수 있는 점은 이해될 것이다. 예를 들면, 활성 패턴은, Z축 방향으로 상호 이격되어 제1 방향으로 연장되는 복수의 나노시트들(nanosheets)을 포함할 수 있고, 복수의 나노시트들은 게이트 전극과 함께 MBCFET(multi-bridge channel FET)을 형성할 수 있다. 또한, P형 트랜지스터를 위한 나노시트들 및 N형 트랜지스터를 위한 나노시트들이 유전체 벽(dielectric wall)으로 분리됨으로써 N형 트랜지스터 및 P형 트랜지스터가 보다 근접한 구조를 가지는 ForkFET을 포함할 수도 있다. 또한, 셀은 소스/드레인 영역들이 채널 영역을 사이에 두고 Z축 방향으로 상호 이격되고, 게이트 전극이 채널 영역을 둘러싸는 구조를 가지는 VFET(vertical FET)을 포함할 수 도 있다. 또한, 셀은 CFET(complementary FET), NCFET(negative FET), CNT(carbon nanotube) FET 등과 같은 FET(field effect transistor)를 포함할 수도 있고, 양극성 접합(bipolar junction) 트랜지스터, 기타 3차원 트랜지스터를 포함할 수도 있다.

양의 공급 전압(VDD)을 제공하는 전원 라인 및 음의 공급 전원(VSS)을 제공하는 전원 라인은, 셀(C20)의 경계 상에서 제1 방향으로 연장될 수 있다. 양의 공급 전압(VDD)을 제공하는 전원 라인 및 음의 공급 전원(VSS)을 제공하는 전원 라인은 제1 배선층(M1)에 형성될 수 있다.

셀(C20)은 제2 축 방향으로 연장되는 셀 분리막(Diffusion Break)에 의해 인접하는 셀들과 분리될 수 있다. 즉, 셀(C20)의 경계는 셀 분리막으로 구분될 수 있다. 다만, 셀 분리막은 셀의 경계와 중첩되는 위치에 형성되지 않고, 셀(C20)의 내부에서 전류의 흐름을 차단하기 위한 위치에 형성될 수도 있다. 셀 분리막은 확산(diffusion) 영역을 분리할 수 있고, 절연체로 채워질 수 있다. 일부 실시예들에서, 셀 분리막은 상호 인접한 셀들 사이에서 활성 패턴, 예를 들어, 핀(fin)들을 분리할 수 도 있다.

도 5a를 참조하면, AO21은 제1 내지 3 입력 신호들(A0, A1, B) 및 출력 신호(Y)를 가질 수 있고, 4개의 NFET들 및 4개의 PFET들을 포함할 수 있다.

도 5a의 하부에 도시된 바와 같이, 셀(C20)은 외부로부터 입력 신호들(A0, A1, B0)을 수신하는 제1 내지 3 핀들(P1 내지 P3), 외부로 출력 신호(Y)를 출력하는 제4 핀(P4)을 포함할 수 있다. 셀(C20)은 내부 신호를 라우팅함으로써 제1 노드(N1)를 형성하는 제1 내부 연결 배선(IP1) 및 제2 노드(N2)를 형성하는 제2 내부 연결 배선(IP2)을 포함할 수 있다.

제1 내지 4 핀들(P1 내지 P4) 및 제1 및 2 내부 연결 배선들(IP1, IP2)은 제1 방향으로 연장되는 배선들이 형성되는 제1 배선층(M1)에 배치될 수 있다. 제1 내지 4 핀들(P1 내지 P4) 및 제1 및 2 내부 연결 배선들(IP1, IP2)은 제1 피치(mp) 만큼 상호 이격된 제1 내지 5 트랙들(TR1 내지 TR5) 중 적어도 하나의 트랙을 따라 정렬될 수 있다. 도 6a 내지 6c를 참조하여 후술되는 바와 같이, 입력 핀인 제1 내지 3 핀(P1 내지 P3)은 비아 및 컨택을 통해 게이트 전극과 전기적으로 연결될 수 있고, 출력 핀인 제4 핀(P4)은 비아 및 컨택을 통해 소스/드레인 영역과 전기적으로 연결될 수 있다.

제1 내지 4 핀들(P1 내지 P4)은 경계 규칙(enclosure rule)을 만족하는 배선 길이를 가질 수 있다. 예를 들어, 제4 핀(P4)은 비아(VB)의 모든 경계로부터 최소 경계 거리(dmin)만큼 연장된 길이를 가질 수 있다. 즉, 제4 핀(P4)은, 비아 너비(vw)와 최소 경계 거리(dmin)의 2배의 합에 대응하는 길이(L)를 가질 수 있다. 제4 핀(P4)을 기준으로 설명하였으나, 제4 핀(P4)에 대한 설명은 제1 내지 3 핀(P1 내지 P3)에도 적용될 수 있다.

도 5b는 본 개시의 예시적 실시 예에 따른 다양한 형태의 연결 배선을 설명하는 도면이다. 구체적으로, 도 5b의 상부는 경계 규칙을 만족하는 길이를 갖는 제1 내지 4 핀들(P1 내지 P4)을 포함하는 셀(C20)을 나타내고, 도 5b의 하부는 제1 내지 3 셀들(C20a, C20b, C20c)을 포함하는 집적 회로(3a)를 나타낸다. 셀(C20)은 도 5a의 셀(C20)과 동일한 구조를 가질 수 있으나, 설명의 편의를 위하여 간략하게 도시될 수 있고, 제1 내지 3 셀들(C20a, C20b, C20c)은 셀(C20)과 동일한 구조를 갖는 셀일 수 있다. 셀(C20)을 사용하여 배치 및 라우팅(Place & Routing; P&R) 동작이 수행되면 제1 내지 3 셀들(C20a 내지 C20c)을 포함하는 집적 회로(3a)가 형성될 수 있다.

배치 동작 시, 제1 내지 3 셀들(C20a 내지 C20c)은, 동일한 행에 배치될 수도 있고, 상이한 행에 배치될 수도 있다. 라우팅 동작 시, 제1 내지 3 셀(C20a 내지 C20c)은, 제1 내지 4 핀들(P1 내지 P4)이 다양한 방향으로 연장된 형태를 갖는 연결 배선들이 형성될 수 있다. 예를 들어, 제2 핀(P2)이 우측으로 연장된 형태를 갖는 연결 배선(PR2a), 제2 핀(P2)이 좌측 및 우측으로 연장된 형태를 갖는 연결 배선(PR2b) 및 제2 핀(P2)이 좌측으로 연장된 형태를 갖는 연결 배선(PR2c)이 형성될 수 있다. 실시 예는 이에 제한되지 않고, 핀은 상측 또는 하측으로 연장될 수도 있다. 도시되지 않았으나, 연결 배선들은 다른 셀에 포함되는 비아와 연결될 수 있다.

연결 배선은 설계 규칙에 따른 최소 길이 이상인 길이를 가질 수 있다. 본 개시의 예시적 실시 예에 따르면, 셀(C20)에 포함되는 핀들(P1 내지 P4)은 다양한 방향으로 연장될 수 있고, 배치 및 라우팅 동작을 통해 설계 규칙을 만족하는 연결 배선이 형성될 수 있다.

도 5c는 본 개시의 예시적 실시 예에 따른 연결 배선의 길이를 설명하는 도면이다. 구체적으로, 도 5c의 상부는 노멀 핀을 포함하는 셀(C10)을 이용하여 연결 배선의 길이를 설명하는 도면이고, 도 5c의 하부는 가변 핀을 포함하는 셀(C20)을 이용하여 연결 배선의 길이를 설명하는 도면이다. 노멀 핀은 설계 규칙에 따른 최소 길이 이상의 길이를 갖는 핀을 지칭할 수 있다. 가변 핀은 도 5a를 참조하여 전술된 바와 같이, 경계 규칙에 따른 최소 경계 거리를 기초로 결정되는 길이를 갖는 핀을 지칭할 수 있다. 셀(C10)과 셀(C20)은 동일한 기능을 수행하는 셀일 수 있다.

도 5c의 상부를 참조하면, 셀(C10)에 포함되는 노멀 핀들(P11 내지 P14)의 길이는 설계 규칙에 따른 최소 길이 이상일 수 있다. 셀(C10)과 동일한 구조를 갖는 셀들(C10a, C10b)에 대한 배치 및 라우팅 동작이 수행될 수 있고, 연결 배선(RP1)을 통해 셀(C10a)과 셀(C10b)이 상호 연결될 수 있다. 연결 배선(RP1)은 셀(C10a)의 제4 비아(V14a)와 셀(C10b)의 제2 비아(V12b)를 연결할 수 있다. 연결 배선(RP1)의 길이는 제1 길이(L1)일 수 있다. 설명의 편의를 위하여 연결 배선(RP1)만 도시되었으나, 다른 비아들과 연결되는 연결 배선들이 형성될 수 있음은 자명하다.

도 5c의 하부를 참조하면, 셀(C20)에 포함되는 가변 핀들(P11 내지 P14)의 길이는, 도 5a를 참조하여 전술된 바와 같이, 경계 규칙을 만족하는 길이일 수 있다. 셀(C20)과 동일한 구조를 갖는 셀들(C20a, C20b)에 대한 배치 및 라우팅 동작이 수행될 수 있고, 연결 배선(RP2)을 통해 셀(C20a)과 셀(C20b)이 상호 연결될 수 있다. 연결 배선(RP2)은 셀(C20a)의 제4 비아(V24a)와 셀(C20b)의 제2 비아(V22b)를 연결할 수 있다. 연결 배선(RP2)의 길이는 제2 길이(L2)일 수 있다. 제2 길이(L2)는 설계 규칙에 따른 최소 길이 이상일 수 있다. 설명의 편의를 위하여 연결 배선(RP2)만 도시되었으나, 다른 비아들과 연결되는 연결 배선들이 형성될 수 있음은 자명하다.

셀(C20)에 포함되는 가변 핀들(P21 내지 P24)은 설계 규칙에 따른 최소 길이보다 짧을 수 있다. 따라서, 배치 및 라우팅 동작 이후에 형성되는 연결 배선(RP2)의 제2 길이(L2)는 제1 길이보다 짧을 수 있다. 즉, 본 개시의 예시적 실시 예에 따르면, 가변 핀들(P21 내지 P24)이 셀(C20)에 포함됨으로써, 배치 및 라우팅 동작 후 연결 배선의 길이가 짧아질 수 있다. 따라서, 셀(C20)을 포함하는 집적 회로의 배선 저항이 낮아지고 집적 회로의 성능이 향상될 수 있다.

도 6a 내지 6c는 본 개시의 예시적 실시 예에 따른 셀의 구조의 예시들을 나타내는 단면도들이다. 구체적으로, 도 6a의 단면도는 도 5a의 X-X'을 따라 셀(C20)을 자른 단면을 나타내고, 도 6b의 단면도는 도 5a의 Y1-Y1'을 따라 셀(C20)을 자른 단면을 나타내고, 도 6c의 단면도는 도 5a의 Y2-Y2'을 따라 셀(C20)을 자른 단면을 나타낸다. 비록 도 6a 내지 도 6c에 도시되지 아니하였으나, 게이트 전극의 측면에 게이트 스페이서가 형성될 수 있고, 게이트 전극 및 게이트 스페이서 사이 그리고 게이트 전극의 하면 상에 게이트 유전막이 형성될 수 있다. 또한, 컨택 및/또는 비아의 표면에 베리어 막이 형성될 수 있다. 이하에서 도 6a 내지 도 6c는 도 5a를 참조하여 설명될 것이며, 도 6a 내지 도 6c에 대한 설명 중 상호 중복되는 내용은 생략될 것이다.

도 6a를 참조하면, 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있고, 비제한적인 예시로서 SiGe, SGOI(silicon germanium on insulator), InSb, PbTe 화합물, InAs, 인화물, GaAs 또는 GaSb 등을 포함할 수도 있다. 기판(10) 상에서 핀(F)이 X축 방향으로 연장될 수 있고, 핀(F)에서 제1 내지 제6 소스/드레인 영역(SD1 내지 SD6)이 형성될 수 있다. 핀(4) 상에서 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 및 제2 소스/드레인 영역(SD1, SD2)은 제1 게이트 전극(G1)과 트랜지스터, 즉 PFET(p-type field effect transistor)를 형성할 수 있고, 제2 및 제3 소스 드레인 영역(SD2, SD3)은 제2 게이트 전극(G2)과 PFET를 형성할 수 있고, 제3 및 제4 소스 드레인 영역(SD3, SD4)은 제3 게이트 전극(G3)과 PFET를 형성할 수 있고 제5 및 제6 소스 드레인 영역(SD5, SD6)은 제5 게이트 전극(G5)과 PFET를 형성할 수 있다.

제1 내지 제6 소스/드레인 컨택(CA1 내지 CA6)은 제2 층간 절연막(32)을 관통하여 제1 내지 제6 소스/드레인 영역(SD1 내지 SD6)과 연결될 수 있다. 일부 실시예들에서, 제1 내지 제6 소스/드레인 컨택(CA1 내지 CA6) 중 적어도 하나는, 제1 층간 절연막(31)을 관통하는 하부 소스/드레인 컨택 및 제2 층간 절연막(32)을 관통하는 상부 소스/드레인 컨택으로 형성될 수도 있다. 제1 게이트 컨택(CB1)은 제2 층간 절연막(32)을 관통하여 제1 게이트 전극(G1)에 연결될 수도 있다. 제1 게이트 비아(VB1)는 제3 층간 절연막(33)을 관통하여 제1 게이트 컨택(CB1)에 연결될 수 있고, 제1 배선층(M1)에 형성된 제1 핀(P1)에 연결될 수 있다. 도 4를 참조하여 전술된 바와 같이, 제1 핀(P1)의 길이(L)는, 게이트 비아(VB1)의 제1 방향의 너비(vw)와, 최소 경계 거리(dmin)의 2배의 합에 대응할 수 있다. 제1 게이트 비아(VB1)가 형성된 층은 제1 비아층으로 지칭될 수 있고, 제1 핀(P1)과 제4 층간 절연막(34)이 형성된 층은 제1 배선층(M1)으로 지칭될 수 있다.

도 6b를 참조하면, 제1 게이트 컨택(CB1)은 제2 층간 절연막(32)을 관통하여 제1 게이트 전극(G1)에 연결될 수 있고, 제1 게이트 비아(VB1)는 제3 층간 절연막(33)을 관통하여 제1 게이트 컨택(CB1) 및 제1 핀(P1)과 연결될 수 있다. 일부 실시예들에서, 도 5b에 도시된 바와 상이하게, 제1 게이트 컨택(CB1)이 생략될 수 있고, 제2 및 제3 층간 절연막(32, 33)을 관통하는 게이트 비아를 통해서 제1 핀(P1)은 제1 게이트 전극(G1)과 전기적으로 연결될 수 있다.

도 6b를 참조하면, 기판(10) 상에 필드 절연막(20)이 형성될 수 있다. 필드 절연막(20)은, 비제한적인 예시로서 SiO2, SiN, SiON, SiOCN 또는 이들 중 2이상의 조합을 포함할 수 있다. 일부 실시예들에서, 필드 절연막(20)은 도 5b에 도시된 바와 같이, 활성 패턴, 즉 핀의 측면들 중 일부를 둘러쌀 수 있다. 필드 절연막(20)을 관통하는 제1 내지 제4 핀(F1 내지 F4)과 Y축 방향으로 연장되는 제1 게이트 전극(G1)이 교차할 수 있다. 제1 게이트 전극(G1)은, 비제한적인 예시로서 Ti, Ta, W, Al, Co 또는 이들 중 2이상의 조합을 포함할 수도 있고, 금속이 아닌 Si 또는 SiGe 등을 포함할 수도 있다. 또한, 제1 게이트 전극(G1)은 2이상의 전도성 물질들이 적층되어 형성될 수도 있고, 예컨대 TiN, TaN, TiC, TaC, TiAlC 또는 이들 중 2이상의 조합을 포함하는 일함수 조절막, 및 W 또는 Al 등을 포함하는 필링 도전막을 포함할 수 있다.

도 6c를 참조하면, 필드 절연막(20) 상에 제1 내지 제4 층간 절연막(31 내지 34)이 형성될 수 있다. 제1 내지 제4 핀(F1 내지 F4)이 필드 절연막(20)에서 X축 방향으로 연장될 수 있고, 제1 내지 제4 핀(F1 내지 F4) 상에서 4개의 소스/드레인 영역들(SD1 내지 SD4)이 형성될 수 있다. 제2 핀(F2)과 제3 핀(F3) 사이에서 소자 분리막(ISO)이 X축 방향으로 연장될 수 있다.

제1 소스/드레인 컨택(CA1)은 제2 층간 절연막(32)을 관통하여 4개의 소스/드레인 영역들(SD1 내지 SD4)에 연결될 수 있고, 이에 따라 4개의 소스/드레인 영역들(SD1 내지 SD4)은 전기적으로 상호 연결될 수 있다. 제1 소스/드레인 비아(VA1)는 제3 층간 절연막(33)을 관통하여 제1 소스/드레인 컨택(CA1)에 연결될 수 있고, 제4 핀(P4)과 연결될 수 있다.

도 7a 및 도 7b는 본 개시의 예시적 실시 예에 따른 집적 회로를 설명하는 도면이다.

도 7a를 참조하면, 집적 회로(4a)는 제1 셀(C30a) 및 제2 셀(C30b)을 포함할 수 있다. 도 7a의 제1 셀(C30a) 및 제2 셀(C30b)은, 도 5의 셀(C20)과 동일한 구조를 가질 수 있으나, 설명의 편의를 위하여 간략하게 도시될 수 있다. 예를 들어, 제1 셀(C30a) 및 제2 셀(C30b)은, 도 5의 셀(C20)의 제1 내지 4 핀들(P1 내지 P4)과 연결된 비아들만 포함하는 것으로 도시될 수 있다. 구체적으로, 제1 셀(C30a)은 입력 신호를 전달받는 제1 내지 3 비아들(V1 내지 V3)을 포함할 수 있고, 출력 신호를 전달받는 제4 비아(V4)를 포함할 수 있다. 제2 셀(C30b)은 입력 신호를 전달받는 제5 내지 7 비아들(V5 내지 V7)을 포함할 수 있고, 출력 신호를 전달받는 제8 비아(V8)를 포함할 수 있다.

제1 셀(C30a)의 출력 신호를 전달하는 제4 비아(V4)는, 제2 셀(C30b)의 출력 신호를 전달하는 제6 비아(V6)와 제1 연결 배선(RP1)을 통해 연결될 수 있다. 제1 연결 배선(RP1)은 제1 배선층(M1)에 형성될 수 있다. 제1 배선층(M1)에는 제1 방향으로 연장되는 배선들이 형성될 수 있다. 제4 비아(V4)와 제6 비아(V6)는 제1 비아 거리(dvia1)만큼 이격될 수 있다. 제1 연결 배선(PR1)은 제1 길이(L1)를 가질 수 있다. 제1 길이(L1)가 설계 규칙에 따른 최소 길이(Lmin)보다 긴 경우, 제1 연결 배선(RP1)은, 제4 비아(V4)의 좌측으로부터 최소 경계 거리(dmin)만큼 연장되는 영역을 포함할 수 있고, 제6 비아(V6)의 우측으로부터 최소 경계 거리(dmin)만큼 연장되는 영역을 포함할 수 있다. 즉, 제1 길이(L1)는, 제1 비아 거리(dvia1), 제4 비아(V4)의 너비인 제1 너비(vw1), 제6 비아(V6)의 너비인 제2 너비(vw2) 및 최소 경계 거리(dmin)의 2배의 합에 대응하는 값을 가질 수 있다. 제1 연결 배선(RP1)은 설계 규칙을 만족하는 최단 길이를 가질 수 있으므로, 집적 회로(4a)의 성능이 향상될 수 있다.

도 7b를 참조하면, 집적 회로(4b)는 제1 셀(C30a) 및 제2 셀(C30b)을 포함할 수 있다. 도 7b의 제1 셀(C30a) 및 제2 셀(C30b)은, 도 5의 셀(C20)과 동일한 구조를 가질 수 있으나, 설명의 편의를 위하여 간략하게 도시될 수 있다. 예를 들어, 제1 셀(C30a) 및 제2 셀(C30b)은, 도 5의 셀(C20)의 제1 내지 4 핀들(P1 내지 P4)과 연결된 비아들만 포함하는 것으로 도시될 수 있다. 구체적으로, 제1 셀(C30a)은 입력 신호를 전달받는 제1 내지 3 비아들(V1 내지 V3)을 포함할 수 있고, 출력 신호를 전달받는 제4 비아(V4)를 포함할 수 있다. 제2 셀(C30b)은 입력 신호를 전달받는 제5 내지 7 비아들(V5 내지 V7)을 포함할 수 있고, 출력 신호를 전달받는 제8 비아(V8)를 포함할 수 있다.

제1 셀(C30a)의 출력 신호를 전달하는 제4 비아(V4)는, 제2 셀(C30b)의 출력 신호를 전달하는 제6 비아(V6)와 제2 연결 배선(RP2)을 통해 연결될 수 있다. 제2 연결 배선(RP2)은 제1 배선층(M1)에 형성될 수 있다. 제1 배선층(M1)에는 제1 방향으로 연장되는 배선들이 형성될 수 있다. 제4 비아(V4)와 제6 비아(V6)는 제2 비아 거리(dvia2)만큼 이격될 수 있다. 제2 비아 거리(dvia2)는 도 7a를 참조하여 전술된 제1 비아 거리(dvia)보다 짧을 수 있다. 제2 연결 배선(RP2)은 제2 길이(L2)를 가질 수 있다. 제2 길이(L2)는 설계 규칙에 따른 최소 길이(Lmin)와 동일할 수 있다. 제2 연결 배선(RP2)은, 제4 비아(V4)의 좌측으로부터 제1 거리(d1)만큼 연장되는 영역을 포함할 수 있고, 제6 비아(V6)의 우측으로부터 제2 거리(d2)만큼 연장되는 영역을 포함할 수 있다. 즉, 제2 길이(L2)는, 제2 비아 거리(dvia2), 제1 너비(vw1), 제2 너비(vw2), 제1 거리(d1) 및 제2 거리(d2)의 합에 대응하는 값을 가질 수 있다. 제1 거리(d1) 및 제2 거리(d2) 중 적어도 하나는, 경계 최소 거리(dmin)보다 길 수 있다. 제2 연결 배선(RP2)은 설계 규칙을 만족하는 최단 길이를 가질 수 있으므로, 집적 회로(4b)의 성능이 향상될 수 있다.

도 7a 및 7b를 참조하여 전술된 바와 같이, 연결되는 비아들 간의 거리에 따라 연결 배선의 길이는 달라질 수 있다. 도 6a에 도시된 바와 같이, 제4 비아(V4)와 제6 비아(V6)가 제1 비아 거리(dvia1)만큼 이격된 경우, 제1 연결 배선(RP1)의 제1 길이(L1)는, 제1 비아 거리(dvia1), 제4 비아(V4)의 너비인 제1 너비(vw1), 제6 비아(V6)의 너비인 제2 너비(vw2) 및 최소 경계 거리(dmin)의 2배의 합에 대응하는 값을 가질 수 있다. 도 6b에 도시된 바와 같이, 제4 비아(v4)와 제6 비아(V6)가 제2 비아 거리(dvia2)만큼 이격된 경우, 제2 연결 배선(RP2)의 제2 길이(L2)는, 제2 비아 거리(dvia2), 제1 너비(vw1), 제2 너비(vw2), 제1 거리(d1) 및 제2 거리(d2)의 합에 대응하는 값을 가질 수 있다. 제2 길이(L2)는 최소 길이(Lmin)와 동일할 수 있다.

즉, 집적 회로(4a, 4b) 내에서 비아들을 연결하는 연결 배선의 길이는, 설계 규칙에 따른 배선의 최소 거리(Lmin)와 동일하거나, 연결되는 비아들 간의 거리, 연결되는 두 비아의 너비들의 합, 최소 경계 거리(dmin)의 2배의 합과 동일할 수 있다. 연결되는 비아들 간의 거리 및 연결되는 두 비아의 너비들의 합은 비아의 위치 및 구조에 따라 결정되는 것이고, 최소 거리(Lmin) 및 최소 경계 거리(dmin)는 설계 규칙에 의해 정의될 수 있으므로, 집적 회로(4a, 4b) 내의 연결 배선의 길이는 최단 길이로 형성될 수 있다.

도 8은 본 개시의 예시적 실시 예에 따른 셀을 설명하는 레이아웃이다. 구체적으로, 도 8의 상부는 3개의 입력 신호를 수신하는 AND3의 회로도를 나타내고, 도 8의 하부는 AND3에 대응하는 셀(C40)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 개략적으로 나타낸다.

도 8을 참조하면, AND3는 제1 내지 3 입력 신호들(A, B, C) 및 출력 신호(Y)를 가질 수 있고, 4개의 NFET들 및 4개의 PFET들을 포함할 수 있다.

도 8의 하부에 도시된 바와 같이, 셀(C40)은 외부로부터 입력 신호들(A, B, C)을 수신하는 제1 내지 3 핀들(P1 내지 P3), 외부로 출력 신호(Y)를 출력하는 제4 핀(P4)을 포함할 수 있다. 셀(C40)은 내부 신호를 라우팅함으로써 제3 노드(N3)를 형성하는 제3 내부 배선(IP3)을 포함할 수 있다.

제2, 3, 4 핀들(P2, P3, P4)은 외부 셀의 입/출력 핀과 연결되는 경우 제1 배선층(M1)에 형성되고 제1 방향으로 연장될 수 있다. 제2, 3, 4 핀들(P2, P3, P4)은 도 5를 참조하여 전술된 제4 핀(P4)과 같이, 경계 규칙을 만족하는 길이를 가질 수 있고, 셀(C40) 내에 형성될 수 있다.

제1 핀(P1)은 외부 셀의 입/출력 핀과 연결되는 경우 제2 배선층(M2)에 형성되고 제2 방향으로 연장될 수 있다. 다른 핀들과 마찬가지로, 제1 핀(P1) 또한 경계 규칙을 만족하는 길이를 가질 수 있다. 구체적으로, 제1 핀(P1)은, 비아 너비(vw)와 최소 경계 거리(dmin)의 2배의 합에 대응하는 길이(L)를 가질 수 있다.

도 9a 및 도 9b는 본 개시의 예시적 실시 예에 따른 집적 회로를 설명하는 도면이다.

도 9a를 참조하면, 집적 회로(5a)는 제1 셀(C40a) 및 제2 셀(C40b)을 포함할 수 있다. 제1 셀(C40a)은 제1 행(R1)에 배치될 수 있고, 제2 셀(C40b)은 제3 행(R3)에 배치될 수 있다. 도 9a의 제1 셀(C40a) 및 제2 셀(C40b)은, 도 8의 셀(C40)과 동일한 구조를 가질 수 있으나, 설명의 편의를 위하여 간략하게 도시될 수 있다. 예를 들어, 제1 셀(40a) 및 제2 셀(C40b)은, 도 8의 셀(C40)의 제 1 내지 4 핀들(P1 내지 P4)과 연결된 비아들만 포함하는 것으로 도시될 수 있다. 구체적으로, 제1 셀(C40a)은 입력 신호를 전달받는 제1 내지 3 비아들(V1 내지 V3)을 포함할 수 있고, 출력 신호(Y)를 전달받는 제4 비아(V4)를 포함할 수 있다. 제2 셀(C40b)은 입력 신호를 전달받는 제5 내지 7 비아들(V5 내지 V7)을 포함할 수 있고, 출력 신호(Y)를 전달받는 제8 비아(V8)를 포함할 수 있다. 설명의 편의를 위하여, 제1 비아(V1)와 제5 비아(V5) 간의 연결 배선만을 도시하였으나, 실시 예는 이에 제한되지 않는다.

제1 셀(C40a)의 입력 신호를 전달하는 제1 비아(V1)는, 제2 셀(C40b)의 출력 신호를 전달하는 제5 비아(V5)와 제1 연결 배선(RP1)을 통해 연결될 수 있다. 제1 연결 배선(RP1)은 제2 배선층(M2)에 형성될 수 있다. 제2 배선층(M2)에는 제2 방향으로 연장되는 배선들이 형성될 수 있다. 제1 비아(V1)와 제5 비아(V5)는 제1 비아 거리(dvia1)만큼 이격될 수 있다. 제1 연결 배선(RP1)은 제1 길이(L1)를 가질 수 있다. 제1 길이(L1)가 설계 규칙에 따른 최소 길이(Lmin)보다 긴 경우, 제1 연결 배선(RP1)은, 제1 비아(V1)의 상측으로부터 최소 경계 거리(dmin)만큼 연장되는 영역을 포함할 수 있고, 제5 비아(V6)의 하측으로부터 최소 경계 거리(dmin)만큼 연장되는 영역을 포함할 수 있다. 즉, 제1 길이(L1)는, 제1 비아 거리(dvia1), 제1 비아(V1)의 너비인 제1 너비(vw1), 제5 비아(V5)의 너비인 제2 너비(vw2) 및 최소 경계 거리(dmin)의 2배의 합에 대응하는 값을 가질 수 있다. 결과적으로, 제1 연결 배선(RP1)은 설계 규칙을 만족하는 최단 길이를 가질 수 있으므로, 집적 회로(5a)의 성능이 향상될 수 있다.

도 9b를 참조하면, 집적 회로(5b)는 제1 셀(C40a) 및 제2 셀(C40b)을 포함할 수 있다. 제1 셀(C40a)은 제1 행(R1)에 배치될 수 있고, 제2 셀(C40b)은 제2 행(R2)에 배치될 수 있다. 도 9b의 제1 셀(C40a) 및 제2 셀(C40b)은, 도 5의 셀(C20)과 동일한 구조를 가질 수 있으나, 설명의 편의를 위하여 간략하게 도시될 수 있다.

제1 셀(C40a)의 입력 신호를 전달하는 제1 비아(V1)는, 제2 셀(C40b)의 입력 신호를 전달하는 제5 비아(V5)와 제2 연결 배선(RP2)을 통해 연결될 수 있다. 제2 연결 배선(RP2)은 제2 배선층(M2)에 형성될 수 있다. 제2 배선층(M2)에는 제2 방향으로 연장되는 배선들이 형성될 수 있다. 제1 비아(V1)와 제5 비아(V5)는 제2 비아 거리(dvia2)만큼 이격될 수 있다. 제2 비아 거리(dvia2)는 도 9a를 참조하여 전술된 제1 비아 거리(dvia)보다 짧을 수 있다. 제2 연결 배선(RP2)은 제2 길이(L2)를 가질 수 있다. 제2 길이(L2)는 설계 규칙에 따른 최소 길이(Lmin)와 동일할 수 있다. 제2 연결 배선(RP2)은, 제1 비아(V1)의 상측으로부터 제1 거리(d1)만큼 연장되는 영역을 포함할 수 있고, 제5 비아(V5)의 하측으로부터 제2 거리(d2)만큼 연장되는 영역을 포함할 수 있다. 즉, 제2 길이(L2)는, 제2 비아 거리(dvia2), 제1 너비(vw1), 제2 너비(vw2), 제1 거리(d1) 및 제2 거리(d2)의 합에 대응하는 값을 가질 수 있다. 제1 거리(d1) 및 제2 거리(d2) 중 적어도 하나는, 경계 최소 거리(dmin)보다 길 수 있다. 제2 연결 배선(RP2)은 설계 규칙을 만족하는 최단 길이를 가질 수 있으므로, 집적 회로(5b)의 성능이 향상될 수 있다.

도 10은 본 개시의 예시적 실시예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다. 셀 라이브러리(또는 표준 셀 라이브러리)(D12)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 10에 도시된 바와 같이, 셀 라이브러리(D12)는 경계 규칙을 만족하는 입력핀 또는 출력 핀을 포함하는 셀의 레이아웃을 정의하는 데이터(D12_1, D12-2 등)을 포함할 수 있다. 예를 들면, 제1 데이터(D12_1)는 도 5의 셀(C20)과 같이 제1 방향으로 연장되고 경계 규칙을 만족하는 핀을 포함하는 제1 셀의 레이아웃을 정의할 수 있고, 제2 데이터(D12_2)는 도 8의 셀(C40)과 같이 제2 방향으로 연장되고 경계 규칙을 만족하는 핀을 포함하는 제2 셀의 레이아웃을 정의할 수 있다.

단계 S10에서, RTL 데이터(D11)로부터 네트리스트 데이터(D13)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 셀 라이브러리(D12)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D13)를 생성할 수 있다. 셀 라이브러리(D12)는 표준 셀의 높이, 표준 셀이 포함하는 핀의 개수, 표준 셀에 대응되는 트랙의 개수 등의 정보를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 제1 셀 및 제2 셀이 집적 회로(IC)에 포함될 수 있다.

단계 S20에서, 네트리스트 데이터(D13)로부터 레이아웃 데이터(D14)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 도 10에 도시된 바와 같이, 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23)을 포함할 수 있다.

단계 S21에서, 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D13)로부터 셀 라이브러리(D12)를 참조하여 복수의 셀들을 배치할 수 있다. 전술된 바와 같이, 반도체 설계 툴은 제1 셀 및 제2 셀을 배치할 수 있다. 제1 셀 및 제2 셀이 포함하는 입력핀 또는 출력핀은, 연결되는 비아의 경계로부터 최소 경계 거리(dmin)만큼 연장되는 길이를 가질 수 있다.

단계 S22에서, 상호연결(interconnection)들을 생성하는 동작이 수행될 수 있다. 상호연결은 셀의 출력 핀 및 입력 핀을 전기적으로 연결할 수 있고, 예컨대 적어도 하나의 비아 및 적어도 하나의 연결 배선을 포함할 수 있다. 단계 S22에서, 설계 규칙에 따른 최소 길이 이상의 길이를 갖는 연결 배선들이 형성될 수 있다. 예를 들어, 도 7a, 7b, 9a, 9b를 참조하여 전술된 바와 같이, 연결 배선의 길이는, 설계 규칙에 따른 최소 길이(Lmin)와 동일하거나, 연결되는 비아들 간의 거리, 연결되는 두 비아의 너비들의 합 및 최소 경계 거리(dmin)의 2배를 더한 값과 동일할 수 있다.

단계 S23에서, 레이아웃 데이터(D14)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D14)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.

단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D74)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.

단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D74)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.

단계 S50에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 도 10에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다.

단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.

단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.

도 11은 본 개시의 예시적 실시예에 따른 집적 회로의 설계 방법의 예시를 나타내는 순서도이다. 도 11의 방법은 일련의 명령어들을 실행하는 적어도 하나의 프로세서를 포함하는 컴퓨팅 시스템(예컨대, 도 13의 130)에 의해서 수행될 수 있다. 도 11에 도시된 바와 같이, 집적 회로를 설계하는 방법은 단계 S220, 단계 S240 및 단계 S260을 포함할 수 있다.

단계 S220에서, 입력 데이터를 획득하는 동작이 수행될 수 있다. 입력 데이터는 집적 회로를 정의하는 데이터를 지칭할 수 있고, 예컨대 도 10을 참조하여 전술된 네트리스트를 포함할 수 있다. 네트리스트는 집적 회로에 포함되는 셀들 및 연결들에 대한 정보를 포함할 수 있다.

단계 S240에서, 셀 라이브러리(D15)에 기초하여 배치 및 라우팅(place and routing; P&R)이 수행될 수 있다. 단계 S240은 복수의 단계들(S241, S242)을 포함할 수 있다. 단계 S241에서, 제1 셀 및 제2 셀을 포함하는 복수의 셀들을 제1 방향으로 연장되는 복수의 행들에 배치하는 동작이 수행될 수 있다. 일부 실시예들에서, 제1 셀은 제1 방향으로 연장되는 배선들이 형성되는 제1 배선층(M1)에 위치하고, 최소 경계 거리(dmin)의 2배 및 제1 방향의 비아 너비(vw)의 합에 대응하는 길이를 갖는 입력 핀 또는 출력 핀을 포함할 수 있다. 일부 실시예들에서, 제2 셀은 제2 방향으로 연장되는 배선들이 형성되는 제2 배선층(M2)에 위치하고, 최소 경계 거리(dmin)의 2배 및 제2 방향의 비아 너비(vw)의 합에 대응하는 길이를 갖는 입력 핀 또는 출력 핀을 포함할 수 있다.

단계 242에서, 설계 규칙을 만족하는 최단 길이를 갖는 연결 배선을 사용하여 복수의 셀들을 연결할 수 있다. 구체적으로, 도 7a를 참조하여 전술된 바와 같이, 최소 경계 거리(dmin)의 2배, 제1 비아 너비(vw1), 제2 비아 너비(vw2) 및 비아 거리(dvia1)의 합인 제1 길이(L1)가 최소 길이(Lmin)보다 긴 경우, 설계 규칙을 만족하는 최단 길이는 제1 길이(L1)일 수 있다. 도 7b를 참조하여 전술된 바와 같이, 최소 경계 거리(dmin)의 2배, 제1 비아 너비(vw1), 제2 비아 너비(vw2) 및 비아 거리(dvia1)의 합인 제1 길이(L1)가 최소 길이(Lmin)보다 짧거나 같은 경우, 설계 규칙을 만족하는 최단 길이는 최소 길이(Lmin)일 수 있다.

단계 S260에서, 출력 데이터를 생성하는 동작이 수행될 수 있다. 출력 데이터는 집적 회로의 레이아웃을 정의하는 데이터를 지칭할 수 있고, 예컨대 도 11를 참조하여 전술된 레이아웃 데이터(D14)를 포함할 수 있다. 출력 데이터는 최단 길이를 갖는 연결 배선들을 포함하는 집적 회로의 레이아웃을 정의할 수 있다.

도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다. SoC(120)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(120)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따라 최단 길이를 갖는 연결 배선들이 SoC(120)의 각 기능 블록들에 포함될 수 있고, 이에 따라 디자인 룰 위반을 방지하고 배선 저항이 감소됨으로써 성능이 향상된 SoC(120)가 달성될 수 있다.

도 12를 참조하면, SoC(120)는 모뎀(122), 디스플레이 컨트롤러(123), 메모리(124), 외부 메모리 컨트롤러(125), CPU(central processing unit)(126), 트랜잭션 유닛(127), PMIC(128) 및 GPU(graphic processing unit)(129)을 포함할 수 있고, SoC(120)의 각 기능 블록들은 시스템 버스(121)를 통해서 서로 통신할 수 있다.

SoC(120)의 동작을 전반적으로 제어할 수 있는 CPU(126)는 다른 기능 블록들(122, 123, 124, 125, 127, 128, 129)의 동작을 제어할 수 있다. 모뎀(122)은 SoC(120) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(120) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(125)는 SoC(120)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(125)의 제어 하에서 CPU(126) 또는 GPU(129)에 제공될 수 있다. GPU(129)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(129)는 외부 메모리 컨트롤러(125)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(129)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(125)를 통해서 SoC(120) 외부로 전송할 수도 있다. 트랜잭션 유닛(127)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(128)는 트랜잭션 유닛(127)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(123)는 SoC(120) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(120) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.

메모리(124)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.

도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 제조하기 위한 방법(예컨대, 도 10의 방법)에 포함되는 단계들, 집적 회로를 설계하는 방법(예컨대, 도 11의 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(130)에서 수행될 수 있다.

컴퓨팅 시스템(130)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 13에 도시된 바와 같이, 컴퓨팅 시스템(130)은 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(random access memory)(134), ROM(read only memory)(135) 및 저장 장치(136)를 포함할 수 있다. 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(134), ROM(135) 및 저장 장치(136)는 버스(137)에 연결될 수 있고, 버스(137)를 통해서 서로 통신할 수 있다.

프로세서(131)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(131)는 버스(137)를 통해서 메모리, 즉 RAM(134) 또는 ROM(135)에 액세스할 수 있고, RAM(134) 또는 ROM(135)에 저장된 명령어들을 실행할 수 있다.

RAM(134)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(134_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(134_1)은 프로세서(131)로 하여금, 집적 회로를 제조하기 위한 방법(예컨대, 도 10의 방법)에 포함되는 단계들 및 집적 회로를 설계하는 방법(예컨대, 도 11의 방법)에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(134_1)은 프로세서(131)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(134_1)에 포함된 복수의 명령어들은 프로세서(131)로 하여금, 예컨대 도 10 및 도 11을 참조하여 전술된 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.

저장 장치(136)는 컴퓨팅 시스템(130)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(136)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(136)는 컴퓨팅 시스템(130)으로부터 탈착 가능할 수도 있다. 저장 장치(136)는 본 개시의 예시적 실시예에 따른 프로그램(134_1)을 저장할 수도 있으며, 프로그램(134_1)이 프로세서(131)에 의해서 실행되기 이전에 저장 장치(136)로부터 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 다르게는, 저장 장치(136)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 또한, 도 13에 도시된 바와 같이, 저장 장치(136)는 데이터베이스(136_1)를 저장할 수 있고, 데이터베이스(136_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 11의 표준 셀 라이브러리(D12)를 포함할 수 있다.

저장 장치(136)는 프로세서(131)에 의해서 처리될 데이터 또는 프로세서(131)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(131)는 프로그램(134_1)에 따라, 저장 장치(136)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(136)에 저장할 수도 있다. 예를 들면, 저장 장치(136)는, 도 10의 RTL 데이터(D11), 네트리스트 데이터(D13) 및/또는 레이아웃 데이터(D14)를 저장할 수 있다.

입출력 장치들(132)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(132)을 통해서, 프로세서(131)에 의해 프로그램(134_1)의 실행을 트리거할 수도 있고, 도 10의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D13)를 입력할 수도 있으며, 도 10의 레이아웃 데이터(D14)를 확인할 수도 있다.

네트워크 인터페이스(133)는 컴퓨팅 시스템(130) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

1. 제1 방향으로 연장되는 제1 행에 배치되고 제1 기능을 수행하는 제1 셀;
   상기 제1 행에 배치되고 제2 기능을 수행하는 제2 셀;
   상기 제1 방향으로 연장되는 제2 행에 배치되고 상기 제1 기능을 수행하는 제3 셀;
   상기 제2 행에 배치되고 상기 제2 기능을 수행하는 제4 셀;
   상기 제1 셀에 포함되는 제1 비아와, 상기 제2 셀에 포함되는 제2 비아를 연결하는 제1 연결 배선; 및
   상기 제3 셀에 포함되는 제3 비아와, 상기 제4 셀에 포함되는 제4 비아를 연결하는 제2 연결 배선을 포함하고,
   상기 제1 연결 배선의 길이와 상기 제2 연결 배선의 길이는 상이한 것을 특징으로 하는 집적 회로.
2. 제1항에 있어서,
   상기 제1 연결 배선의 길이는,
   경계 규칙(enclosure rule)에 따른 최소 경계 거리의 2배와, 상기 제1 비아와 상기 제2 비아 간의 거리의 합에 대응하는 것을 특징으로 하는 집적 회로.
3. 제2항에 있어서,
   상기 제2 연결 배선의 길이는,
   설계 규칙에 따른 배선의 최소 길이에 대응하는 것을 특징으로 하는 집적 회로.
4. 제3항에 있어서,
   상기 제2 연결 배선의 길이는,
   경계 규칙(enclosure rule)에 따른 최소 경계 거리의 2배와, 상기 제3 비아와 상기 제4 비아 간의 거리의 합은, 상기 최소 길이보다 짧은 것을 특징으로 하는 집적 회로.
5. 제1항에 있어서,
   상기 제1 방향으로 연장되는 제3 행에 배치되고 제3 기능을 수행하는 제5 셀;
   상기 제1 방향으로 연장되는 제4 행에 배치되고 제4 기능을 수행하는 제6 셀;
   상기 제3 행에 배치되고 상기 제3 기능을 수행하는 제7 셀;
   상기 제4 행에 배치되고 상기 제4 기능을 수행하는 제8 셀;
   상기 제5 셀에 포함되는 제5 비아와, 상기 제6 셀에 포함되는 제6 비아를 연결하고, 상기 제1 방향과 수직한 제2 방향으로 연장되는 제3 연결 배선; 및
   상기 제7 셀에 포함되는 제7 비아와, 상기 제8 셀에 포함되는 제8 비아를 연결하고, 상기 제2 방향으로 연장되는 제4 연결 배선을 포함하고,
   상기 제3 연결 배선의 길이와 상기 제4 연결 배선의 길이는 상이한 것을 특징으로 하는 집적 회로.
6. 제5항에 있어서,
   상기 제3 연결 배선의 길이는,
   경계 규칙(enclosure rule)에 따른 최소 경계 거리의 2배와, 상기 제5 비아와 상기 제6 비아 간의 거리의 합에 대응하는 것을 특징으로 하는 집적 회로.
7. 제6항에 있어서,
   상기 제4 연결 배선의 길이는,
   설계 규칙에 따른 배선의 최소 길이에 대응하는 것을 특징으로 하는 집적 회로.
8. 제1 비아를 포함하는 제1 셀;
   제2 비아를 포함하는 제2 셀; 및
   제1 방향으로 연장되고 상기 제1 비아 및 상기 제2 비아를 연결하는 연결 배선을 포함하고,
   상기 연결 배선의 길이는,
   상기 제1 비아 및 제2 비아 간의 비아 거리, 상기 제1 비아 및 상기 제2 비아의 경계로부터 확장된 영역을 나타내는 최소 경계 거리(minimum enclosure distance)를 기초로 하는 제1 길이와, 설계 규칙에 따른 최소 길이인 제2 길이 중 하나인 것을 특징으로 하는 집적 회로.
9. 제8항에 있어서,
   상기 제1 길이는,
   상기 최소 경계 거리의 2배와, 상기 비아 거리의 합에 대응하는 것을 특징으로 하는 집적 회로.
10. 집적 회로를 정의하는 입력 데이터에 기초하여, 경계 규칙(enclosure rule)에 따른 최소 경계 거리(minimum enclosure distance) 및 제1 비아의 너비를 기초로 결정되는 길이를 갖는 제1 핀을 포함하는 제1 셀을 배치하는 단계;
    상기 입력 데이터에 기초하여, 상기 최소 경계 거리 및 제2 비아의 너비를 기초로 결정되는 길이를 갖는 제2 핀을 포함하는 제2 셀을 배치하는 단계;
    설계 규칙을 만족하는 최단 길이를 갖는 연결 배선을 사용하여 상기 제1 핀 및 상기 제2 핀을 연결하는 단계; 및
    상기 집적 회로의 레이아웃을 정의하는 출력 데이터를 생성하는 단계를 포함하고,
    상기 최단 길이는,
    상기 제1 비아 및 제2 비아 간의 비아 거리, 상기 최소 경계 거리를 기초로 하는 제1 길이와, 상기 설계 규칙에 따라 설정되는 배선의 최소 길이인 제2 길이 중 하나인 것을 특징으로 하는 집적 회로를 설계하는 방법.

Images