CN118057611A - 包括标准单元的集成电路及制造该集成电路的方法 - Google Patents

Abstract

提供了一种集成电路，包括：第一单元和第二单元，设置在沿第一水平方向延伸的第一行和第二行中；第一电力线，在电力线层中沿第一行和第二行之间的边界在第一水平方向上延伸；第一接触部，在与第一水平方向交叉的第二水平方向上从第一单元向第二单元延伸；以及第一向下过孔，在竖直方向上从第一接触部的底表面向第一电力线的顶表面延伸。

Description

包括标准单元的集成电路及制造该集成电路的方法

相关申请的交叉引用

本申请基于并要求于2022年11月18日在韩国知识产权局递交的韩国专利申请No.10-2022-0155661、以及于2023年3月14日在韩国知识产权局递交的韩国专利申请No.10-2023-0033463的优先权，所述申请的全部公开内容通过引用合并于此。

技术领域

本公开涉及一种集成电路，并且更具体地，涉及一种包括标准单元的集成电路及设计该集成电路的方法。

背景技术

用于处理数字信号的集成电路可以包括标准单元，并且每个标准单元可以具有独有的功能和结构。由于半导体工艺的发展，标准单元的尺寸可以减小，并且因此，用于向标准单元供电的布线可能是困难的。

发明内容

本公开提供了一种集成电路及设计该集成电路的方法，该集成电路提供减小的面积和改进的电力输送网络。

根据本公开的一方面，提供了一种集成电路，包括：第一单元，设置在沿第一水平方向延伸的第一行中；第二单元，设置在沿第一水平方向延伸的第二行中，第一行和第二行彼此相邻；第一电力线，在电力线层中沿第一行和第二行之间的第一边界在第一水平方向上延伸，第一电力线被配置为接收第一电源电压；第一接触部，在与第一水平方向相交的第二水平方向上从第一单元向第二单元延伸；以及第一过孔，在竖直方向上从第一接触部的底表面向第一电力线的顶表面延伸。

根据本公开的另一方面，提供了一种集成电路，包括：第一电力线，在电力线层中沿第一水平方向延伸，该第一电力线被配置为接收第一电源电压；多个第一接触部，该多个第一接触部中的每个第一接触部在与第一水平方向相交的第二水平方向上延伸，并且连接到在第二水平方向上彼此相邻的第一源/漏区和第二源/漏区；以及多个第一过孔，分别在竖直方向上从多个第一接触部的底表面向第一电力线的顶表面延伸，其中，多个第一接触部在第一水平方向上以相等的间隔布置。

根据本公开的另一方面，提供了一种制造集成电路的方法，该方法包括：获得包括关于集成电路的第一信息的第一输入数据，该集成电路包括多个标准单元；在电力线层中布置沿第一水平方向延伸的多条电力线；设置多个虚拟接触部，每个虚拟接触部在与第一水平方向相交的第二水平方向上延伸，并且与多条电力线之一重叠；基于多个虚拟接触部来布置多个标准单元；以及生成包括布局的第二信息的输出数据，该布局包括多个标准单元，其中，布置多个标准单元包括：将多个标准单元之中的第一标准单元的第一晶体管的第一源区布置为与多个虚拟接触部之中的第一虚拟接触部重叠。

附图说明

根据以下结合附图进行的详细描述，将更清楚地理解实施例，在附图中：

图1A和图1B是示出了根据示例实施例的集成电路的布局的图；

图2A、图2B、图2C和图2D是示出了根据示例实施例的器件的示例的图；

图3是示出了根据示例实施例的集成电路的布局的平面图；

图4A和图4B是示出了根据示例实施例的集成电路的截面的示例的截面图；

图5A和图5B是示出了根据示例实施例的集成电路的布局的图；

图6A和图6B是示出了根据示例实施例的集成电路的布局的图；

图7A和图7B是示出了根据示例实施例的集成电路的截面的示例的截面图；

图8是示出了根据示例实施例的用于制造集成电路的方法的流程图；

图9是示出了根据示例实施例的用于制造集成电路的方法的流程图；

图10是示出了根据示例实施例的制造集成电路的方法的流程图；

图11是示出了根据示例实施例的制造集成电路的方法的流程图；

图12是示出了根据示例实施例的集成电路的布局的图；

图13是示出了根据示例实施例的集成电路的布局的图；

图14是示出了根据示例实施例的集成电路的布局的图；

图15是示出了根据示例实施例的制造集成电路的方法的流程图、以及示出了布局的示例的图；

图16是示出了根据示例实施例的制造集成电路的方法的流程图；

图17A和图17B是示出了根据示例实施例的制造集成电路的方法的流程图；

图18是示出了根据示例实施例的片上系统的框图；以及

图19是示出了根据示例实施例的包括存储程序的存储器的计算系统的框图。

具体实施方式

下面将以使本领域普通技术人员容易实现本发明的程度详细并清楚地描述本公开的实施例。提供以下详细描述以帮助读者获得对本文中描述的方法、装置和/或系统的全面理解。然而，在理解了本申请的公开之后，本文中描述的方法、装置和/或系统的各种改变、修改和等同物将是显而易见的。例如，本文中描述的操作序列仅仅是示例，并且不限于在本文中阐述的那些操作序列，而是可以在理解本申请的公开之后明显改变，除了必须以特定顺序发生的操作之外。此外，为了更加清楚和简洁，可以省略对在理解本申请的公开之后已知的特征的描述。

本文描述的特征可以以不同形式来实施，并且不应被解释为限于本文中描述的示例。相反，提供本文中描述的示例仅仅是为了说明实现本文中描述的方法、装置和/或系统的许多可行方式中的一些，在理解本申请的公开之后这些方式将是显而易见的。

贯穿说明书，当组件被描述为“连接到”或“耦接到”另一组件时，它可以直接“连接到”或“耦接到”该另一组件，或者可以存在介于其间的一个或多个其他组件。相反，当元件被描述为“直接连接到”或“直接耦接到”另一元件时，可以不存在介于其间的其他元件。同样，也应以相同的方式来解释例如“在……之间”和“直接在……之间”以及“与……相邻”和“与……紧邻”的类似表述。如本文中所使用的，术语“和/或”包括关联列出的项目中的任何一个和任何两个或更多个的任何组合。

尽管本文中可以使用诸如“第一”、“第二”和“第三”之类的术语来描述各种构件、组件、区域、层或部分，但是这些构件、组件、区域、层或部分不应被这些术语限制。相反，这些术语仅用于将一个构件、组件、区域、层或部分与另一构件、组件、区域、层或部分加以区分。因此，在不脱离示例的教导的情况下，本文中描述的示例中提及的第一构件、组件、区域、层或部分也可以称为第二构件、组件、区域、层或部分。

本文中使用的术语仅用于描述各种示例，而不用于限制本公开。除非上下文另外明确指示，否则冠词“一”、“一个”和“该”还旨在包括复数形式。术语“包含”、“包括”和“具有”表示存在所阐述的特征、数量、操作、构件、元件和/或其组合，但并不排除存在或添加一个或多个其他特征、数量、操作、构件、元件和/或其组合。

除非另外定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常所理解并且基于对本申请的公开的理解的含义相同的含义。诸如在常用词典中定义的术语应被解释为具有与其在相关技术和本申请的公开的上下文中的含义一致的含义，而不应被解释为理想的或过于正式的含义，除非本文中明确如此定义。在本文中，关于示例或实施例(例如，关于示例或实施例可以包括或实现什么)的术语“可以”的使用意味着存在至少一个示例或实施例，其中这样的特征是被包括或实现的，而所有示例实施例不限于此。

这些实施例是示例实施例，并且因此，本公开不限于此，并且可以以各种其他形式来实现。如在本领域中常见的，可以围绕如附图所示的执行所描述的一个或多个功能的块来描述和说明实施例。这些块(其在本文中可以称为单元或模块等，或命名为例如设备、逻辑、电路、计数器、比较器、发生器、转换器等)可以通过包括逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件等中的一种或多种在内的模拟和/或数字电路来物理地实现，并且还可以通过软件和/或固件(被配置为执行本文中描述的功能或操作)来实现或驱动。

图1A和图1B是示出了根据示例实施例的集成电路的布局的图。图1A和图1B各自示出了集成电路的平面图和沿线Y1-Y1′截取的集成电路的截面图。在以下对图1A和图1B的描述中，省略重复的描述。

在本文中，X轴方向可以称为第一方向(或第一水平方向)，Y轴方向可以称为第二方向(或第二水平方向)，并且Z轴方向可以称为竖直第三方向。由X轴和Y轴组成的平面可以称为水平平面，并且相对于其他组件设置在+Z方向上的组件可以称为在其他组件上方，而相对于其他组件设置在-Z方向上的组件可以称为在其他组件下方。此外，组件的面积可以指代组件在平行于水平平面的平面中所占据的尺寸，并且组件的宽度可以指代在与组件延伸的方向正交的方向上的长度。在+Z方向上暴露的表面可以称为顶表面，在-Z方向上暴露的表面可以称为底表面，并且在±X方向或±Y方向上暴露的表面可以称为侧表面。由导电材料制成的图案(例如，布线层的图案)可以称为导电图案，或者可以简单地称为图案。此外，在一个方向上延伸的图案可以称为线。

在本文中的附图中，为了便于说明，可以仅示出一些层，并且可以显示将上图案和下图案连接的过孔以用于理解，尽管该过孔位于上图案下方。此外，为了便于说明，栅电极被示出为在Y轴方向上连续地延伸，但是要注意的是，每个栅电极可以通过例如栅切割而被划分成两个或更多个栅电极。

根据实施例，集成电路可以包括向器件或电气组件提供电源的电力线。该电源可以是正电源电压或负电源电压。该器件可以是晶体管，但本公开不限于此。例如，如图1A所示，集成电路10a可以包括第一电力线PL11，该第一电力线PL11向p沟道场效应晶体管(PFET)提供正电源电压，该PFET形成在第一PFET区P1和第二PFET区P2中。第一电力线PL11可以在X轴方向上延伸。此外，集成电路10a可以包括第二电力线PL12，该第二电力线PL12向n沟道场效应晶体管(NFET)提供负电源电压，该NFET形成在第一NFET区N1和第二NFET区N2中。第二电力线PL12可以在X轴方向上延伸。在本文中，形成有电力线的层可以称为电力线层。如下面参考附图所描述的，电力线可以由任何导电材料制成，并且电力线在用于为标准单元供电时可以称为背侧电力轨(BSPR)。如图1A所示，背侧层间电介质(BILD)可以设置在第一电力线PL1和第二电力线PL2之间。

参考图1A，集成电路10a可以包括在X轴方向上延伸的第一PFET区P1、第二PFET区P2、第一NFET区N1和第二NFET区N2。集成电路10a可以包括在Y轴方向上延伸的栅电极。源区或漏区可以形成在栅电极的侧部上，并且接触部可以形成在源区或漏区上。例如，源区可以形成在栅电极的第一侧上，并且漏区可以形成在栅电极的与第一侧相对的第二侧上。在一些实例中，为了方便起见，源区或漏区可以称为源/漏S/D区或SD区。沟道可以在栅电极下方形成在源/漏之间，并且下面参考图2A、图2B、图2C和图2D来描述沟道的示例。

根据实施例，集成电路可以包括在晶体管下方延伸的电力线，并且晶体管可以形成在电力线层上方。例如，集成电路可以包括BSPR，如图1A和图1B所示。第一电力线PL11可以在第一PFET区P1和第二PFET区P2下方沿X轴方向延伸，并且第二电力线PL12可以在第一NFET区N1和第二NFET区N2下方沿X轴方向延伸。根据实施例，正电源电压可以施加到第一电力线PL11，并且负电源电压可以施加到第二电力线PL12。

集成电路10a可以包括耦接到电力线和接触部的过孔。例如，如图1A所示，第一过孔VD1可以从第一接触部CA1的底表面向第一电力线PL11的顶表面延伸，并且第一过孔VD1可以比第二源/漏区SD2更靠近第一源/漏区SD1。因此，可以通过第一过孔VD1和第一接触部CA1从第一电力线PL11向第一源/漏区SD1提供正电源电压。第一源/漏区SD1可以是形成在第一PFET区P1中的PFET的源极，并且第二源/漏区SD2可以是形成在第二PFET区P2中的PFET的漏极。第二过孔VD2可以从第四接触部CA4的底表面向第二电力线PL12的顶表面延伸，并且可以比第三源/漏区SD3更靠近第四源/漏区SD4。因此，可以通过第二过孔VD2和第四接触部CA4从第二电力线PL12向第四源/漏区SD4提供负电源电压。第三源/漏区SD3可以是形成在第一NFET区N1中的NFET的漏极，并且第四源/漏区SD4可以是形成在第二NFET区N2中的NFET的源极。在本文中，与第一过孔VD1和第二过孔VD2类似，从接触部向下延伸以连接到电力线的过孔可以称为向下过孔。另一方面，从接触部向上延伸以连接到布线层的图案的过孔可以称为向上过孔。

晶体管区(或源/漏区)可以彼此间隔开参考距离或更多，以将向下过孔连接到接触部。参考距离可以是预定义或预定距离。例如，如图1A所示，第一PFET区P1和第二PFET区P2可以在Y轴方向上彼此间隔开第一距离D1a，并且第一NFET区N1和第二NFET区N2可以在Y轴方向上彼此间隔开第二距离D2a。根据实施例，第一距离D1a和第二距离D2a可以相同。然而，本公开不限于此，并且因此，根据另一实施例，第一距离D1a可以不同于第二距离D2a。第一接触部CA1可以在Y轴方向上延伸以连接到第一过孔VD1，并且第一距离D1a可以对应于第一接触部CA1和第二接触部CA2之间的绝缘所需的长度。此外，第四接触部CA4可以在Y轴方向上延伸以与第二过孔VD2连接，并且第二距离D2a可以对应于第三接触部CA3和第四接触部CA4之间的绝缘所需的长度。根据实施例，第一距离D1a可以与第二距离D2a相同。

参考图1B，集成电路10b可以包括在X轴方向上延伸的第三PFET区P3、第四PFET区P4、第三NFET区N3和第四NFET区N4，并且可以包括在Y轴方向上延伸的栅电极。第三电力线PL13可以在第三PFET区P3和第四PFET区P4下方沿X轴方向延伸，并且第四电力线PL14可以在第三NFET区N3和第四NFET区N4下方沿X轴方向延伸。根据实施例，正电源电压可以施加到第三电力线PL13，并且负电源电压可以施加到第四电力线PL14。

根据实施例，晶体管可以被设置为使得源区在Y轴方向上彼此相邻，并且将源区彼此连接的接触部可以在Y轴方向上延伸。例如，第五源/漏区SD5可以是形成在第三PFET区P3中的PFET的源极，并且第六源/漏区SD6可以是形成在第四PFET区P4中的PFET的源极。第五接触部CA5可以在Y轴方向上延伸，并且可以连接到第五源/漏区SD5和第六源/漏区SD6。第三过孔VD3可以从第五接触部CA5的底表面向第三电力线PL13的顶表面延伸。因此，可以通过第三过孔VD3和第五接触部CA5从第三电力线PL13向第五源/漏区SD5和第六源/漏区SD6提供正电源电压。

在图1A的集成电路10a中，第一源/漏区SD1和第二源/漏区SD2可以相对远地彼此间隔开，以用于连接到第一过孔VD1的第一接触部CA1和第二接触部CA2之间的绝缘，并且在图1B的集成电路10b中，第五源/漏区SD5和第六源/漏区SD6可以相对近地彼此间隔开。因此，图1B的第一距离D1b可以小于图1A的第一距离D1a(D1b＜D1a)，并且图1B的第二距离D2b也可以小于图1A的第二距离D2a(D2b＜D2a)。结果是，图1B的集成电路10b可以具有比图1A的集成电路10a更小的面积。根据实施例，第三过孔VD3可以设置在第五源/漏区SD5(或第三PFET区P3)和第六源/漏区SD6(或第四PFET区P4)之间的中心中。例如，第三过孔VD3和第五源/漏区SD5之间的距离可以与第三过孔VD3和第六源/漏区SD6之间的距离相同。

图2A、图2B、图2C和图2D是示出了根据示例实施例的器件的示例的图。例如，图2A示出了鳍式场效应晶体管(FinFET)20a，图2B示出了全环绕栅场效应晶体管(GAAFET)20b，图2C示出了多桥沟道场效应晶体管(MBCFET)20c，并且图2D示出了竖直场效应晶体管(VFET)20d。为了便于说明，图2A至图2C示出了两个源/漏区之一被去除的状态，并且图2D示出了VFET 20d的截面，该截面具有平行于由Y轴和Z轴形成的平面并且穿过VFET 20d的沟道CH的平面。

参考图2A，FinFET 20a可以由在浅沟槽隔离(STI)和在Y轴方向上延伸的栅电极G之间沿X轴方向延伸的鳍形有源图案形成。源/漏区S/D可以形成在栅电极G的两侧上，并且因此，源极和漏极可以在X轴方向上彼此间隔开。绝缘膜可以形成在沟道CH和栅电极G之间。根据实施例，FinFET 20a可以由多个有源图案和栅电极G形成，该多个有源图案在Y轴方向上彼此间隔开。

参考图2B，GAAFET 20b可以由在Z轴方向上彼此间隔开并在X轴方向上延伸的有源图案(即，纳米线)和在Y轴方向上延伸的栅电极G形成。源/漏区S/D可以形成在栅电极G的两侧上，并且因此，源极和漏极可以在X轴方向上彼此间隔开。绝缘膜可以形成在沟道CH和栅电极G之间。GAAFET 20b中包括的纳米线的数量不限于图2B所示的数量。

参考图2C，MBCFET 20c可以由在Z轴方向上彼此间隔开并在X轴方向上延伸的有源图案(即，纳米片)和在Y轴方向上延伸的栅电极G形成。源/漏区S/D可以形成在栅电极G的两侧上，并且因此，源极和漏极可以在X轴方向上彼此间隔开。绝缘膜可以形成在沟道CH和栅电极G之间。MBCFET 20c中包括的纳米片的数量不限于图2C所示的数量。

参考图2D，VFET 20d具有在Z轴方向上彼此间隔开的顶部源/漏T_S/D和底部源/漏B_S/D，沟道CH介于它们之间。VFET 20d可以包括在顶部源/漏T_S/D和底部源/漏B_S/D之间围绕沟道CH的周边的栅电极G。绝缘膜可以形成在沟道CH和栅电极G之间。

在下文中，主要描述包括FinFET 20a或MBCFET 20c的集成电路，但是集成电路中包括的器件不限于图2A、图2B、图2C和图2D的示例。例如，集成电路可以包括ForkFET，该ForkFET具有N型晶体管和P型晶体管随着针对P型晶体管的纳米片和针对N型晶体管的纳米片通过介电壁分开而更加紧密地相关的结构。此外，集成电路可以包括双极结型晶体管、以及诸如互补FET(CFET)、负CFET(NCFET)、碳纳米管(CNT)FET等的FET。

图3是示出了根据示例实施例的集成电路的布局的平面图。如图3所示，集成电路30可以包括第一单元C31、第二单元C32、第一电力线PL31、第二电力线PL32和第三电力线PL33。

集成电路可以包括多个标准单元。标准单元是集成电路中包括的布局单位，并且可以简单地称为单元。单元可以包括晶体管，并且可以被设计为执行预定义功能。例如，如图3所示，第一单元C31可以设置在沿X轴方向延伸的第一行R1中，并且第二单元C32可以设置在与第一行R1相邻并沿X轴方向延伸的第二行R2中。第一单元C31的高度(即，在Y轴方向上的长度)可以与第一行R1的第一高度H1相同，并且第二单元C32的高度可以与第二行R2的第二高度H2相同。第一高度H1和第二高度H2可以相同或不同。与第一单元C31和第二单元C32类似，放置在一个行中的标准单元可以称为单高度单元，并且与下面描述的图12的第二单元C122类似，连续地布置在两个或更多个行中的单元可以称为多高度单元。

栅电极可以在Y轴方向上彼此平行地延伸。根据实施例，栅电极可以以恒定间距彼此平行。例如，如图3所示，栅电极的间距可以称为接触多晶硅间距(CPP)。因此，设置在栅电极之间的接触部也可以在CPP中沿Y轴方向延伸。

电力线可以在电力线层中在X轴方向上沿行的边界延伸(或与行的边界重叠)。例如，如图3所示，正电源电压VDD可以施加到第一电力线PL31，并且第一电力线PL31可以在X轴方向上沿第一行R1的边界延伸。负电源电压VSS可以施加到第二电力线PL32，并且第二电力线PL32可以在X轴方向上沿第一行R1和第二行R2之间的边界延伸。正电源电压VDD可以施加到第三电力线PL33，并且第三电力线PL33可以在X轴方向上沿第二行R2的边界延伸。

如上面参考图1B所描述的，晶体管的源极可以在Y轴方向上彼此相邻，并且源极可以共同连接到在Y轴方向上延伸的接触部。例如，如图3所示，第一接触部CA31可以在Y轴方向上从第一单元C31向第二单元C32延伸，并且可以连接到第一单元C31中包括的NFET的源极(例如，图4A的SD31)和第二单元C32中包括的NFET的源极(例如，图4A的SD32)。向下过孔(例如，图4A的VD31)可以设置在第一接触部CA31下方，并且可以连接到第二电力线PL32。根据实施例，向下过孔可以与第一行R1和第二行R2之间的边界对准。例如，向下过孔的中心可以在Z轴方向上与第一行R1和第二行R2之间的边界重叠。根据实施例，向上过孔可以设置在第一接触部CA31上，并且可以连接到在布线层中沿X轴方向延伸的图案(例如，图4A的M31)。下面参考图4A来描述沿线Y2-Y2′切割的集成电路30的截面的示例。

根据实施例，分别连接到与不同节点相对应的源/漏区的接触部可以在Y轴方向上彼此间隔开。例如，第二接触部CA32可以连接到第一单元C31中包括的NFET的漏极(例如，图4B的SD33)，并且第三接触部CA33可以连接到第二单元C32中包括的NFET的源极(例如，图4B的SD34)。如图3所示，第二接触部CA32和第三接触部CA33可以在Y轴方向上彼此间隔开。向上过孔可以设置在第三接触部CA33上，并且向上过孔可以连接到在布线层中沿X轴方向延伸的图案(例如，图4B的M31)。下面参考图4B来描述沿线Y3-Y3′切割的集成电路30的截面。

如图3所示，当第一单元C31和第二单元C32被布置为使得源极在Y轴方向上彼此相邻时，第一单元C31的第一高度H1和第二单元C2的第二高度H2可以减小，并且集成电路30可以具有减小的面积和/或高集成度。

图4A和图4B是示出了根据示例实施例的集成电路的截面的示例的截面图。例如，图4A的截面图示出了沿图3中的线Y2-Y2′穿过集成电路30的截面的示例，并且图4B的截面图示出了沿图3中的线Y3-Y3′切割的集成电路30的截面的示例。在下文中，将参考图3来描述图4A和图4B。

参考图4A，负电源电压VSS可以施加到第二电力线PL32，并且第二电力线PL32可以在X轴方向上从电力线层延伸。第一接触部CA31可以在Y轴方向上延伸，并且可以连接到第一单元C31的第一源/漏区SD31和第二单元C32的第二源/漏区SD32。如上面参考图3所描述的，第一源/漏区SD31可以对应于第一单元C31中包括的NFET的源极，并且第二源/漏区SD32可以对应于第二单元C32中包括的NFET的源极。第一向下过孔VD31可以在竖直方向上从第一接触部CA31的底表面向第二电力线PL32的顶表面延伸。因此，可以通过第一向下过孔VD31和第一接触部CA31从第二电力线PL32向第一源/漏区SD31和第二源/漏区SD32提供负电源电压VSS。根据实施例，第一向下过孔VD31可以设置在第一源/漏区SD31和第二源/漏区SD32之间的中心中。例如，第一向下过孔VD31和第一源/漏区SD31之间的距离可以与第一向下过孔VD31和第二源/漏区SD32之间的距离相同。

在第一布线层M1中，图案M31可以在X轴方向上延伸。根据实施例，第一布线层M1可以指代在+Z轴方向上最接近器件的布线层(例如，金属层)。第一向上过孔VU31可以从第一接触部CA31的顶表面向第一布线层M1的图案M31的底表面延伸。因此，负电源电压VSS可以施加到第一布线层M1的图案M31。根据实施例，第一向上过孔VU31可以在Z轴方向上与第一向下过孔VD31对准。

参考图4B，负电源电压VSS可以施加到第二电力线PL32，并且第二电力线PL32可以在X轴方向上从电力线层延伸。第二接触部CA32可以在第一单元C31中连接到第三源/漏区SD33，并且第三接触部CA33可以在第二单元C32中连接到第四源/漏区SD34。如上面参考图3所描述的，第三源/漏区SD33可以对应于第一单元C31中包括的NFET的漏极，并且第四源/漏区SD34可以对应于第二单元C32中包括的NFET的源极。为了向第四源/漏区SD34供应负电源电压，第二向上过孔VU32可以从第三接触部CA33的顶表面向第一布线层M1的图案M31的底表面延伸。如上面参考图4A所描述的，负电源电压VSS可以施加到第一布线层M1的图案M31，并且因此，可以通过第二向上过孔VU32和第三接触部CA33从第一布线层M1的图案M31向第四源/漏区SD34提供负电源电压VSS。根据实施例，第三接触部CA33可以在Y轴方向上延伸以连接到第二向上过孔VU32，并且可以在Y轴方向上具有比第二接触部CA32长的长度。

图5A和图5B是示出了根据示例实施例的集成电路的布局的图。例如，图5A和图5B示出了在X轴方向上延伸的第一电力线PL51、第二电力线PL52、第三电力线PL53和第四电力线PL54。第一电力线PL51可以沿第一行R1的边界设置，第二电力线PL52可以沿第一行R1和第二行R2之间的边界设置，第三电力线PL53可以沿第二行R2和第三行R3之间的边界设置，并且第四电力线PL54可以沿第三行R3的边界设置。此外，图5A和图5B示出了通过向下过孔连接到第一电力线PL51至第四电力线PL54的接触部。根据实施例，连接到电力线的向下过孔可以规则地布置，并且连接到向下过孔的接触部也可以规则地布置。由于规则地放置的向下过孔和接触部，可以实现低IR降(即，改进的电力输送网络)，并且因此，可以向标准单元中包括的器件稳定地提供电源电压。

参考图5A，连接到施加有正电源电压VDD的第一电力线PL51和第三电力线PL53的向下过孔可以被布置为在X轴方向上具有第一间距PT51。因此，接触部也可以在Y轴方向上延伸并具有第一间距PT51。此外，连接到施加有负电源电压VSS的第二电力线PL52和第四电力线PL54的向下过孔可以被布置为具有第二间距PT52。因此，接触部也可以在Y轴方向上延伸并具有第二间距PT52。根据实施例，第一间距PT51可以与第二间距PT52相同。然而，本公开不限于此，并且因此，第一间距PT51可以不同于第二间距PT52。

如图5A所示，通过向下过孔连接到施加有正电源电压VDD的第一电力线PL51的接触部、以及通过向下过孔连接到施加有正电源电压VDD的第三电力线PL53的接触部可以沿Y轴方向对准。同时，通过向下过孔连接到施加有负电源电压VSS的第二电力线PL52或第四电力线PL54的接触部可以在Y轴方向上不与连接到第一电力线PL51的接触部或连接到第三电力线PL53的接触部对准。此外，通过向下过孔连接到第二电力线PL52的接触部可以在Y轴方向上与通过向下过孔连接到第四电力线PL54的接触部对准。

参考图5B，连接到第一电力线PL51至第四电力线PL54的向下过孔可以被布置为在X轴方向上具有第三间距PT53。因此，接触部也可以在Y轴方向上延伸并具有第三间距PT53。连接到第一电力线PL51至第四电力线PL54的向下过孔和接触部可以在Y轴方向上对准。在以下描述中，将主要参考如图5A所示的施加有正电源电压VDD的接触部和施加有负电源电压VSS的接触部在Y轴方向上不对准的结构，但本公开不限于示例实施例。

图6A和图6B是示出了根据示例实施例的集成电路的布局的图。例如，图6A和图6B示出了在X轴方向上延伸的第一电力线PL61、第二电力线PL62、第三电力线PL63和第四电力线PL64。第一电力线PL61可以沿第一行R1的边界设置，第二电力线PL62可以沿第一行R1和第二行R2之间的边界设置，第三电力线PL63可以沿第二行R2和第三行R3之间的边界设置，并且第四电力线PL64可以沿第三行R3的边界设置。此外，图6A和图6B示出了通过向下过孔连接到第一电力线PL61至第四电力线PL64的接触部。如上面参考图5A和图5B所描述的，连接到电力线的向下过孔可以规则地布置，并且连接到向下过孔的接触部也可以规则地布置。在以下对图6A和图6B的描述中，省略重复的描述。

参考图6A，与图5A的示例类似，通过向下过孔连接到施加有正电源电压VDD的第一电力线PL61的接触部、以及通过向下过孔连接到施加有正电源电压VDD的第三电力线PL63的接触部可以在Y轴方向上对准，并且通过向下过孔连接到施加有负电源电压VSS的第二电力线PL62或第四电力线PL64的接触部可以在Y轴方向上不与连接到第一电力线PL61的接触部或连接到第三电力线PL63的接触部对准。此外，通过向下过孔连接到第二电力线PL62的接触部可以在Y轴方向上与通过向下过孔连接到第四电力线PL64的接触部对准。

如图6A所示，通过向下过孔连接到第一电力线PL61或第三电力线PL63的接触部可以包括各自由两个相互相邻的接触部组成的接触部对，并且该接触部对可以在X轴方向上以第一间距PT61彼此间隔开。此外，通过向下过孔连接到第二电力线PL62或第四电力线PL64的接触部可以包括各自由两个相互相邻的接触部组成的接触部对，并且该接触部对可以在X轴方向上以第二间距PT62彼此间隔开。然而，本公开不限于由两个相互相邻的接触部组成的接触部对，并且因此，根据另一实施例，连接到第一电力线PL61至第四电力线PL64的接触部可以包括包含两个或更多个接触部的接触部组。例如，代替包括两个相互相邻的接触部的接触部对，可以设置包括三个或更多个相互相邻的接触部的接触部组。根据实施例，第一间距PT61可以与第二间距PT62相同。图6A的集成电路可以提供比图5A的集成电路减小的IR降。

参考图6B，可以在规则地放置的接触部之中局部地添加接触部。例如，在与图5A的布局相同的布局中，可以识别消耗大量电流的区域R60，并且可以将第一接触部CA61和第二接触部CA62添加到区域R60。因此，图6A中的接触部对(或接触部组)可以全局地设置，而图6B中的接触部对(或接触部组)可以局部地设置。

图7A和图7B是示出了根据示例实施例的集成电路的截面的示例的截面图。例如，图7A和图7B的截面图表示如上面参考图6A和图6B所描述的包括由相互相邻的接触部组成的接触部对的结构的截面的示例。如上面参考图6A和图6B所讨论的，可以通过接触部对来提供较低的IR降。

参考图7A，第一接触部CA71和第二接触部CA72可以在X轴方向上彼此相邻，并且构成一个接触部对。第一向下过孔VD71可以具有连接到第一接触部CA71和第二接触部CA72的顶表面，并且可以具有连接到第一电力线PL71的底表面。具有在水平方向(例如，X轴方向)上延伸的形状的过孔(例如第一向下过孔VD71)可以称为条型过孔。作为条型过孔，第一向下过孔VD71可以提供较低的IR降。第一布线层M1的第一图案M71可以在第一接触部CA71和第二接触部CA72上沿X轴方向延伸。第一向上过孔VU71可以连接到第一接触部CA71和第一图案M71，并且第二向上过孔VU72可以连接到第二接触部CA72和第一图案M71。

参考图7B，第三接触部CA73和第四接触部CA74可以在X轴方向上彼此相邻，并且构成一个接触部对。第二向下过孔VD72可以具有连接到第四接触部CA74和第三接触部CA73的顶表面，并且可以具有连接到第二电力线PL72的底表面。作为条型过孔，第二向下过孔VD72可以提供较低的IR降。第一布线层M1的第二图案M72可以在第三接触部CA73和第四接触部CA74上沿X轴方向延伸。第三向上过孔VU73可以具有连接到第三接触部CA73和第四接触部CA74的底表面，并且可以具有连接到第二图案M72的顶表面。作为条型过孔，第三向上过孔VU73可以提供较低的IR降。

图8是示出了根据示例实施例的制造集成电路IC的方法的流程图。例如，图8的流程图示出了制造包括标准单元的集成电路IC的方法的示例。如图8所示，制造集成电路IC的方法可以包括操作S10、S30、S50、S70和S90。然而，本公开不限于图8所示的操作，并且因此，根据另一实施例，可以添加或省略一个或多个操作。此外，操作的顺序不限于图8中的图示，并且因此，根据另一实施例，操作的顺序可以不同。

在操作S10中，可以执行用于根据RTL数据D11生成网表数据D13的逻辑综合操作。例如，半导体设计工具(例如，逻辑综合工具)可以根据RTL数据D11参考单元库D12来执行逻辑综合，并且生成包括比特流或网表的网表数据D13，该RTL数据D11是使用VHSIC硬件描述语言(VHDL)或硬件描述语言(HDL)(例如，Verilog)生成的。网表数据D13可以对应于下面要描述的放置和布线的输入。

根据实施例，单元库(或标准单元库)D12可以包括关于标准单元的信息，例如关于功能、特性、布局等的信息。根据实施例，单元库D12可以定义多个标准单元，每个标准单元与不同的布局相对应，并且与相同的功能相对应。根据实施例，单元库D12可以定义各种高度的标准单元。

在操作S30中，可以放置或布置单元。例如，半导体设计工具(例如，放置和布线(P&R)工具)可以通过参考单元库D12来布置在网表数据D13中使用的标准单元。根据实施例，半导体设计工具可以将标准单元放置在沿X轴方向延伸的行中。即，半导体设计工具可以以使得标准单元在X轴方向上延伸的方式来布置标准单元，并且所布置的标准单元可以电连接到在晶体管下方沿X轴方向延伸的电力线。参考图9来描述操作S30的示例。根据实施例，半导体设计工具可以参考设计规则D14来布置标准单元。

设计规则D14可以包括集成电路IC的布局必须遵守的要求。例如，设计规则D14可以包括相同层中的图案之间的空间、图案的最小宽度、布线层的布线方向等的要求。根据实施例，设计规则D14可以定义布线层的最小轨道内间隔。

在操作S50中，可以对单元的引脚进行布线。例如，半导体设计工具可以生成将所部署的标准单元的输出引脚和输入引脚电连接的互连，并且生成定义所部署的标准单元和所生成的互连的布局数据D15。互连可以包括过孔层中的过孔和/或布线层的图案。布局数据D15可以具有诸如GDSII之类的格式，并且可以包括单元和互连的几何信息。半导体设计工具可以在对单元的引脚进行布线的同时参考设计规则D14。布局数据D15可以对应于布置和布线的输出。单独的操作S50、或共同的操作S30和操作S50可以称为设计集成电路的方法。在本文中，布局数据D15可以称为输出数据。

在操作S70中，可以执行制造掩模的操作。例如，可以将用于校正失真现象(例如，在光刻中由光的特性引起的折射)的光学邻近校正(OPC)应用于布局数据D15。可以定义掩模上的图案以基于已应用OPC的数据来形成设置在多个层上的图案，并且可以制造用于形成多个层中的每个层的图案的至少一个掩模(或光掩模)。根据实施例，可以在操作S70中有限地修改IC的布局，并且在操作S70中对IC的有限修改是用于优化IC的结构的后处理，并且可以称为设计打磨。

在操作S90中，可以执行制造集成电路IC的操作。例如，可以通过使用在操作S70中制造的至少一个掩模对多个层进行图案化来制造IC。例如，前道工序(FEOL)工艺可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅电极以及形成源极和漏极。利用FEOL，可以在衬底上形成诸如晶体管、电容器、电阻器等的各个器件。例如，后道工序(BEOL)工艺可以包括对栅极、源极和漏极执行硅化、添加电介质、执行平坦化、形成孔、添加金属层、形成过孔以及形成钝化层。利用BEOL，可以互连诸如晶体管、电容器和电阻器之类的各个器件。根据实施例，可以在FEOL和BEOL之间执行中间工序(MOL)，并且可以在单独的器件上形成接触部。然后，可以将集成电路IC封装在半导体封装中，并将该集成电路IC用作各种应用中的组件。

图9是示出了根据示例实施例的制造集成电路的方法的流程图。例如，图9的流程图示出了图8的操作S30的示例。如上面参考图8所描述的，可以在图9的操作S30′中布置单元。如图9所示，操作S30′可以包括操作S31至S36。然而，本公开不限于图9所示的操作，并且因此，根据另一实施例，可以添加或省略一个或多个操作。此外，操作的顺序不限于图9中的图示，并且因此，根据另一实施例，操作的顺序可以不同。

参考图9，可以在操作S31中获得网表数据。例如，如上面参考图8所描述的，可以生成网表数据作为逻辑综合的结果。网表数据可以定义集成电路中包括的标准单元，并且可以定义标准单元之间的连接关系。在本文中，网表数据可以称为输入数据。

在操作S32中，可以布置电力线。如上面参考附图所描述的，电力线可以在器件(即，晶体管)下方的电力线层中沿X轴方向延伸，并且每条电力线可以被配置为使得施加正电源电压或负电源电压。根据实施例，电力线可以沿行的边界延伸，标准单元沿该行的边界对准。

在操作S33中，可以设置虚拟接触部。例如，可以将虚拟接触部设置或布置为与电力线重叠。每个虚拟接触部可以在Y轴方向上延伸，并且在Z轴方向上与在操作S32中布置的电力线之一重叠。例如，可以以与图5A的接触部相同的方式预先布置虚拟接触部。虚拟接触部可以指示要放置向下过孔的点，并且如下所述，可以用于放置标准单元。下面参考图10来描述操作S33的示例。

在操作S34中，可以布置标准单元。例如，可以基于在操作S33中布置的虚拟接触部来布置标准单元。可以放置标准单元，使得晶体管的源极与虚拟接触部重叠。因此，可以提供减小的面积(或高度)的标准单元，并且集成电路可以具有减小的面积和/或高集成度。下面参考图11来描述操作S34的示例。

在操作S35中，可以设置向下过孔。例如，向下过孔可以设置为与在操作S33中设置的虚拟接触部重叠，并且每个向下过孔可以连接到在操作S32中设置的电力线之一。根据实施例，向下过孔可以布置为与行的边界对准。

在操作S36中，可以用接触部替换虚拟接触部。通过经替换的接触部，可以将不同标准单元的源极电连接。例如，接触部可以从第一标准单元向第二标准单元延伸，并且可以连接到第一标准单元中包括的晶体管的源极、以及第二标准单元中包括的晶体管的源极。此外，可以将经替换的接触部连接到在操作S35中设置的向下过孔，并且因此，可以将源极电连接到电力线。

图10是示出了根据示例实施例的制造集成电路的方法的流程图。例如，图10的流程图示出了图9的操作S33的示例。如上面参考图9所描述的，可以在图10的操作S33′中布置虚拟接触部。在部署标准单元之后，可以用接触部替换虚拟接触部。如图10所示，操作S33′可以包括操作S33_1至S33_3。在下文中，将参考图5A和图5B来描述图10，并且图5A和图5B中的接触部被视为是虚拟接触部。

参考图10，可以在操作S33_1中将第一虚拟接触部布置为与第一电力线PL51重叠。例如，第一虚拟接触部可以以规则的间隔布置，以与被配置为将正电源电压VDD施加到组件的第一电力线PL51重叠。第一虚拟接触部的间隔(或间距)可以是预定义的，可以由图8的设计规则D14定义，或者可以由定义集成电路的附加输入数据定义。

在操作S33_2中，可以将第二虚拟接触部布置为与第二电力线PL52重叠。例如，第二虚拟接触部可以以规则的间隔布置，以与被配置为施加负电源电压VSS的第二电力线PL52重叠。根据实施例，如上面参考图5A所描述的，第二虚拟接触部可以在Y轴方向上不与在操作S33_1中设置的第一虚拟接触部对准。根据实施例，如上面参考图5B所描述的，第二虚拟接触部可以在Y轴方向上与在操作S33_1中设置的第一虚拟接触部对准。

在操作S33_3中，可以将第三虚拟接触部布置为与第三电力线重叠。例如，第三虚拟接触部可以以规则的间隔布置，以与被配置为将正电源电压VDD施加到组件的第三电力线PL53重叠。根据实施例，如上面参考图5A和图5B所描述的，第三虚拟接触部可以在Y轴方向上与在操作S33_1中设置的第一虚拟接触部对准。

图11是示出了根据示例实施例的制造集成电路的方法的流程图。例如，图11的流程图示出了图9的操作S34的示例。如上面参考图9所描述的，可以在图11的操作S34′中布置标准单元。如图11所示，操作S34′可以包括操作S34_1和操作S34_2。

参考图11，可以在操作S34_1中识别提供与第一标准单元相同的功能的第二标准单元。在顺序地布置网表数据中定义的标准单元的工艺中，当布置与已经布置的标准单元相邻的下一个第一标准单元时，第一标准单元中包括的晶体管的源极可以不与虚拟接触部重叠。根据实施例，单元库D12可以定义多个标准单元，每个标准单元提供相同的功能，但具有不同的布局。例如，单元库D12可以定义提供相同的功能但具有晶体管的不同源极位置的多个标准单元。因此，当第二标准单元可以提供与第一标准单元相同的功能并被放置为与已经放置的标准单元相邻时，可以识别包括晶体管的与虚拟接触部重叠的源极的第二标准单元。

在操作S34_2中，可以布置第二标准单元。例如，可以将第二标准单元设置为与已经设置的标准单元相邻，并且第二标准单元中包括的晶体管的源极可以与虚拟接触部重叠。

图12是示出了根据示例实施例的集成电路120的布局的图。例如，图12示出了在X轴方向上延伸的第一电力线PL121、第二电力线PL122、第三电力线PL123和第四电力线PL124。第一电力线PL121可以沿第一行R1的边界设置，第二电力线PL122可以沿第一行R1和第二行R2之间的边界设置，第三电力线PL123可以沿第二行R2和第三行R3之间的边界设置，并且第四电力线PL124可以沿第三行R3的边界设置。此外，图12示出了通过向下过孔连接到第一电力线PL121至第四电力线PL124的接触部。如图12所示，集成电路120可以包括设置在第二行R2中的第一单元C121和第三单元C123，可以包括设置在第三行R3中的第四单元C124和第五单元C125，并且可以包括顺序地设置在第二行R2和第三行R3中的第二单元C122。

如上面参考图9所描述的，当标准单元被布置为使得源极与虚拟接触部重叠时，可以在标准单元之间出现空间。例如，未设置有标准单元的第一区域R121可以在第三行R3中在第四单元C124和第二单元C122之间出现。此外，未设置有标准单元的第二区域R122形成在第二单元C122、第三单元C123和第五单元C125之间，并且可以在第二行R2和第三行R3中连续地出现。如下面参考图13和图14所描述的，可以设置填充单元以加强电力输送网络，并且图8的操作S34可以包括在所布置的标准单元之间布置填充单元，使得源/漏区与虚拟接触部重叠。因此，填充单元可以设置在第一区域R121和第二区域R122中。

图13是示出了根据示例实施例的集成电路130的布局的图。如图13所示，集成电路130可以包括第一单元C131、第二单元C132、第三单元C133、第一电力线PL131、第二电力线PL132和第三电力线PL133。第一单元C131可以以第一高度H1设置在第一行R1中，并且第二单元C132和第三单元C133可以以第二高度H2设置在第二行R2中。第一电力线PL131至第三电力线PL133可以在X轴方向上延伸，并且可以被配置为分别接收正电源电压VDD、负电源电压VSS和正电源电压VDD。

第一单元C131和第二单元C132是功能单元，并且可以通过网表数据来定义。第三单元C133可以通过单元库定义为填充单元，并且设置为与第一单元C131和第二单元C132相邻。第三单元C133是单高度单元，可以具有第二高度H2，并且可以与虚拟接触部重叠。例如，如图13所示，与虚拟接触部相对应的第一接触部CA131可以从第一单元C131延伸到第三单元C133。可以设置连接到第一接触部CA131的底表面和第二电力线PL132的顶表面的向下过孔。此外，可以设置连接到第一接触部CA131的顶表面并且连接到第一布线层的图案的底表面的向上过孔。因此，可以减小路径中的IR降，第一单元C131中包括的晶体管(即，NFET)通过该路径接收负电源电压VSS。

图14是示出了根据示例实施例的集成电路140的布局的图。如图14所示，集成电路140可以包括第一单元C141、第一电力线PL141、第二电力线PL142和第三电力线PL143。第一单元C141是多高度单元并可以连续地设置在第一行R1和第二行R2中，并且可以具有第三高度H3，该第三高度H3是第一行R1的高度与第二行R2的高度之和。第一电力线PL141至第三电力线PL143可以在X轴方向上延伸，并且被配置为分别接收正电源电压VDD、负电源电压VSS和正电源电压VDD。

第一单元C141可以是填充单元，并且可以设置在通过网表定义的标准单元之间。第一单元C141可以与虚拟接触部重叠。例如，如图14所示，与虚拟接触部相对应的第一接触部CA141可以从第一单元C141延伸。可以设置连接到第一接触部CA141的底表面和第二电力线PL142的顶表面的向下过孔。此外，可以设置连接到第一接触部CA141的顶表面并且连接到第一布线层的图案的底表面的向上过孔。因此，可以进一步加强第二电力线PL142与第一布线层的图案之间的连接。

根据实施例，多高度单元填充单元可以由两个单高度单元填充单元组成。例如，图14的第一单元C141可以包括由图13的第三单元C133和绕X轴翻转的第三单元C133组成的单元。因此，可以仅设置单高度填充单元，并且可以通过组合两个或更多个填充单元来设置诸如图14的第一单元C141之类的多高度单元。

图15是示出了根据示例实施例的制造集成电路的方法的流程图、以及示出了布局的示例的图。例如，图15的流程图示出了将虚拟阻挡层添加到标准单元的布局以基于虚拟接触部来放置标准单元的方法，并且图15的第一布局151至第四布局154示出了与在执行添加虚拟阻挡层的方法的工艺中生成的数据相对应的布局的示例。如图15所示，添加虚拟阻挡层的方法可以包括操作S110至S140。

参考图15，可以在操作S110中识别接触部层。例如，如由第一布局151中的粗线所指示的，可以识别形成有接触部的接触部层。在操作S120中，可以将接触部切割层施加到接触部层。在半导体工艺中，可以平行于Y轴形成接触部，然后通过接触部切割来划分接触部。接触部切割层可以包括接触部切割，并且可以将接触部切割层施加到在操作S110中识别出的接触部层。例如，如由第二布局152中的粗线所指示的，可以通过接触部切割将第一布局151的每个接触部划分成两个接触部。

在操作S130中，可以提取除源极接触部之外的接触部。例如，接触部可以连接到过孔以向晶体管的源极提供电源电压，并且可以具有用于与过孔的连接的延长长度。因此，如由第三布局153中的粗线所指示的，可以提取连接到晶体管的源极的接触部(即，源极接触部)。

在操作S140中，可以生成并添加虚拟阻挡层。例如，可以生成与在操作S130中提取出的接触部相对应的阻止图案，并且可以生成包括阻止图案的虚拟阻挡层。因此，如由第四布局154中的粗线所指示的，可以生成包括阻止图案的虚拟阻挡层。可以布置标准单元，使得阻止图案不与虚拟接触部重叠，并且因此，晶体管的源极可以与虚拟接触部重叠。下面参考图16描述操作S140的示例。

根据实施例，与图15的示例不同，可以生成并添加包括与源极接触部相对应的虚拟图案的虚拟层。在这种情况下，可以布置标准单元，使得虚拟图案与虚拟接触部重叠。根据实施例，可以在图8的操作S10和操作S30之间执行图15的方法。例如，图15中的标准单元是在图8中的网表数据D13中定义的标准单元。根据实施例，可以在执行图8的方法之前执行图15的方法。例如，图15中的标准单元是图8的单元库D12中包括(或定义)的标准单元。

图16是示出了根据示例实施例的制造集成电路的方法的流程图。例如，图16的流程图示出了图15的操作S140的示例。在图16的操作S140′中，可以生成并添加虚拟层的虚拟图案。如图16所示，操作S140′可以包括操作S141至S144。

参考图16，在操作S141中，可以划分单元区域。当与晶体管的源极连接的接触部通过向下过孔连接到电力线时，晶体管可以稳定地接收电源电压。如上面参考附图所描述的，与向下过孔相邻布置晶体管的漏极可能不是容易的。当向下过孔布置在与晶体管的源极连接的所有接触部处时，集成电路的面积可能增加。因此，向下过孔可以根据预定义的标准选择性地布置在晶体管的源极处。例如，为了电源电压的稳定供应，可以定义给定面积所需的向下过孔的数量(或每单位面积的向下过孔的比率)。为此，标准单元的单元区域可以被划分为各自具有给定面积的至少一个区域。

在操作S142中，可以获得向下过孔比率。如上所述，可以预定义给定面积所需的向下过孔的数量。根据实施例，图8的设计规则D14可以定义向下过孔的比例，并且可以从设计规则D14获得向下过孔的比例。

在操作S143中，可以确定向下过孔的数量。例如，在操作S141中所划分的区域中，可以确定与在操作S142中所获得的向下过孔比率相对应的向下过孔的数量。根据实施例，可以添加电力要求，并且向下过孔的数量可以确定为大于与根据电力要求的向下过孔比率相对应的向下过孔的数量。

在操作S144中，可以生成并添加虚拟图案。例如，为了满足在操作S143中确定的向下过孔的数量，可以在与操作S141中划分出的区域中的每一个中的向下过孔相对应的点处生成并添加虚拟图案。

图17A和图17B是示出了根据示例实施例的制造集成电路的方法的流程图。例如，图17A和图17B的流程图示出了图8的操作S30的示例。如上面参考图8所描述的，可以在图17A的操作S30a和图17B的操作S30b中布置单元。与图9中的基于虚拟接触部来布置标准单元的S30′不同，在图17A中的操作S30a和图17B中的操作S30b中，基于与相邻的标准单元的关系(即，上下文)来布置标准单元。在以下对图17A和图17B的描述中，省略重复的描述。

参考图17A，操作S30a可以包括操作S31a、操作S32a和操作S33a。在操作S31a中，可以获得网表数据。网表数据可以定义集成电路中包括的标准单元。在操作S32a中，可以布置标准单元，使得相邻晶体管的源极连接到单个接触部。例如，标准单元可以布置为与另一个标准单元中的晶体管的源极相邻，使得标准单元中包括的晶体管的源极可以通过接触部连接到向下过孔。根据实施例，可以修改(例如，镜像对称)标准单元的布局，并且可以布置具有修改后的布局的标准单元，使得源极相邻。

在操作S33a中，可以布置填充单元。当在操作S32a中布置标准单元使得相邻晶体管的源极连接到单个接触部时，可以在所布置的标准单元之间出现空间。因此，可以在该空间中放置填充单元。

参考图17B，操作S30b可以包括操作S31b和操作S32b。在操作S31b中，可以获得网表数据。网表数据可以定义集成电路中包括的标准单元。在操作S31b中，可以布置标准单元，使得相邻晶体管的源极选择性地连接到单个接触部。例如，当如在图17A的操作S32a中布置标准单元时，电源电压可以稳定地提供给标准单元，而集成电路的面积可能增加。因此，在操作S30b中，可以布置标准单元，使得源极根据预定义的标准选择性地连接到单个接触部。

根据实施例，基于标准单元中包括的源极和漏极的比率，可以确定标准单元的宽度(例如，在X轴方向上的长度)。例如，如果源极和漏极的比率较低和/或标准单元的宽度较大，则较大数量的源极可以通过接触部连接到向下过孔。

根据实施例，可以根据标准单元的类型来确定标准单元中包括的源极之中的要通过接触部连接到向下过孔的至少一个源极。例如，在需要电源电压的稳定供应的标准单元(例如，触发器、时钟网络、驱动单元等)中，较大数量的源极(例如，所有源极)可以确定为连接到向下过孔。

图18是示出了根据示例实施例的片上系统(SoC)160的框图。SoC 160是半导体器件，并且可以包括根据示例实施例的集成电路。SoC 160在单个芯片上实现复杂块(例如，执行各种功能的知识产权(IP))，并且SoC 160可以通过根据示例实施例的设计集成电路的方法来设计，并且因此，SoC 160可以具有减小的面积和/或高集成度。参考图18，SoC 160可以包括调制解调器162、显示器控制器163、存储器164、外部存储器控制器165、中央处理单元(CPU)166、事务单元167、电力管理集成电路(PMIC)168和图形处理单元(GPU)169，并且SoC160的每个功能块可以通过系统总线161彼此通信。

可以以最高级别控制SoC 160的操作的CPU 166可以控制其他组件162至169的操作。调制解调器162可以解调从SoC 160的外部接收的信号，或者可以调制在SoC 160内部生成的信号并向外部发送经调制的信号。外部存储器控制器165可以控制向连接到SoC 160的外部存储器设备发送数据和从连接到SoC 160的外部存储器设备接收数据的操作。例如，可以在外部存储器控制器165的控制下向CPU 166或GPU 169提供外部存储器设备中存储的程序和/或数据。GPU 169可以执行与图形处理相关的程序指令。GPU 169可以通过外部存储器控制器165接收图形数据，并且可以通过外部存储器控制器165向SoC160的外部发送由GPU169处理的图形数据。事务单元167可以监测每个功能块的数据事务，并且PMIC 168可以根据事务单元167的控制来控制向每个功能块供应的电力。显示器控制器163可以通过控制SoC 160外部的显示器(或显示设备)来向显示器发送在SoC 160内部生成的数据。存储器164可以包括非易失性存储器(例如，电可擦除可编程只读存储器(EEPROM)和闪存)，并且还可以包括易失性存储器(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))。

图19是示出了根据示例实施例的包括存储程序的存储器的计算系统170的框图。可以在计算系统(或计算机)170上执行根据示例实施例的设计集成电路的方法(例如，上述流程图的操作中的至少一些)。

计算系统170可以是固定计算系统(例如，台式计算机、工作站、服务器等)，并且可以是便携式计算系统(例如，膝上型计算机)。如图19所示，计算系统170可以包括处理器171、输入/输出(I/O)设备172、网络接口173、随机存取存储器(RAM)174、只读存储器(ROM)175和存储设备176。处理器171、I/O设备172、网络接口173、RAM 174、ROM 175和存储设备176可以连接到总线177，并且可以通过总线177彼此通信。

处理器171可以称为处理单元，并且例如，可以包括能够执行任意指令集(例如，Intel架构-32(IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、MIPS、ARM、IA-64等)的至少一个核(例如，微处理器、应用处理器(AP)、数字信号处理器(DSP)和GPU)。例如，处理器171可以通过总线177来访问存储器(即，RAM 174或ROM 175)，并且可以执行存储在RAM 174或ROM 175中的指令。

RAM 174可以存储针对根据示例实施例的设计集成电路的方法的程序174_1或程序174_1的至少一部分，并且程序174_1可以使处理器171执行设计集成电路的方法(例如，图8的方法)中包括的操作中的至少一些。即，程序174_1可以包括可由处理器171执行的多个指令，并且程序174_1中包括的多个指令可以允许处理器171执行例如上述流程图中包括的操作中的至少一些。

即使当供应给计算系统170的电力被切断时，存储设备176也可以不丢失存储的数据。例如，存储设备176可以包括非易失性存储设备或存储介质(例如，磁带、光盘或磁盘)。此外，存储设备176可以是从计算系统170可拆卸的。存储设备176可以存储根据示例实施例的程序174_1，并且在由处理器171执行程序174_1之前，程序174_1或程序174_1的至少一部分可以从存储设备176加载到RAM 174中。备选地，存储设备176可以存储以程序语言编写的文件，并且由编译器等从文件或文件的至少一部分生成的程序174_1可以被加载到RAM 174中。此外，如图19所示，存储设备176可以存储数据库176_1，并且数据库176_1可以包括设计集成电路所需的信息(例如，与所设计的块、图8的单元库D12和/或设计规则D14有关的信息)。

存储设备176可以存储要由处理器171处理的数据或者被处理器171处理的数据。即，处理器171可以通过根据程序174_1处理存储在存储设备176中的数据来生成数据，并且可以将所生成的数据存储在存储设备176中。例如，存储设备176可以存储图8的RTL数据D11、网表数据D13和/或布局数据D15。

输入/输出设备172可以包括输入设备(例如，键盘和指示设备)，并且可以包括输出设备(例如，显示设备和打印机)。例如，通过I/O设备172，用户可以触发由处理器171对程序174_1的执行，输入图8的RTL数据D11和/或网表数据D13，并检查图8的布局数据D15。

网络接口173可以提供对计算系统170外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光链路、无线链路或任何其他类型的链路。

尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路，包括：

第一单元，设置在沿第一水平方向延伸的第一行中；

第二单元，设置在沿所述第一水平方向延伸的第二行中，所述第一行和所述第二行彼此相邻；

第一电力线，在电力线层中沿所述第一行和所述第二行之间的第一边界在所述第一水平方向上延伸，所述第一电力线被配置为接收第一电源电压；

第一接触部，在与所述第一水平方向相交的第二水平方向上从所述第一单元向所述第二单元延伸；以及

第一过孔，在竖直方向上从所述第一接触部的底表面向所述第一电力线的顶表面延伸。

2.根据权利要求1所述的集成电路，其中，所述第一过孔与所述第一边界对准。

3.根据权利要求1所述的集成电路，其中，所述第一单元包括第一源/漏区，并且所述第二单元包括第二源/漏区，

其中，所述第一接触部接触所述第一源/漏区和所述第二源/漏区，并且

其中，所述第一过孔在所述第一源/漏区和所述第二源/漏区之间沿所述竖直方向延伸。

4.根据权利要求3所述的集成电路，其中，所述第一过孔和所述第一源/漏区之间的距离等于所述第一过孔和所述第二源/漏区之间的距离。

5.根据权利要求1所述的集成电路，还包括：

第一布线图案，在第一布线层中沿所述第一边界在所述第一水平方向上延伸；以及

第一向上过孔，在所述竖直方向上从所述第一接触部的顶表面向所述第一布线图案的底表面延伸。

6.根据权利要求5所述的集成电路，还包括：

第二接触部，在所述第二水平方向上从所述第一单元延伸；以及

第二向上过孔，在所述竖直方向上从所述第二接触部的顶表面向所述第一布线图案的底表面延伸。

7.根据权利要求1所述的集成电路，其中，所述第一单元包括在所述第二水平方向上延伸的至少两个栅电极，所述至少两个栅电极具有第一间距，并且

其中，所述第二单元在所述第一水平方向上具有所述第一间距的长度。

8.根据权利要求1所述的集成电路，还包括：在所述第二水平方向上延伸的多个栅电极，所述多个栅电极具有第一间距，

其中，所述第一单元和所述第二单元在所述第一水平方向上具有所述第一间距的长度。

9.根据权利要求1所述的集成电路，还包括：平行于所述第一接触部在所述第二水平方向上延伸的第三接触部，

其中，所述第一过孔接触所述第三接触部的底表面。

10.根据权利要求1所述的集成电路，还包括：

多个接触部，平行于所述第一接触部在所述第二水平方向上延伸；以及

多个过孔，分别在所述竖直方向上从所述多个接触部的底表面向所述第一电力线的顶表面延伸，

其中，所述多个接触部在所述第一水平方向上以相等的间隔布置。

11.根据权利要求1所述的集成电路，还包括：

第三单元，设置在所述第二行中；

第四单元，在所述第一水平方向上延伸，并且设置在与所述第二行相邻的第三行中；

第二电力线，在所述电力线层中沿所述第二行和所述第三行之间的第二边界在所述第一水平方向上延伸，所述第二电力线被配置为接收第二电源电压；

第四接触部，在所述第二水平方向上从所述第三单元向所述第四单元延伸；以及

第二过孔，在所述竖直方向上从所述第四接触部的底表面向所述第二电力线的顶表面延伸。

12.根据权利要求11所述的集成电路，其中，所述第二过孔与所述第二边界对准。

13.根据权利要求11所述的集成电路，其中，所述第三单元包括第三源/漏区，并且所述第四单元包括第四源/漏区，

其中，所述第四接触部接触所述第三源/漏区和所述第四源/漏区，并且

其中，所述第二过孔在所述第三源/漏区和所述第四源/漏区之间沿所述竖直方向延伸。

14.根据权利要求13所述的集成电路，其中，所述第二过孔和所述第三源/漏区之间的距离等于所述第二过孔和所述第四源/漏区之间的距离。

15.一种集成电路，包括：

第一电力线，在电力线层中沿第一水平方向延伸，所述第一电力线被配置为接收第一电源电压；

多个第一接触部，所述多个第一接触部中的每个第一接触部在与所述第一水平方向相交的第二水平方向上延伸，并且连接到在所述第二水平方向上彼此相邻的第一源/漏区和第二源/漏区；以及

多个第一过孔，分别在竖直方向上从所述多个第一接触部的底表面向所述第一电力线的顶表面延伸，

其中，所述多个第一接触部在所述第一水平方向上以相等的间隔布置。

16.根据权利要求15所述的集成电路，还包括：

第二电力线，在所述电力线层中沿所述第一水平方向延伸，所述第二电力线被配置为接收第二电源电压；

多个第二接触部，所述多个第二接触部中的每个第二接触部在所述第二水平方向上延伸，并且连接到在所述第二水平方向上彼此相邻的第三源/漏区和第四源/漏区；以及

多个第二过孔，分别在所述竖直方向上从所述多个第二接触部的底表面向所述第二电力线的顶表面延伸，

其中，所述多个第二接触部在所述第一水平方向上以相等的间隔设置。

17.根据权利要求16所述的集成电路，其中，所述多个第二接触部在所述第二水平方向上分别与所述多个第一接触部对准。

18.根据权利要求15所述的集成电路，还包括：

第三电力线，在所述电力线层中沿所述第一水平方向延伸，所述第三电力线被配置为接收所述第一电源电压；

多个第三接触部，所述多个第三接触部中的每个第三接触部在所述第二水平方向上延伸，并且连接到在所述第二水平方向上彼此相邻的第五源/漏区和第六源/漏区；以及

多个第三过孔，分别在所述竖直方向上从所述多个第三接触部的底表面向所述第三电力线的顶表面延伸，

其中，所述多个第三接触部在所述第二水平方向上与所述多个第一接触部对准。

19.根据权利要求15所述的集成电路，还包括：多个第四接触部，每个第四接触部在所述第二水平方向上延伸，连接到在所述第二水平方向上彼此相邻的第七源/漏区和第八源/漏区，并且在所述第一水平方向上与所述多个第一接触部交替地设置，

其中，所述多个第一过孔中的每个第一过孔连接到彼此相邻的所述多个第一接触部之一和所述多个第四接触部之一的底表面。

20.一种制造集成电路的方法，所述方法包括：

获得包括关于所述集成电路的第一信息的第一输入数据，所述集成电路包括多个标准单元；

在电力线层中布置沿第一水平方向延伸的多条电力线；

设置多个虚拟接触部，每个虚拟接触部在与所述第一水平方向相交的第二水平方向上延伸，并且与所述多条电力线之一重叠；

基于所述多个虚拟接触部来布置所述多个标准单元；以及

生成包括布局的第二信息的输出数据，所述布局包括所述多个标准单元，

其中，布置所述多个标准单元包括：将所述多个标准单元之中的第一标准单元的第一晶体管的第一源区布置为与所述多个虚拟接触部之中的第一虚拟接触部重叠。