CN110838484B - 包括标准单元的集成电路 - Google Patents

包括标准单元的集成电路 Download PDF

Info

Publication number
CN110838484B
CN110838484B CN201910307666.4A CN201910307666A CN110838484B CN 110838484 B CN110838484 B CN 110838484B CN 201910307666 A CN201910307666 A CN 201910307666A CN 110838484 B CN110838484 B CN 110838484B
Authority
CN
China
Prior art keywords
standard cell
horizontal direction
wells
integrated circuit
extending
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910307666.4A
Other languages
English (en)
Other versions
CN110838484A (zh
Inventor
R.阿兹马特
S.拉斯托吉
朴哲弘
梁在锡
千宽永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110838484A publication Critical patent/CN110838484A/zh
Application granted granted Critical
Publication of CN110838484B publication Critical patent/CN110838484B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • Evolutionary Computation (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种包括标准单元的集成电路包括：多个第一阱，以第一宽度沿第一水平方向延伸并具有第一导电类型；以及多个第二阱，以第二宽度沿第一水平方向延伸并具有第二导电类型，其中所述多个第一阱和所述多个第二阱在与第一水平方向正交的第二水平方向上交替布置，当m和n是大于或等于3的整数时，标准单元具有第二水平方向上的长度，该长度等于第一宽度的一半的m倍与第二宽度的一半的n倍之和。

Description

包括标准单元的集成电路
技术领域
本发明构思涉及集成电路，更具体地，涉及包括标准单元的集成电路和制造集成电路的方法。
背景技术
集成电路可以包括多个标准单元。集成电路可以包括提供相同功能的标准单元，并且可以包括提供不同功能的标准单元。此外，集成电路可以包括提供相同功能与不同特性的标准单元，并且可以包括例如在执行相同功能的多个标准单元之中基于例如操作速度、功耗、面积等选择的标准单元。根据半导体工艺的发展，可以提供具有减小的面积的标准单元，但是为了满足期望的要求，例如期望的操作速度，在给定的半导体工艺中制造的集成电路可能需要提供高的电流驱动能力的大面积标准单元。
发明内容
本发明构思涉及包括标准单元的集成电路，并提供了提供高的电流驱动能力和高效结构的标准单元、包括该标准单元的集成电路、以及制造集成电路的方法。
根据本发明构思的一方面，提供了一种包括标准单元的集成电路，该集成电路包括：沿第一水平方向延伸的多个第一阱，所述多个第一阱具有第一宽度和第一导电类型；以及沿第一水平方向延伸的多个第二阱，所述多个第二阱具有第二宽度和第二导电类型，其中所述多个第一阱和所述多个第二阱在与第一水平方向正交的第二水平方向上交替布置，以及其中标准单元具有第二水平方向上的长度，该长度等于第一宽度的一半的m倍与第二宽度的一半的n倍之和，其中m和n是大于或等于3的整数。
根据本发明构思的另一方面，提供了一种包括标准单元的集成电路，该集成电路包括：多个第一电源线，沿第一水平方向延伸并被施加第一供电电压；以及多个第二电源线，沿第一水平方向延伸并被施加第二供电电压，其中所述多个第一电源线和所述多个第二电源线在与第一水平方向正交的第二水平方向上以相等的间隔交替布置，标准单元具有第二水平方向上的长度，该长度大于或等于彼此相邻的第一电源线和第二电源线之间的节距的三倍。
根据本发明构思的另一方面，提供了一种包括标准单元的集成电路，该标准单元包括：至少两个第一有源区，具有第一导电类型并沿第一水平方向延伸；至少两个第二有源区，具有第二导电类型并沿第一水平方向延伸；以及第一栅极线，沿与第一水平方向正交的第二水平方向延伸，第一栅极线在所述至少两个第一有源区上形成晶体管，其中所述至少两个第一有源区和所述至少两个第二有源区在第二水平方向上交替布置。
附图说明
附于本说明书的附图可能按不准确的比例绘制并且可能夸大或缩小部件以便于绘图。
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1A和1B示出根据本发明构思的示例实施方式的集成电路(IC)；
图2A至2D示出根据本发明构思的示例实施方式的IC；
图3A和3B示出根据本发明构思的示例实施方式的IC；
图4和5示出根据本发明构思的示例实施方式的IC；
图6示出根据本发明构思的一示例实施方式的IC；
图7示出根据本发明构思的一示例实施方式的扩散中断部；
图8A和8B示出根据本发明构思的示例实施方式的IC；
图9示出根据本发明构思的一示例实施方式的IC；
图10是根据本发明构思的一示例实施方式的制造IC的方法的流程图；
图11是根据本发明构思的一示例实施方式的片上系统(SoC)的框图；以及
图12是根据本发明构思的一示例实施方式的包括配置为存储程序的存储器的计算系统的框图。
具体实施方式
图1A和1B示出根据本发明构思的示例实施方式的集成电路(IC)。具体地，图1A和1B是分别包括标准单元C10a和C10b的IC 10a和10b的局部布局的显示在由X轴和Y轴形成的平面上的顶视图。在下文中，将不提供参照图1A和1B给出的重复描述。
在本说明书中，X轴方向和Y轴方向可以分别被称为第一水平方向和第二水平方向，Z轴方向可以被称为垂直方向。由X轴和Y轴形成的平面可以被称为水平平面，可以理解，相对于另一部件相对地布置在+Z方向上的一部件位于该另一部件上方，并且可以理解，相对于另一部件相对地布置在-Z方向上的一部件位于该另一部件下方。此外，部件的面积可以是指部件在与水平平面平行的表面上所占据的尺寸。在本说明书的附图中，可以仅显示部分层以便于绘图，并且为了指示金属层(例如M1层)的图案与下部导电图案之间的连接，即使通路位于金属层的图案下方，该通路也可以被显示在金属层的图案上。
标准单元是包括在IC中的布局的单位，并且可以被简称为单元。IC可以包括各种各样的多个标准单元，并且标准单元可以具有与基于用于制造IC的半导体工艺预定义的规则相符合的结构。例如，如图1A所示，IC 10a可以包括以宽度“Wn”沿X轴方向延伸的多个N阱(例如NW1)、以及以宽度“Wp”沿X轴方向延伸的多个P阱(例如PW2)，所述多个N阱和所述多个P阱可以在Y轴方向上交替地布置为彼此相邻。所述多个N阱和所述多个P阱可以在Y轴方向上彼此接触。根据一些实施方式，N阱的宽度“Wn”可以与P阱的宽度“Wp”一致。根据一些实施方式，阱可以形成在衬底中，并且衬底可以包括诸如硅(Si)或锗(Ge)的半导体，或者诸如SiGe、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体，并且可以包括例如杂质掺杂阱或杂质掺杂结构的导电区。
IC 10a可以包括沿X轴方向延伸并配置为向其施加正供电电压VDD的电源线(power line)(例如第二电源线PL2和第四电源线PL4)、以及沿X轴方向延伸并配置为向其施加负供电电压VSS(或地电压)的电源线(例如第一电源线PL1和第三电源线PL3)，并且被施加正供电电压VDD的电源线和被施加负供电电压VSS的电源线可以通过按恒定节距，即“Pd”(Pd＝(Wn+Wp)/2)，间隔开而在Y轴方向上交替布置。标准单元C10a可以从第一电源线PL1至第四电源线PL4接收供电电压。
IC 10a可以包括沿Y轴方向延伸的多个栅极线。基于IC 10a的结构，标准单元C10a可以根据期望的功能进一步包括晶体管和用于布线(routing)的额外图案。虽然图1A示出了沿Y轴方向连续延伸的多个栅极线以便于绘图，但是标准单元C10a可以包括通过例如蚀刻工艺在Y轴方向上分离的栅极线，这可以共同适用于本说明书中示出的标准单元的布局。此外，虽然示出了包括在标准单元C10a中的四个栅极线，但是将理解，标准单元可以包括多于或少于四个栅极线。根据一些实施方式，栅极线可以包括功函数含金属层和间隙填充金属层。例如，功函数含金属层可以包括钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)之中的至少一种，间隙填充金属层可以包括W层或Al层。根据一些实施方式，栅极线可以包括钛铝碳化物(TiAlC)/钛氮化物(TiN)/W的堆叠结构、TiN/钽氮化物(TaN)/TiAlC/TiN/W的堆叠结构、或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在附图中，可以不显示沿X轴方向延伸的鳍以便于绘图，但是将理解，本发明构思的示例实施方式不仅适用于包括平面晶体管的单元，而且适用于包括鳍形场效应晶体管(FinFET)的单元。
根据一些实施方式，当变量m和变量n的每个是大于或等于3的整数时，标准单元可以具有满足下面的等式1的高度“H”，即Y轴方向上的长度。
例如，图1A中的标准单元C10a可以具有对应于“3/2Wn+3/2Wp”(m＝3，n＝3)的高度，并且可以具有依据等式1的最小高度。或者，根据一些实施方式，标准单元可以具有电源线之间的节距“Pd”的三倍或更多的高度，并且图1A中的标准单元C10a可以具有对应于“3Pd”的高度。因此，标准单元C10a可以完全跨越至少一个N阱(例如NW1)和至少一个P阱(例如PW2)。此外，标准单元C10a可以至少部分跨越相同导电类型的两个或更多个阱(例如NW1和NW2或PW1和PW2)。因此，标准单元C10a可以包括具有宽的沟道宽度的晶体管，并且例如，如下面参照图4和5所述，用于在标准单元C10a中形成晶体管的鳍(或有源鳍)的数量可以增加。标准单元C10a可以提供高的电流驱动能力和高的操作速度，结果，IC 10a可以具有改善的性能。
标准单元C10a可以从第一电源线PL1和第三电源线PL3接收负供电电压VSS，并从第二电源线PL2和第四电源线PL4接收正供电电压VDD。如图1A所示，第一电源线PL1和第四电源线PL4可以在标准单元C10a的边界上延伸，第一电源线PL1可以由标准单元C10a和在+Y方向上与标准单元C10a相邻的标准单元共用，第四电源线PL4可以由标准单元C10a和在-Y方向上与标准单元C10a相邻的标准单元共用。
根据一些实施方式，电源线可以在阱上沿X轴方向延伸，例如可以在阱的沿X轴方向延伸的中心线上沿X轴方向延伸。在本说明书中，部件的中心线可以是指沿着部件的中心在部件延伸的方向上延伸的虚拟线。如图1A所示，第一电源线PL1至第四电源线PL4可以分别在四个阱PW1、NW1、PW2和NW2上沿X轴方向延伸。因此，沿X轴方向和/或Y轴方向不必要地延伸以连接到第一电源线PL1至第四电源线PL4的图案可以被去除，并且标准单元C10a可以具有简单的布线结构。由于标准单元C10a的简单的布线结构，可以解决IC 10a的布线拥塞并且可以提高IC 10a的操作可靠性。
参照图1B，图1B中的标准单元C10b可以提供与图1A中的标准单元C10a相同的功能和性能，具有与图1A中的标准单元C10a相同的高度，即Y轴方向上的对应于“3/2Wn+3/2Wp”的长度，并且具有与图1A中的标准单元C10a的结构不同的结构。例如，基于与X轴平行的轴线，图1B中的标准单元C10b可以具有与图1A中的标准单元C10a对称的结构。如下面参照图10所述，在制造IC的过程中，提供相同功能且具有不同结构的标准单元可以由标准单元库(例如图10中的D102)提供，并且在放置标准单元的过程中，适当结构的标准单元可以被选择。例如，根据施加到电源线的供电电压以及其中布置标准单元的空间中的阱的导电类型，图1A中的标准单元C10a和图1B中的标准单元C10b之一可以被选择并布置。因此，IC可以包括提供相同功能和性能并分别具有不同结构的标准单元。
图2A至2D示出根据本发明构思的示例实施方式的IC。具体地，图2A至2D是示出分别包括标准单元C20a、C20b、C20c和C20d的IC 20a、20b、20c和20d的布局的顶视图。在下文中，将不提供参照图1A和1B已给出的描述以及参照图2A至2D将重复的描述。
根据一些实施方式，标准单元可以具有与阱的边界或阱的中心线重叠的边界。例如，如图2A所示，标准单元C20a中与X轴方向平行(或在Y轴方向上相面对)的一对边界中的一个边界可以与P阱PW1的边界重叠，并且其中的另一个边界可以与N阱NW2的中心线(或第四电源线PL4的中心线)重叠。标准单元C20a可以具有对应于“3/2Wn+2Wp”的高度，并且参照等式1，标准单元C20a中的变量m和变量n可以分别是3和4。因此，标准单元C20a可以包括由P阱PW1和PW2与栅极线形成的晶体管，即N沟道FET(NFET)，其具有比由N阱NW1和NW2与栅极线形成的晶体管即P沟道FET(PFET)更大的电流驱动能力。例如，当像在NAND门中那样需要串联连接的NFET的升压(boosting)时，标准单元可以像在图2A中的标准单元C20a中那样不均等地包括N阱和P阱。
参照图2B，标准单元C20b中与X轴方向平行的一对边界中的一个边界可以与N阱NW1的边界重叠，并且其中的另一个边界可以与P阱PW2的中心线(或第四电源线PL4的中心线)重叠。标准单元C20b可以具有对应于“2Wn+3/2Wp”的高度，并且参照等式1，标准单元C20b中的变量m和变量n可以分别是4和3。因此，标准单元C20b可以包括由N阱NW1和NW2与栅极线形成的晶体管，即PFET，其具有比由P阱PW1和PW2与栅极线形成的晶体管即NFET更大的电流驱动能力。
参照图2C，标准单元C20c中与X轴方向平行的一对边界中的一个边界可以与P阱PW1的中心线(或第一电源线PL1的中心线)重叠，并且其中的另一个边界可以与N阱NW2的边界重叠。标准单元C20c可以具有对应于“2Wn+3/2Wp”的高度，并且参照等式1，标准单元C20c中的变量m和变量n可以分别是4和3。根据一些实施方式，标准单元C20c可以提供与图2B中的标准单元C20b相同的功能和性能，并具有基于与X轴平行的轴线与图2B中的标准单元C20b的结构对称的结构。因此，如以上参照图1A和1B所述，在布置标准单元的过程中，图2B中的标准单元C20b和图2C中的标准单元C20c之一可以被选择并布置。
参照图2D，标准单元C20d中与X轴方向平行的一对边界中的一个边界可以与N阱NW1的中心线(或第一电源线PL1的中心线)重叠，并且其中的另一个边界可以与P阱PW2的边界重叠。标准单元C20d可以具有对应于“3/2Wn+2Wp”的高度，并且参照等式1，标准单元C20d中的变量m和变量n可以分别是3和4。根据一些实施方式，标准单元C20d可以提供与图2A中的标准单元C20a相同的功能和性能，并具有基于与X轴平行的轴线与图2A中的标准单元C20a的结构对称的结构。因此，在布置标准单元的过程中，图2A中的标准单元C20a和图2D中的标准单元C20d之一可以被选择并布置。
图3A和3B示出根据本发明构思的示例实施方式的IC。具体地，图3A和3B是示出分别包括标准单元C30a和C30b的IC 30a和30b的布局的顶视图。在下文中，将不重复与参照图1A和1B的描述重复的内容以及参照图3A和3B的描述中的重复内容。
根据一些实施方式，标准单元可以完全跨越在Y轴方向上连续布置的三个或更多个阱。例如，如图3A所示，标准单元C30a可以完全跨越两个N阱NW1和NW2以及一个P阱PW2。第五电源线PL5可以在P阱PW3上沿X轴方向延伸。因此，标准单元C30a可以具有对应于“2Wn+2Wp”的高度，并且参照等式1，标准单元C30a中的变量m和变量n两者都可以是4。因此，标准单元C30a可以均等地包括N阱和P阱，并且相比图1A和1B中的标准单元C10a和C10b可以具有更大的面积并提供更高的电流驱动能力。
参照图3B，标准单元C30b可以完全跨越两个P阱PW1和PW2以及一个N阱NW2。因此，标准单元C30b可以具有与图3A中的标准单元C30a相同的对应于“2Wn+2Wp”的高度，并且参照等式1，标准单元C30b中的变量m和变量n两者都可以是4。因此，标准单元C30b可以均等地包括N阱和P阱。根据一些实施方式，标准单元C30b可以提供与图3A中的标准单元C30a相同的功能和性能，在布置标准单元的过程中，图3A中的标准单元C30a和图3B中的标准单元C30b之一可以被选择并布置。
图4和5示出根据本发明构思的示例实施方式的IC。具体地，图4是示出包括标准单元C40的IC 40的布局的顶视图，图5是示出IC 40沿图4中的线Y-Y'截取的剖面的剖视图。
IC 40可以包括在阱上沿X轴方向延伸的多个鳍。例如，在P阱PW1上包括第一有源鳍F1的鳍可以沿X轴方向延伸，在N阱NW1上包括第二有源鳍F2的鳍可以沿X轴方向延伸，在P阱PW2上包括第三有源鳍F3的鳍可以沿X轴方向延伸，在N阱NW2上包括第四有源鳍F4的鳍可以沿X轴方向延伸。栅极绝缘层可以形成在栅极线与鳍之间。根据一些实施方式，栅极绝缘层可以包括硅氧化物层、高电介质层或其组合。根据一些实施方式，界面层可以在鳍与栅极绝缘层之间，界面层可以包括例如氧化物层、氮化物层或氮氧化物层的绝缘材料。源极/漏极区可以在鳍上形成在栅极线的两侧。根据一些实施方式，源极/漏极区可以包括形成在鳍的一部分中的杂质离子注入区、从形成在鳍中的凹陷区外延生长的半导体外延层、或其组合。
标准单元C40可以包括阱中的其上形成晶体管的区域，即有源区，并且延伸到有源区上的鳍可以与栅极线GL形成晶体管。例如，标准单元C40可以包括作为P阱PW1的一部分沿X轴方向延伸的第一p型有源区RXp1，并且在第一p型有源区RXp1上沿X轴方向延伸的第一有源鳍F1可以与栅极线GL形成NFET。此外，标准单元C40可以包括作为N阱NW1的一部分沿X轴方向延伸的第一n型有源区RXn1，并且在第一n型有源区RXn1上沿X轴方向延伸的第二有源鳍F2可以与栅极线GL形成PFET。类似地，第三有源鳍F3可以在P阱PW2的第二p型有源区RXp2上沿X轴方向延伸，第四有源鳍F4可以在N阱NW2的第二n型有源区RXn2上沿X轴方向延伸。根据一些实施方式，可以规定有源区包括鳍的下部。
不在有源区上的鳍，即除第一至第四有源鳍F1、F2、F3和F4以外的鳍，可以不形成晶体管，并且可以被称为虚设鳍。虽然虚设鳍保持与图4和5中的有源鳍的结构相似的结构，但是根据一些实施方式，与图4和5不同，虚设鳍的至少一部分可以(例如通过蚀刻工艺)被去除。此外，根据一些实施方式，沟槽可以形成在沿Y轴方向彼此相邻的有源区之间，因而沿Y轴方向彼此相邻的阱的至少一部分可以被去除。
虽然由于第二电源线PL2和第三电源线PL3而未在图4中示出，但是如图5所示，第二有源鳍F2可以包括布置在第二电源线PL2下方的两个有源鳍，第三有源鳍F3可以包括布置在第三电源线PL3下方的两个有源鳍。因此，标准单元C40中由一个栅极线(例如GL)形成的NFET可以由最多八个鳍形成，该八个鳍包括在第一p型有源区RXp1和第二p型有源区RXp2上沿X轴方向延伸的第一有源鳍F1和第三有源鳍F3。类似地，标准单元C40中由一个栅极线(例如GL)形成的PFET可以由最多八个鳍形成，该八个鳍包括在第一n型有源区RXn1和第二n型有源区RXn2上沿X轴方向延伸的第二有源鳍F2和第四有源鳍F4。在下面的附图中，为了便于绘图，可以仅示出阱的有源区，并且可以不示出沿X轴方向延伸的鳍。
图6示出根据本发明构思的一示例实施方式的IC。具体地，图6是示出包括标准单元C60的IC 60的布局的顶视图。
在IC 60中，第一p型有源区RXp1和第二p型有源区RXp2以及第一n型有源区RXn1和第二n型有源区RXn2可以沿X轴方向延伸，并且多个栅极线(例如第一栅极线GL61和第二栅极线GL62等)可以在有源区上沿Y轴方向延伸。此外，在IC 60中，第一至第四电源线PL1、PL2、PL3和PL4可以沿X轴方向延伸。与标准单元C10a类似，标准单元C60可以具有对应于“3/2Wn+3/2Wp”的高度，从第一电源线PL1和第三电源线PL3接收负供电电压VSS，并从第二电源线PL2和第四电源线PL4接收正供电电压VDD。
根据一些实施方式，标准单元可以包括形成晶体管的栅极线和相同导电类型的且在Y轴方向上间隔开的有源区(或形成在有源区上的鳍)。例如，第一栅极线GL61可以分别在第一n型有源区RXn1和第二n型有源区RXn2上形成PFET。根据一些实施方式，由第一栅极线GL61形成的PFET可以具有彼此电连接的源极/漏极区，并且可以对应于在与标准单元C60对应的电路图中具有相对高的驱动电流和操作速度的一个PFET。
根据一些实施方式，晶体管的源极/漏极区可以通过布置在有源区上的接触和通路连接到电源线。例如，如图6所示，第二p型有源区RXp2上由第二栅极线GL62形成的NFET的源极/漏极区(或源极区)可以通过第一接触CT1和第一通路V1电连接到第三电源线PL3，并通过其接收负供电电压VSS。因此，在第二p型有源区RXp2上沿X轴方向或Y轴方向延伸的图案可以被省略，标准单元C60可以具有简单的布线结构。
图7示出根据本发明构思的一示例实施方式的扩散中断部(DB)。具体地，图7的上部是示出包括DB的IC 70的布局的顶视图，图7的下部是示出沿图7的上部中的线X-X'截取的剖面的剖视图。
根据一些实施方式，标准单元的鳍和/或有源区可以由DB终止。DB可以被插入以减小彼此相邻的单元之间的影响，例如局部布局效应(LLE)，在彼此相邻的单元之间分离杂质掺杂区，并且被填充以绝缘体。根据一些实施方式，DB可以在彼此相邻的单元之间仅分离鳍，或者根据一些另外的实施方式，DB可以在彼此相邻的单元之间分离有源区和/或阱。
参照图7，第一有源区RX71和第二有源区RX72可以沿X轴方向延伸，第一有源区RX71和第二有源区RX72上的多个栅极线G11至G23可以沿Y轴方向彼此平行地延伸。多个栅极线G11至G23之间的节距可以被称为一个接触多晶节距(contacted poly pitch)(CPP)。
双扩散中断部(DDB)在X轴方向上可以具有约一个CPP或更大的长度。例如，第一有源区RX71和第二有源区RX72可以由第一DDB DDB1分离，第一鳍F71和第二鳍F72也可以由第一DDB DDB1分离。此外，第二鳍F72和第三鳍F73可以由第二DDB DDB2分离。DDB上的栅极线可以被称为虚设栅极线，可以不形成有源区和晶体管，并且在一些实施方式中可以用作导电路径。例如，第一DDB DDB1上的栅极线G12至G16是虚设栅极线并且可以不形成晶体管，第二DDB DDB2上的栅极线G18和G19也是虚设栅极线并且可以不形成晶体管。根据一些实施方式，与图7不同，DDB或单扩散中断部(SDB)可以使N型区即N阱彼此分离。
SDB可以具有X轴方向上的与栅极线的宽度大致相同的长度。例如，第三鳍F73和第四鳍F74可以由第一SDB SDB1分离，并且SDB上可以不形成栅极线。根据一些实施方式，与图7不同，SDB可以分离有源区。在下文中，将通过主要参照第二DDB DDB2和第一SDB SDB1来描述本发明构思的示例实施方式。
图8A和8B示出根据本发明构思的示例实施方式的IC。具体地，图8A和8B是示出分别包括标准单元C80a和C80b的IC 80a和80b的布局的顶视图。
根据一些实施方式，标准单元可以包括根据有源区的导电类型由SDB或DDB终止的鳍和/或有源区。DB可以提供对相邻元件例如晶体管有利的LLE，因而更靠近DB的晶体管可以具有更好的特性，例如更高的电流驱动能力和操作速度。此外，根据相邻DB的类型，晶体管可以具有不同的特性。例如，与SDB相邻的PFET可以提供比与DDB相邻的PFET更好的特性，例如更高的操作电流。此外，与DDB相邻的NFET可以提供比与SDB相邻的NFET更好的特性，例如更高的操作电流。因此，如图8A和8B所示，标准单元C80a和C80b可以包括由DDB终止的N型鳍(或N型源极/漏极区)和由SDB终止的P型鳍(或P型源极/漏极区)。其中混合并使用了不同结构的DB的这种结构可以被称为混合扩散中断部(MDB)。
参照图8A，标准单元C80a可以具有对应于“3/2Wn+3/2Wp”的高度，并从第一至第四电源线PL1、PL2、PL3和PL4接收供电电压。标准单元C80a可以包括在第一p型有源区RXp1和第二p型有源区RXp2上沿X轴方向延伸的五个有源鳍，并包括在第一n型有源区RXn1和第二n型有源区RXn2上沿X轴方向延伸的五个有源鳍。MDB MDB1和MDB2在标准单元C80a中可以形成在与Y轴方向平行的边界上，因而标准单元C80a中与Y轴方向平行的边界可以位于栅极线之间。
在第一p型有源区RXp1和第二p型有源区RXp2上沿X轴方向延伸的有源鳍可以由DDB终止。例如，第一p型有源区RXp1上的第一鳍F81和第二p型有源区RXp2上的第三鳍F83可以分别由第一DDB DDB1和第二DDB DDB2终止。此外，在第一n型有源区RXn1和第二n型有源区RXn2上沿X轴方向延伸的有源鳍可以由SDB终止。例如，第一n型有源区RXn1上的第二鳍F82和第二n型有源区RXn2上的第四鳍F84可以分别由第一SDB SDB1和第二SDB SDB2终止。
参照图8B，标准单元C80b可以具有对应于“3/2Wn+2Wp”的高度，并从第一至第四电源线PL1、PL2、PL3和PL4接收供电电压。标准单元C80b可以包括在第一p型有源区RXp1和第二p型有源区RXp2上沿X轴方向延伸的八个有源鳍，并包括在第一n型有源区RXn1和第二n型有源区RXn2上沿X轴方向延伸的五个有源鳍。MDB MDB1和MDB2在标准单元C80b中可以形成在与Y轴方向平行的边界上。
在第一p型有源区RXp1和第二p型有源区RXp2上沿X轴方向延伸的有源鳍可以由DDB终止。例如，第一p型有源区RXp1上的第一鳍F81和第二p型有源区RXp2上的第三鳍F83可以分别由第一DDB DDB1和第二DDB DDB2终止。此外，在第一n型有源区RXn1和第二n型有源区RXn2上沿X轴方向延伸的有源鳍可以由SDB终止。例如，第一n型有源区RXn1上的第二鳍F82和第二n型有源区RXn2上的第四鳍F84可以分别由第一SDB SDB1和第二SDB SDB2终止。
图9示出根据本发明构思的一示例实施方式的IC。具体地，图9是示出包括第一标准单元C81至第七标准单元C87的IC 90的布局的顶视图。
IC 90可以包括沿X轴方向延伸的第一至第三n型有源区RXn1、RXn2和RXn3以及第一p型有源区RXp1和第二p型有源区RXp2。此外，IC 90可以包括在第一至第三n型有源区RXn1、RXn2和RXn3上沿X轴方向延伸且被施加正供电电压VDD的第一电源线PL1、第三电源线PL3和第五电源线PL5，并包括在第一p型有源区RXp1和第二p型有源区RXp2上沿X轴方向延伸且被施加负供电电压VSS的第二电源线PL2和第四电源线PL4。如以上参照图1A所述，第一电源线PL1至第五电源线PL5之间的节距“Pd”可以是“(Wn+Wp)/2”。
IC 90可以包括具有各种高度即Y轴方向上的长度的标准单元。例如，第一标准单元C81和第三标准单元C83的每个可以具有对应于“1/2Wn+1/2Wp”的高度，第四标准单元C84可以具有对应于“Wn+Wp”的高度，第二标准单元C82和第六标准单元C86的每个可以具有对应于“3/2Wn+3/2Wp”的高度，第五标准单元C85可以具有对应于“Wn+2Wp”的高度，第七标准单元单元C87可以具有对应于“3/2Wn+2Wp”的高度。
根据一些实施方式，标准单元可以具有与有源区的中心线(或电源线的中心线)重叠的边界，或者具有与有源区之间的中心线(或阱的边界)重叠的边界。例如，第七标准单元C87可以具有与第一n型有源区RXn1的中心线(或第一电源线PL1的中心线)重叠的边界，或者具有与第二p型有源区RXp2和第三n型有源区RXn3之间的中心线重叠的边界。如图9所示，当标准单元具有与有源区的中心线重叠的边界时，电源线下方的有源区的一部分可以被去除，以与相邻的标准单元分离。例如，在第六标准单元C86的与第一n型有源区RXn1的中心线重叠的边界附近，IC 90可以包括区域DT，第一n型有源区RXn1的一部分从区域DT被去除。
图10是根据本发明构思的一示例实施方式的制造IC的方法的流程图。在下文中，参照图1A和1B给出的描述也适用于参照图10的描述。
标准单元库(或单元库)D102可以包括关于标准单元的信息，例如功能信息、特性信息、布局信息等。如图10所示，标准单元库D102可以包括第一数据D102_1、第二数据D102_2等，每个数据定义标准单元的布局。根据一些实施方式，对于配置为提供相同功能和性能的标准单元，第一数据D102_1和第二数据D102_2可以分别定义基于与X轴平行的轴线相互对称的结构。如以上参照图1A和1B所述，由第一数据D102_1和第二数据D102_2定义的标准单元可以具有由等式1确定的高度，即Y轴方向上的长度。如上所述，由第一数据D102_1和第二数据D102_2定义的标准单元的布局可以具有简单结构和高的电流驱动能力两者。
在操作S10中，可以执行从寄存器传输级(RTL)数据D101生成网表数据D103的逻辑综合操作。例如，通过参照标准单元库D102执行逻辑综合，半导体设计工具(例如逻辑综合工具)可以从使用硬件描述语言(HDL)(诸如超高速集成电路(VHSIC)HDL(VHDL)或Verilog)创建的RTL数据D101生成包括比特流或网表的网表数据D103。标准单元库D102可以包括关于根据本发明构思的示例实施方式的标准单元的良好性能的信息，并且标准单元可以参照逻辑综合过程中的信息被包括在IC中。
在操作S20中，可以执行从网表数据D103生成布局数据D104的布局布线(P&R)操作。如图10所示，P&R操作S20可以包括多个操作S21、S22和S23。
在操作S21中，可以执行放置标准单元的操作。例如，半导体设计工具(例如P&R工具)可以参照标准单元库D102自网表数据D103布置多个标准单元。例如，参照第一数据D102_1和第二数据D102_2，半导体设计工具可以选择由网表数据D103定义的标准单元的布局之一并布置所选择的标准单元的布局。
在操作S22中，可以执行生成互连的操作。互连可以将标准单元的输出引脚电连接到输入引脚，并包括例如至少一个通路和至少一个导电图案。
在操作S23中，可以执行生成布局数据D104的操作。布局数据D104可以具有例如图形数据库系统信息交换(GDSII)的格式，并包括标准单元的互连的几何信息。
在操作S30中，可以执行光学邻近校正(OPC)。OPC可以是这样的操作，其通过校正由用于制造IC的半导体工艺中包括的光刻中的光的特性所致的诸如折射的变形现象而形成期望形状的图案，并且掩模上的图案可以通过将OPC应用到布局数据D104来确定。根据一些实施方式，IC的布局在操作S30中可以被限制性地改变，并且操作S30中IC的限制性改变可以被称为设计打磨(design polishing)，作为用于优化IC结构的后处理。
在操作S40中，可以执行制造掩模的操作。例如，掩模的图案可以通过将OPC应用到布局数据D104来定义以在多个层上形成图案，或者用于形成多个层的每个的图案的至少一个掩模(或光掩模)可以被制造。
在操作S50中，可以执行制造IC的操作。例如，通过使用在操作S40中制造的至少一个掩模图案化多个层，IC可以被制造。如图10所示，操作S50可以包括操作S51和S52。
在操作S51中，可以执行前段(FEOL)工艺。FEOL(或FEOL工艺)可以是在制造IC的过程中在衬底上形成单独的元件(例如晶体管、电容器、电阻器等)的工艺。例如，FEOL可以包括平坦化和清洁晶片、形成沟槽、形成阱、形成栅极线、形成源极和漏极等。
在操作S52中，可以执行后段(BEOL)工艺。BEOL(或BEOL工艺)可以是在制造IC的过程中将单独的元件(例如晶体管、电容器、电阻器等)互连的工艺。例如，BEOL可以包括使栅极、源极和漏极区硅化，添加电介质，平坦化，形成孔，添加金属层，形成通路，形成钝化层等。此后，IC可以被封装在半导体封装中并被用作用于各种应用的部件。
图11是根据本发明构思的一示例实施方式的片上系统(SoC)110的框图。SoC 110是半导体器件，并且可以包括根据本发明构思的一示例实施方式的IC。SoC 110是其中实现诸如配置为执行各种功能的知识产权的复杂功能块的单个芯片，并且根据本发明构思的示例实施方式的标准单元可以被包括在SoC 110中的相应功能块中，因而可以实现配置为提供改善的性能和操作可靠性的SoC 110。
参照图11，SoC 110可以包括调制解调器112、显示控制器113、存储器114、外部存储控制器115、中央处理单元(CPU)116、事务单元117、电力管理集成电路(PMIC)118、图形处理单元(GPU)119，并且SoC 110中的功能块可以通过系统总线111彼此通信。
能够总体上控制SoC 110的操作的CPU 116可以控制其它功能块即调制解调器112、显示控制器113、存储器114、外部存储控制器115、事务单元117、PMIC 118和GPU 119的操作。调制解调器112可以解调从外部接收的信号，或者调制在SoC 110内部产生的信号并将调制的信号发送到外部。外部存储控制器115可以控制向连接到SoC 110的外部存储器件发送数据和从连接到SoC 110的外部存储器件接收数据的操作。例如，存储在外部存储器件中的程序和/或数据可以在外部存储控制器115的控制下被提供给CPU 116或GPU 119。GPU119可以执行与图形处理有关的程序指令。GPU 119可以通过外部存储控制器115接收图形数据，并且可以通过外部存储控制器115将由GPU119处理的图形数据发送到SoC 110的外部。事务单元117可以监视相应功能块的数据事务，PMIC 118可以在事务单元117的控制下控制将供应到每个功能块的电力。显示控制器113可以控制SoC 110外部的显示器(或显示装置)以将在SoC 110内部产生的数据发送到显示器。
存储器114可以包括作为非易失性存储器的电可擦除可编程只读存储器(EEPROM)、闪速存储器、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)等，并包括作为易失性存储器的动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)等。
图12是根据本发明构思的一示例实施方式的包括配置为存储程序的存储器的计算系统120的框图。根据本发明构思的示例实施方式的制造IC的方法(例如图10中的方法)的至少一些操作可以在计算系统120中执行。
计算系统120可以是诸如台式计算机、工作站或服务器的不移动的计算系统，或者诸如膝上型计算机的便携式计算系统。如图12所示，计算系统120可以包括处理器121、输入/输出(I/O)装置122、网络接口123、RAM124、ROM 125和存储装置126。处理器121、I/O装置122、网络接口123、RAM 124、ROM 125和存储装置126可以连接到总线127并通过总线127彼此通信。
处理器121可以被称为处理单元，并且可以包括能够执行随机指令集(例如英特尔架构(IA)-32、64位扩展IA-32、x86-64、Power PC、Sparc、每秒百万指令(MIPS)、高级精简指令集计算机(RISC)机器(ARM)、IA-64等)的至少一个核，诸如微处理器、应用处理器(AP)、数字信号处理器(DSP)和GPU。例如，处理器121可以通过总线127访问存储器，即RAM 124或ROM125，并执行存储在RAM 124或ROM 125中的指令。
RAM 124可以存储配置为制造根据本发明构思的一示例实施方式的IC的程序124_1或程序124_1的至少一部分，并且程序124_1可以指示处理器121执行制造IC的方法(例如图10中的方法)的至少一些操作。也就是，程序124_1可以包括可由处理器121执行的多个指令，并且程序124_1中包括的所述多个指令可以用于使处理器121执行以上参照图10描述的流程图的至少一些操作。
即使供应到计算系统120的电力被阻断，存储装置126也不会丢失存储在其中的数据。例如，存储装置126可以包括非易失性存储器件或者包括诸如磁带、光盘或磁盘的存储介质。此外，存储装置126可以可附接于计算系统120或者可从计算系统120拆卸。存储装置126可以存储根据本发明构思的一示例实施方式的程序124_1，并且在程序124_1由处理器121执行之前，程序124_1或其至少一部分可以从存储装置126加载到RAM 124。或者，存储装置126可以存储使用编程语言创建的文件，并且由编译器等从该文件生成的程序124_1或其至少一部分可以加载到RAM 124。此外，如图12所示，存储装置126可以存储数据库(DB)126_1，DB 126_1可以包括设计IC所需的信息，例如图10中的标准单元库D102。
存储装置126可以存储将由处理器121处理的数据或处理器121处理过的数据。也就是，处理器121可以通过根据程序124_1处理存储在存储装置126中的数据而生成数据，并将生成的数据存储在存储装置126中。例如，存储装置126可以存储图10中的RTL数据D101、网表数据D103和/或布局数据D104。
I/O装置122可以包括诸如键盘和定点装置(pointing device)的输入装置、以及诸如显示装置和打印机的输出装置。例如，通过I/O装置122，用户可以触发借助于处理器121的对程序124_1的执行，输入图10中的RTL数据D101和/或网表数据D103，并检查图10中的布局数据D104。
网络接口123可以提供对计算系统120外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，并且通信链路可以包括有线链路、光链路、无线链路、或其它类型的随机链路。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2018年8月16日在韩国知识产权局提交的韩国专利申请第10-2018-0095734号的权益，其公开通过引用全文合并于此。

Claims (10)

1.一种包括标准单元的集成电路，所述集成电路包括：
沿第一水平方向延伸的多个第一阱，所述多个第一阱具有第一宽度和第一导电类型；以及
沿所述第一水平方向延伸的多个第二阱，所述多个第二阱具有第二宽度和第二导电类型，
其中所述多个第一阱和所述多个第二阱在与所述第一水平方向正交的第二水平方向上交替布置，以及
其中所述标准单元具有在所述第二水平方向上的长度，该长度等于所述第一宽度的一半的m倍与所述第二宽度的一半的n倍之和，其中m和n是等于或大于3的整数。
2.根据权利要求1所述的集成电路，其中所述标准单元的平行于所述第一水平方向的边界与第一阱和第二阱之间的边界重叠，或者与第一阱或第二阱的沿所述第一水平方向延伸的中心线重叠。
3.根据权利要求1所述的集成电路，还包括：
多个第一电源线，在所述多个第一阱上沿所述第一水平方向延伸，所述多个第一电源线配置为使得被施加第一供电电压；以及
多个第二电源线，在所述多个第二阱上沿所述第一水平方向延伸，所述多个第二电源线配置为使得被施加第二供电电压。
4.根据权利要求3所述的集成电路，其中所述标准单元被配置为从至少两个第一电源线接收所述第一供电电压或者从至少两个第二电源线接收所述第二供电电压。
5.根据权利要求1所述的集成电路，其中所述标准单元包括：
多个第一鳍，在两个或更多个第一阱上沿所述第一水平方向延伸；以及
第一栅极线，沿所述第二水平方向延伸，所述第一栅极线与所述多个第一鳍形成晶体管。
6.根据权利要求5所述的集成电路，其中所述标准单元还包括：
多个第二鳍，在两个或更多个第二阱上沿所述第一水平方向延伸；以及
第二栅极线，沿所述第二水平方向延伸，所述第二栅极线与所述多个第二鳍形成晶体管。
7.根据权利要求1所述的集成电路，其中所述标准单元还包括：
至少一个第一鳍，在第一阱上沿所述第一水平方向延伸；和
至少一个第二鳍，在第二阱上沿所述第一水平方向延伸，以及
所述至少一个第一鳍和所述至少一个第二鳍通过所述标准单元的边界上的扩散中断部被终止。
8.根据权利要求7所述的集成电路，其中所述第一导电类型是n型，并且所述第二导电类型是p型，
所述至少一个第一鳍由单扩散中断部终止，以及
所述至少一个第二鳍由双扩散中断部终止。
9.根据权利要求1所述的集成电路，其中所述标准单元还包括：
多个第一鳍，在至少一个第一阱上沿所述第一水平方向延伸；和
多个第二鳍，在至少一个第二阱上沿所述第一水平方向延伸，以及
所述多个第一鳍的数量不同于所述多个第二鳍的数量。
10.根据权利要求1所述的集成电路，其中所述第一宽度与所述第二宽度相同。
CN201910307666.4A 2018-08-16 2019-04-17 包括标准单元的集成电路 Active CN110838484B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0095734 2018-08-16
KR1020180095734A KR102599048B1 (ko) 2018-08-16 2018-08-16 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법

Publications (2)

Publication Number Publication Date
CN110838484A CN110838484A (zh) 2020-02-25
CN110838484B true CN110838484B (zh) 2024-05-07

Family

ID=69524164

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910307666.4A Active CN110838484B (zh) 2018-08-16 2019-04-17 包括标准单元的集成电路

Country Status (3)

Country Link
US (2) US11461521B2 (zh)
KR (1) KR102599048B1 (zh)
CN (1) CN110838484B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102599048B1 (ko) * 2018-08-16 2023-11-06 삼성전자주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
KR102539066B1 (ko) * 2018-11-09 2023-06-01 삼성전자주식회사 서로 다른 타입의 셀들을 포함하는 집적 회로, 그 설계 방법 및 설계 시스템
US11735625B2 (en) * 2019-10-30 2023-08-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
US11355395B2 (en) 2020-05-22 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit in hybrid row height structure
KR20230065976A (ko) * 2020-09-14 2023-05-12 시놉시스, 인크. 셀 설계를 위한 혼합 확산 브레이크
US20220115405A1 (en) * 2020-10-08 2022-04-14 Qualcomm Incorporated Heterogeneous height logic cell architecture
US11929325B2 (en) * 2021-08-18 2024-03-12 Qualcomm Incorporated Mixed pitch track pattern
CN116581121B (zh) * 2023-07-13 2024-02-23 深圳中安辰鸿技术有限公司 一种芯片版图
CN117272915B (zh) * 2023-11-17 2024-02-27 飞腾信息技术有限公司 一种集成电路设计方法、设计装置和相关设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142274A (zh) * 2009-12-24 2011-08-03 瑞萨电子株式会社 半导体器件
CN106601736A (zh) * 2015-08-26 2017-04-26 三星电子株式会社 电源栅极开关系统
CN107818975A (zh) * 2016-09-12 2018-03-20 台湾积体电路制造股份有限公司 改进的静电放电器件及其形成方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08316331A (ja) * 1995-03-15 1996-11-29 Toshiba Corp 半導体集積回路及びその設計方法
US6566720B2 (en) * 2000-10-05 2003-05-20 United Memories, Inc. Base cell layout permitting rapid layout with minimum clock line capacitance on CMOS standard-cell and gate-array integrated circuits
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
JP2005203447A (ja) 2004-01-13 2005-07-28 Toshiba Corp 半導体集積回路、半導体集積回路設計システム及び半導体集積回路設計方法
JP2006196872A (ja) * 2004-12-17 2006-07-27 Matsushita Electric Ind Co Ltd 標準セル、標準セルライブラリ、半導体装置、及びその配置方法
JP2008153435A (ja) * 2006-12-18 2008-07-03 Matsushita Electric Ind Co Ltd 半導体集積回路
JP5552775B2 (ja) 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
US8431968B2 (en) 2010-07-28 2013-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Electromigration resistant standard cell device
WO2013065080A1 (ja) * 2011-10-31 2013-05-10 パナソニック株式会社 半導体集積回路装置
US9007095B2 (en) 2012-02-17 2015-04-14 Broadcom Corporation Efficient non-integral multi-height standard cell placement
US8698205B2 (en) 2012-05-25 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout having mixed track standard cell
US9734276B2 (en) * 2014-10-22 2017-08-15 Samsung Electronics Co., Ltd. Integrated circuit and method of designing layout of the same
KR102383650B1 (ko) * 2015-06-04 2022-04-06 삼성전자주식회사 반도체 장치
US9887210B2 (en) * 2015-08-28 2018-02-06 Samsung Electronics Co., Ltd. Semiconductor device
US9929087B2 (en) 2015-11-16 2018-03-27 Taiwan Semiconductor Manufacturing Co., Ltd Enhancing integrated circuit density with active atomic reservoir
KR102497218B1 (ko) 2016-04-29 2023-02-07 삼성전자 주식회사 복합 논리 셀을 포함하는 집적 회로
US10366196B2 (en) 2016-06-22 2019-07-30 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
US10380315B2 (en) 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
US10270430B2 (en) * 2016-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cell of transmission gate free circuit and integrated circuit and integrated circuit layout including the same
KR102495912B1 (ko) * 2018-08-10 2023-02-03 삼성전자 주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
KR102599048B1 (ko) * 2018-08-16 2023-11-06 삼성전자주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
US10909298B1 (en) * 2020-04-15 2021-02-02 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Well contact cell with doped tap region separated from active region, and methods to form same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142274A (zh) * 2009-12-24 2011-08-03 瑞萨电子株式会社 半导体器件
CN106601736A (zh) * 2015-08-26 2017-04-26 三星电子株式会社 电源栅极开关系统
CN107818975A (zh) * 2016-09-12 2018-03-20 台湾积体电路制造股份有限公司 改进的静电放电器件及其形成方法

Also Published As

Publication number Publication date
US20200057830A1 (en) 2020-02-20
US11461521B2 (en) 2022-10-04
CN110838484A (zh) 2020-02-25
US11868691B2 (en) 2024-01-09
US20230015367A1 (en) 2023-01-19
KR20200020262A (ko) 2020-02-26
KR102599048B1 (ko) 2023-11-06

Similar Documents

Publication Publication Date Title
CN110838484B (zh) 包括标准单元的集成电路
US11121155B2 (en) Integrated circuit including multiple height cell and method of fabricating the integrated circuit
US10990740B2 (en) Integrated circuits including standard cells and methods of manufacturing the integrated circuits
US11494544B2 (en) Integrated circuit including cells of different heights and method of designing the integrated circuit
US11101267B2 (en) Integrated circuit including multiple-height cell and method of manufacturing the integrated circuit
US10593701B2 (en) Semiconductor device including a gate pitch and an interconnection line pitch and a method for manufacturing the same
US11437315B2 (en) Integrated circuit having heterogeneous gate contacts over active regions
US11755809B2 (en) Integrated circuit including asymmetric power line and method of designing the same
US20210384186A1 (en) Integrated circuit including simple cell interconnection and method of designing the same
US20220208757A1 (en) Integrated circuit devices
US20240203973A1 (en) Integrated circuit including standard cell and filler cell
US11410988B2 (en) Integrated circuit including multiple height cell and method of designing the same
US20230040733A1 (en) Integrated circuit including standard cell and method of fabricating the same
US20220262785A1 (en) Integrated circuit including signal line and power line and method of designing the same
US20220189945A1 (en) Integrated circuit including connection line
US20220253283A1 (en) Adder cell and integrated circuit including the same
CN115763470A (zh) 包括电源门控电路的集成电路
KR20230040755A (ko) 다중 높이 표준 셀 및 이를 포함하는 집적 회로
CN113675184A (zh) 包括标准单元的集成电路及其制造方法
US20230290686A1 (en) Method of designing layout of semiconductor device and method of manufacturing semiconductor device
US20240243117A1 (en) Integrated circuit including standard cells and method of designing the same
US20230326519A1 (en) Sram Performance Optimization Via Transistor Width And Threshold Voltage Tuning
TW202318418A (zh) 包括標準胞元的半導體裝置
CN118057611A (zh) 包括标准单元的集成电路及制造该集成电路的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant