JP2005203447A

JP2005203447A - 半導体集積回路、半導体集積回路設計システム及び半導体集積回路設計方法

Info

Publication number: JP2005203447A
Application number: JP2004005978A
Authority: JP
Inventors: Koichi Kinoshita; 浩一木下
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-01-13
Filing date: 2004-01-13
Publication date: 2005-07-28
Also published as: US7329938B2; US20050156200A1

Abstract

【課題】トランジスタを配置するスペースを大きく確保することができるスタンダードセルを用いた半導体集積回路、半導体集積回路設計システム及び半導体集積回路設計方法を提供する。
【解決手段】互いに隣接するｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1にまたがり配置され、ｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2の内部の分割線を一方の端部とし、ｎウェルＲＯＷ_j-1，ＲＯＷ_j+1の内部の分割線を他方の端部とし、一方及び他方の端部により自己の高さが定義される第１セル１０ａ〜１０ｋと、第１セル１０ａ〜１０ｋの倍の高さとし、互いに隣接するｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1の列方向に測った幅のすべてを自己の高さとするようにｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1にまたがって配置された第２セル２０ａ〜２０ｃとを備える。
【選択図】図１

Description

本発明は、半導体集積回路に関し、特に、半導体集積回路の設計に用いるスタンダードセルに関する。

短時間で半導体集積回路を半導体基板上に高集積に形成するための半導体集積回路設計方法（レイアウト技術）として、スタンダードセル方式がある。スタンダードセル方式は、予め人手もしくは計算機によって設計され検証されたインバータやＮＡＮＤ素子等の回路を構成する基本的単位の機能回路をスタンダードセルとして用意しておき、これに金属配線層を形成して所望のＬＳＩチップを設計する方式である。

従来のスタンダードセル方式では、スタンダードセルを整然と配置するので大きなトランジスタを配置するためのスペースを確保することができない。しかし、大きなトランジスタが必要なときは、トランジスタのチャネル長方向に広げたセルを作る、もしくはチャネル幅方向にセルを重ねることでトランジスタを配置するためのスペースを確保する方法が開示されている（例えば、特許文献１参照。）。

「ダブルハイトセル」とは、２つのセルをチャネル幅方向に重ねることで、ｐウェル領域又はｎウェル領域のどちらか一方にトランジスタを配置するための大きな面積を確保できるセルである。「トリプルハイトセル」とは、３つのセルをチャネル幅方向に重ねることで、ｐウェル領域及びｎウェル領域の両方ともに大きな面積を確保することができるセルである。

しかし、従来のダブルハイトセル及びトリプルハイトセルは、ｐウェル領域又はｎウェル領域にトランジスタを配置するための大きな面積を確保できる反面、上下に分断されてしまうｐウェル領域及びｎウェル領域もできてしまう。分断されたｐウェル領域及びｎウェル領域は、トランジスタを配置するスペースが通常セルと同様の大きさしか確保できないため、実際に配置できるトランジスタの大きさは制限される。
特開平７−２４９７４７号公報

そこで、本発明は上記背景技術における課題を解決するためになされたものであって、トランジスタを配置するスペースを大きく確保することができるスタンダードセルを用いた半導体集積回路、半導体集積回路設計システム及び半導体集積回路設計方法を提供することを目的とする。

上記目的を達成するために、本発明の第１の特徴は、（イ）列方向に互いに周期的かつ交互に配置され、行方向にそれぞれ伸延するｐウェル及びｎウェルを基礎として複数のスタンダードセルを配置した半導体集積回路であって、（ロ）互いに隣接するｐウェルとｎウェルにまたがり配置され、ｐウェルの内部の分割線を一方の端部とし、ｎウェルの内部の分割線を他方の端部とし、一方及び他方の端部により自己の高さが定義される第１セルと、（ハ）第１セルの倍の高さとし、互いに隣接するｐウェルとｎウェルの列方向に測った幅のすべてを自己の高さとするようにｐウェルとｎウェルにまたがって配置された第２セルとを備えることを特徴とする半導体集積回路であることを要旨とする。

本発明の第２の特徴は、（イ）半導体集積回路に配置する互いに隣接するｐウェルとｎウェルにまたがり配置され、ｐウェルの内部の分割線を一方の端部とし、ｎウェルの内部の分割線を他方の端部とし、一方及び他方の端部により自己の高さが定義される第１セル、及び第１セルの倍の高さとし、互いに隣接するｐウェルとｎウェルの列方向に測った幅のすべてを自己の高さとするようにｐウェルとｎウェルにまたがって配置された第２セルのそれぞれの有する機能回路とサイズのデータを記憶するセルデータ記憶装置と、（ロ）半導体集積回路に使用する機能回路を有する第１セル及び第２セルをセルデータ記憶装置から取得して、取得した第１セル及び第２セルを適宜配置し、結線する自動配置配線手段と、（ハ）自動配置配線手段で配置配線されたセルの中から第２セルを検出し、検出された第２セルの中から物理的に孤立している第２セルを更に検出する第２セル検出手段と、（ニ）孤立している第２セルと、孤立している第２セルから最も近くに配置されている第２セルとの距離を測定し、測定した距離と設計仕様により決定する第２セル間規定距離とを比較する第２セル間距離測定手段と、（ホ）第２セル間距離測定手段で測定した距離と第２セル間規定距離より短いときに、孤立している第２セルを再配置して結合させる第２セル結合手段とを備えることを特徴とする半導体集積回路設計システムであることを要旨とする。

本発明の第３の特徴は、（イ）セルデータ記憶装置に半導体集積回路に配置する互いに隣接するｐウェルとｎウェルにまたがり配置され、ｐウェルの内部の分割線を一方の端部とし、ｎウェルの内部の分割線を他方の端部とし、一方及び他方の端部により自己の高さが定義される第１セル、及び第１セルの倍の高さとし、互いに隣接するｐウェルとｎウェルの列方向に測った幅のすべてを自己の高さとするようにｐウェルとｎウェルにまたがって配置された第２セルのそれぞれの有する機能回路とサイズのデータを記憶させるステップと、（ロ）自動配置配線手段で半導体集積回路に使用する機能回路を有する第１セル及び第２セルをセルデータ記憶装置から取得して、取得した第１セル及び第２セルを適宜配置し、結線するステップと、（ハ）第２セル検出手段で自動配置配線手段によって配置配線されたセルの中から第２セルを検出し、検出された第２セルの中から物理的に孤立している第２セルを更に検出するステップと、（ニ）第２セル間距離測定手段によって、孤立している第２セルと孤立している第２セルから最も近くに配置されている第２セルとの距離を測定し、測定した距離と設計仕様により決定する第２セル間規定距離とを比較するステップと、（ホ）第２セル結合手段で第２セル間距離測定手段によって測定した距離が第２セル間規定距離より短いときに、孤立している第２セルを再配置して結合するステップとを含むことを特徴とする半導体集積回路設計方法であることを要旨とする。

本発明によれば、トランジスタを配置するスペースを大きく確保することができるスタンダードセルを用いた半導体集積回路、半導体集積回路設計システム及び半導体集積回路設計方法を提供することができる。

以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体集積回路は、図２に示すように、列方向に互いに周期的かつ交互に配置され、行方向にそれぞれ伸延するｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2及びｎウェルＲＯＷ_j-1，ＲＯＷ_j+1を基礎として複数のスタンダードセルを配置する。第１の実施の形態に係る半導体集積回路のスタンダードセル構成は、図１に示すように、互いに隣接するｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1にまたがり配置され、ｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2の内部の分割線を一方の端部とし、ｎウェルＲＯＷ_j-1，ＲＯＷ_j+1の内部の分割線を他方の端部とし、一方及び他方の端部により自己の高さが定義される第１セル１０ａ〜１０ｋと、第１セル１０ａ〜１０ｋの倍の高さとし、互いに隣接するｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1の列方向に測った幅のすべてを自己の高さとするようにｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1にまたがって配置された第２セル２０ａ〜２０ｃ（ダブルハイトセル）とを備える。

図３は、図１に示した半導体集積回路のスタンダードセル構成に高位電源配線ＶＤＤ及び低位電源配線ＶＳＳを配置したレイアウト図の一例である。高位電源配線ＶＤＤ及び低位電源配線ＶＳＳは、図３に示すように、ｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2及びｎウェルＲＯＷ_j-1，ＲＯＷ_j+1のそれぞれの中心線近傍を高位電源配線ＶＤＤ及び低位電源配線ＶＳＳが行方向に伸延する。このため、高位電源配線ＶＤＤ及び低位電源配線ＶＳＳは、行方向に互いに平行に伸延して第１セル１０ａ〜１０ｋの上下のセル境界に配置される。また、高位電源配線ＶＤＤ及び低位電源配線ＶＳＳは、第２セル２０ａ〜２０ｃのセル内ｐ領域２２及びセル内ｎ領域２４の中央近傍を行方向に横切る。高位電源配線ＶＤＤ及び低位電源配線ＶＳＳは、銅（Ｃｕ）及びアルミニウム（Ａｌ）、又はアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の導電性材料で形成される。Ｃｕ配線の場合は、ダマスカス配線（ダマシン配線）を用いればよい。

図３において第１セル１０ａ〜１０ｋは高さｈ１のセル内ｐ領域１２及びセル内ｎ領域１４からなり、第２セル２０ａ〜２０ｃは高さｈ２のセル内ｐ領域２２及びセル内ｎ領域２４からなる。このため、第１の実施の形態に係る半導体集積回路は、第１セル１０ａ〜１０ｋのセル内ｐ領域１２及びセル内ｎ領域１４の境界と、第２セル２０ａ〜２０ｃのセル内ｐ領域２２及びセル内ｎ領域２４の境界はいずれもｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1との境界にあるが、端部の位置は列方向にｈ１だけずれている。第１セル１０ａ〜１０ｋと第２セル２０ａ〜２０ｃのセル境界が列方向にｈ１だけずれているために、第１セル１０ａ〜１０ｋと第２セル２０ａ〜２０ｃを同じ列方向に配置する場合は、図３の中心線近傍に示した方なフィラー４０が必要になる。この場合は、フィラー４０には、スペアセル、キャパシタ、ダイオード、及びサブ固定のセル等を配置すればよい。第１セル１０ａ〜１０ｋ及び第２セル２０ａ〜２０ｃには、さらにローカル配線を形成することにより図４に示すように、それぞれに複数の素子が配置される。

図５は、第１セル１０ａに対してローカル配線を用いてＣＭＯＳインバータを構成した場合の例を示す。図６は、図５に示したＣＭＯＳインバータの等価回路表示である。第１セル１０ａのＣＭＯＳインバータは、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２で構成されている。第１セル１０ａは、図５に示すように、ｐウェルＲＯＷ_j-2の下側半分とｎウェルＲＯＷ_j-1の上側半分の領域上に配置される。ｎウェルＲＯＷ_j-1には、ホウ素（Ｂ）及びインジウム（Ｉｎ）等のアクセプタ不純物（ｐ型不純物）元素がドープされたｐ⁺ソース領域３０ａ及びｐ⁺ドレイン領域３２ａが設けられている。ｐウェルＲＯＷ_j-2には、リン（Ｐ）、ヒ素（Ａｓ）及びアンチモン（Ｓｂ）等のドナー不純物（ｎ型不純物）元素がドープされたｎ⁺ソース領域３１ａ及びｎ⁺ドレイン領域３５ａが設けられている。ｐ⁺型拡散領域３０ａ及びｎ⁺型拡散領域３０ｂの周囲には、浅い溝分離法（ＳＴＩ法）等により形成された素子分離領域３８が設けられ、ｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２とを分離している。第１セル１０ａには、列方向（チャネル幅方向）に、ｐウェルＲＯＷ_j-2とｎウェルＲＯＷ_j-1の両方の領域にまたがってポリシリコン等で形成されるｐＭＯＳトランジスタＱ１とｎＭＯＳトランジスタＱ２の共通のゲート電極３６ａが配置される。第１セル１０ａに形成されるｐＭＯＳトランジスタＱ１のｐ⁺ソース領域３０ａには高位電源配線ＶＤＤとビア６２で接続されたローカル配線（ソース電極）３３ｂが配置されていて、ｐ⁺ドレイン領域３２ａにはｎＭＯＳトランジスタＱ２と共通のローカル配線（ドレイン電極）３９ａが配置されている。また、第１セル１０ａに形成されるｎＭＯＳトランジスタＱ２のｎ⁺ソース領域３１ａには低位電源配線ＶＳＳとビア６２を介して接続されたローカル配線（ソース電極）３３ａが配置されていて、ｎ⁺ドレイン領域３５ａにはローカル配線（ドレイン電極）３９ａが配置されている。ソース電極３３ａ，３３ｂ及びドレイン電極３９ａは、Ｃｕ及びＡｌ等の導電性材料からなるローカル配線で形成される。ソース電極３３ａ，３３ｂ及びドレイン電極３９ａとｐ⁺ソース領域３０ａ、ｎ⁺ソース領域３１ａ、ｐ⁺ドレイン領域３２ａ及びｎ⁺ドレイン領域３５ａとは、それぞれコンタクト領域３４を介してオーミック接続されている。第１セル１０ａに配置できるトランジスタの大きさは、図５の矢印で示すように、ｐ⁺ソース領域３０ａとｐ⁺ドレイン領域３２ａを構成するｐ⁺拡散領域、及びｎ⁺ソース領域３１ａとｎ⁺ドレイン領域３５ａを構成するｎ⁺拡散領域の列方向の大きさ、すなわちチャネル幅で決められる。第１セル１０ａは、図１、図３及び図４に示すように、高さ（列方向の長さ）が一定なら、幅（行方向の長さ）が異なる形状でも構わない。第１セル１０ｂ〜１０ｋは、第１セル１０ａと実質的に同じなので説明を省略する。

図７は、第２セル２０ａにローカル配線を配置して形成した２入力ＮＡＮＤを示す。図８は、図７に示したＣＭＯＳの２入力ＮＡＮＤの等価回路表示である。第２セル２０ａのＣＭＯＳの２入力ＮＡＮＤは、高位電源配線ＶＤＤに並列接続される２つのｐＭＯＳトランジスタＱ３，Ｑ４と、ｐＭＯＳトランジスタＱ３，Ｑ４の共通のｐ⁺ドレイン領域３２ｂと低位電源配線ＶＳＳとの間に直列接続された２つのｎＭＯＳトランジスタＱ５，Ｑ６とで構成されている。第２セル２０ａは、図７に示すように、ｐウェルＲＯＷ_jとｎウェルＲＯＷ_j-1上に形成される。ｎウェルＲＯＷ_j-1には、ｐ⁺ソース領域３０ｂ，３０ｃ及びｐ⁺ドレイン領域３２ｂが設けられている。ｐウェルＲＯＷ_jには、ｎ⁺ソース領域３１ｂ及びｎ⁺ドレイン領域３５ｂ，３５ｃが設けられている。ｐ⁺ソース領域３０ｂ，３０ｃ、ｐ⁺ドレイン領域３２ｂ、ｎ⁺ソース領域３１ｂ及びｎ⁺ドレイン領域３５ｂ，３５ｃの周囲には、ＳＴＩ法等により形成された素子分離領域３８が設けられ、ｐＭＯＳトランジスタＱ３，Ｑ４と、ｎＭＯＳトランジスタＱ５，Ｑ６とを分離している。第２セル２０ａには、列方向（チャネル幅方向）に、ｐウェルＲＯＷ_jとｎウェルＲＯＷ_j-1の両方の領域にまたがってポリシリコン等で形成されるゲート電極３６ｂ，３６ｃが配置される。ゲート電極３６ｂは、ｐＭＯＳトランジスタＱ３及びｎＭＯＳトランジスタＱ６と共通である。また、ゲート電極３６ｃは、ｐＭＯＳトランジスタＱ４及びｎＭＯＳトランジスタＱ５と共通である。第２セル２０ａに形成されるｐＭＯＳトランジスタＱ３のｐ⁺ソース領域３０ｂにはローカル配線（ソース電極）３３ｃが配置されている。ｐＭＯＳトランジスタＱ４のｐ⁺ソース領域３０ｃにはローカル配線（ソース電極）３３ｄが配置されている。ｐＭＯＳトランジスタＱ３及びｐＭＯＳトランジスタＱ４の共通のｐ⁺ドレイン領域３２ｂには、ローカル配線（ソース／ドレイン電極）６０が配置されている。ソース／ドレイン電極６０は、ｎＭＯＳトランジスタＱ５のソース電極としても用いられる。また、第２セル２０ａに形成されるｎＭＯＳトランジスタＱ５のｎ⁺ソース領域３１ｂにはソース／ドレイン電極６０、ｎＭＯＳトランジスタＱ６のｎ⁺ドレイン領域３５ｃにはローカル配線（ドレイン電極）３９ｂがそれぞれ配置されている。ソース電極３３ｃ，３３ｄ、ドレイン電極３９ｂ及びソース／ドレイン電極６０は、Ｃｕ及びＡｌ等の導電性材料からなるローカル配線で形成される。ソース電極３３ｃ，３３ｄ、ドレイン電極３９ｂ及びソース／ドレイン電極６０とｐ⁺ソース領域３０ｂ，３０ｃ、ｐ⁺ドレイン領域３２ｂ、ｎ⁺ソース領域３１ｂ及びｎ⁺ドレイン領域３５ｂ，３５ｃとは、それぞれコンタクト領域３４を介してオーミック接続されている。また、高位電源配線ＶＤＤとソース電極３３ｃ，３３ｄ、及び低位電源配線ＶＳＳとドレイン電極３９ｂとは、それぞれビア６２を介して接続されている。第２セル２０ａに配置できるｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの大きさは、図７の矢印で示すように、ｐ⁺ソース領域３０ｂ，３０ｃとｐ⁺ドレイン領域３２ｂからなるｐ⁺拡散領域、及びｎ⁺ソース領域３１ｂとｎ⁺ドレイン領域３５ｂ，３５ｃからなるｎ⁺拡散領域の列方向の大きさであるチャネル幅で決められる。つまり、第２セル２０ａは、チャネル幅が第１セル１０ａと比して倍の高さなので、大きなｐＭＯＳトランジスタとｎＭＯＳトランジスタを両方ともに配置することができる。したがって、第２セル２０ａは、大きなトランジスタを配置できることで、大きな駆動電流が必要なバッファ、フリップフロップ、及びインバータ等に使用することが可能である。第２セル２０ａは、高さ（列方向の長さ）が一定なら、幅（行方向の長さ）が異なる形状でも構わない。第２セル２０ｂ，２０ｃは、第２セル２０ａと実質的に同じなので説明を省略する。

第２セル２０ａの比較例として従来のダブルハイトセル１００を図９に示す。図１０は、図９に示した従来のダブルハイトセル１００を示す等価回路表示である。従来のダブルハイトセル１００は、２つのｐＭＯＳトランジスタＱ７，Ｑ８と４つのｎＭＯＳトランジスタＱ９〜Ｑ１２で構成されている。従来のダブルハイトセル１００は、例えばｐウェルＲＯＷ_i-1，ＲＯＷ_i+1及びｎウェルＲＯＷ_i上に形成され、第１セル１０ａを上下に並べて配置したセルと類似する。ｎウェルＲＯＷ_iには、ｐ⁺ソース領域３０ｄ及びｐ⁺ドレイン領域３２ｃ，３２ｄが設けられている。ｐウェルＲＯＷ_i-1，ＲＯＷ_i+1には、ｎ⁺ソース領域３１ｃ〜３１ｅ及びｎ⁺ドレイン領域３５ｄ〜３５ｆが設けられている。ｐ⁺ソース領域３０ｄ、ｐ⁺ドレイン領域３２ｃ，３２ｄ、ｎ⁺ソース領域３１ｃ〜３１ｅ及びｎ⁺ドレイン領域３５ｄ〜３５ｆの周囲には、ＳＴＩ法等により形成された素子分離領域３８が設けられ、ｐＭＯＳトランジスタＱ７，Ｑ８とｎＭＯＳトランジスタＱ９〜Ｑ１２とを分離している。従来のダブルハイトセル１００には、列方向（チャネル幅方向）に、ｐウェルＲＯＷ_i-1，ＲＯＷ_i+1とｎウェルＲＯＷ_iの両方の領域をそれぞれまたがってポリシリコン等で形成されるゲート電極３６ｄ，３６ｅが配置されている。ゲート電極３６ｄは、ｐＭＯＳトランジスタＱ７、ｎＭＯＳトランジスタＱ９及びｎＭＯＳトランジスタＱ１０と共通である。また、ゲート電極３６ｅは、ｐＭＯＳトランジスタＱ８、ｎＭＯＳトランジスタＱ１１及びｎＭＯＳトランジスタＱ１２と共通である。従来のダブルハイトセル１００には上下のセル境界に、Ｃｕ及びＡｌ等の導電性材料からなる低位電源配線ＶＳＳが配置されている。また、従来のダブルハイトセル１００のｐ⁺ソース領域３０ｄ及びｐ⁺ドレイン領域３２ｃ，３２ｄからなるｐ⁺型拡散領域は、中央線近傍を高位電源配線ＶＤＤが列方向に横切っている。ｎウェルＲＯＷ_i上に形成されるｐＭＯＳトランジスタＱ７，Ｑ８のｐ⁺ソース領域３０ｄには共通のローカル配線（ソース電極）３３ｆが配置されている。ｐＭＯＳトランジスタＱ７のｐ⁺ドレイン領域３２ｃにはローカル配線（ドレイン電極）３９ｃが配置されている。ドレイン電極３９ｃは、ｎＭＯＳトランジスタＱ９と共通である。ｐＭＯＳトランジスタＱ８のｐ⁺ドレイン領域３２ｄにはローカル配線（ドレイン電極）３９ｄが配置されている。ドレイン電極３９ｄは、ｎＭＯＳトランジスタＱ１０と共通である。また、ｐウェルＲＯＷ_i-1上に形成されるｎＭＯＳトランジスタＱ９，Ｑ１０のｎ⁺ソース領域３１ｄにはローカル配線（ソース電極）３３ｅが配置されている。ｎＭＯＳトランジスタＱ９のｎ⁺ドレイン領域３５ｄにはローカル配線（ドレイン電極）３９ｃ、ｎＭＯＳトランジスタＱ１０のｎ⁺ドレイン領域３５ｅにはローカル配線（ドレイン電極）３９ｄがそれぞれ配置されている。ｐウェルＲＯＷ_i+1上に形成されるｎＭＯＳトランジスタＱ１１のｎ⁺ソース領域３１ｄにはローカル配線（ソース電極）３３ｇ、ｎＭＯＳトランジスタＱ１２のｎ⁺ソース領域３１ｅにはローカル配線（ソース電極）３３ｈがそれぞれ配置されている。ソース電極３ｇｈ，３３ｈは、ビア６２を介して低位電源配線ＶＳＳに接続されている。ｎＭＯＳトランジスタＱ１１，Ｑ１２のｎ⁺ドレイン領域３５ｆにはローカル配線（ドレイン電極）３９ｅが配置されている。ソース電極３３ｅ〜３３ｈ及びドレイン電極３９ｃ〜３９ｅは、Ｃｕ及びＡｌ等の導電性材料からなるローカル配線で形成される。ソース電極３３ｅ〜３３ｈ及びドレイン電極３９ｃ〜３９ｅとｐ⁺ソース領域３０ｄ、ｐ⁺ドレイン領域３２ｃ，３２ｄ、ｎ⁺ソース領域３１ｃ〜３１ｅ及びｎ⁺ドレイン領域３５ｄ〜３５ｆとは、それぞれコンタクト領域３４によってオーミック接続されている。また、高位電源配線ＶＤＤとソース電極３３ｆとは、ビア６２を介して接続されている。

従来のダブルハイトセル１００は、図９に示すように、例えばｎウェルＲＯＷ_i上に形成するｐ⁺ソース領域３０ｄ及びｐ⁺ドレイン領域３２ｃ，３２ｄのｐ⁺型拡散領域の面積を大きくとると、ｐウェルＲＯＷ_i-1上に形成するｎ⁺ソース領域３１ｃ及びｎ⁺ドレイン領域３５ｄ，３５ｅと、ＲＯＷ_i+1上に形成するｎ⁺ソース領域３１ｄ，３１ｅ及びｎ⁺ドレイン領域３５ｆのｎ⁺型拡散領域は分断されてしまうため小さな面積しか確保できない。したがって、ｐ⁺型拡散領域には図９の実線の矢印で示す範囲に大きなｐＭＯＳトランジスタを配置できるが、分断されたｎ⁺型拡散領域には点線の矢印で示す範囲に小さなｎＭＯＳトランジスタしか配置することができない。即ち、一方のウェル領域には大きなトランジスタを描くことができるが、他方のウェル領域には小さなトランジスタしか描くことができない。大きなトランジスタを１つ描く代わりに小さいトランジスタを複数に分けて描く場合には、トランジスタ間を接続する配線及びコンタクト等のオーバーヘッドが生じるため、小さなトランジスタを複数描くよりも、大きなトランジスタを1つ描く方が有利である。よって、ｐ型及びｎ型のウェル領域の両方に大きなトランジスタを描ける第２セル２０ａの方が好ましい。

以上説明したように、第１の実施の形態に係る半導体集積回路によれば、第１セル１０ａ〜１０ｋと第２セル２０ａ〜２０ｃのセル境界をずらして、ｐウェル領域及びｎウェル領域の両方に連続した大きなスペースを第２セル２０ａ〜２０ｃに確保することで、第２セル２０ａ〜２０ｃに駆動電流の大きなトランジスタを配置することができる。また、第２セル２０ａ〜２０ｃのｐウェル領域及びｎウェル領域の両方に大きなスペースが確保できることで、トランジスタの設計の自由度も増す。また、第１セル１０ａ〜１０ｋと第２セル２０ａ〜２０ｃのセル境界がずれることでできるフィラー４０は、スペアセル、キャパシタ、ダイオード、及びサブ固定のセル等を採用することで有効にスペースを活用することができる。

第１の実施の形態に係る半導体集積回路を設計するための半導体集積回路設計システム５は、図１１に示すように、中央処理装置（ＣＰＵ）５０、主記憶装置５１、セルデータ記憶装置５２、入力装置５３、及び出力装置５４を備える。ＣＰＵ５０は、自動配置配線手段５０１、第２セル検出手段５０２、第２セル間距離測定手段５０３、第２セル結合手段５０４、再自動配置配線手段５０５、タイミング解析手段５０６、及び第２セル結合解除手段５０７を備える。また、ＣＰＵ５０は、図示を省略した記憶装置管理手段を備える。

自動配置配線手段５０１は、設計するチップに使用する機能回路を備えるセルをセルデータ記憶装置５２から取得し、取得したセルをすべてのパスでタイミングが間に合うように適宜配置する。また、自動配置配線手段５０１は、配置したセル間の結線を行う。

第２セル検出手段５０２は、自動配置配線手段５０１で配置されたセルの中から、第２セル２０を検出する。「第２セル２０」は、既に説明したように第１セル１０の倍の高さとし、互いに隣接するｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1の列方向に測った幅のすべてを自己の高さとするようにｐウェルＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2とｎウェルＲＯＷ_j-1，ＲＯＷ_j+1にまたがって配置されたセルである。更に、第２セル検出手段５０２は、検出された第２セル２０の中から物理的に孤立している第２セル２０を検出する。

第２セル間距離測定手段５０３は、第２セル検出手段５０２で検出した孤立している第２セル２０と、孤立している第２セル２０から最も近くに配置されている第２セル２０との距離を測定する。更に、第２セル間距離測定手段５０３は、測定した孤立している第２セル２０から最も近くに配置されている第２セル２０との距離が設計仕様により決定する第２セル間規定距離より短いかどうかを判定する。

第２セル結合手段５０４は、第２セル間距離測定手段５０３で孤立している第２セル２０から最も近くに配置されている第２セル２０との距離が第２セル間規定距離より短いときに、孤立している第２セル２０を再配置して、２つの第２セル２０を上下で隣接するように結合させる。

再自動配置配線手段５０５は、第２セル結合手段５０４によって孤立した第２セル２０を再配置したことで整合性を失った半導体集積回路の設計を再び整合性を持たせるために、再び自動配置配線を行う。また、再自動配置配線手段５０５は、タイミング解析でタイミングが間に合わない状況が生じたときにも再び自動配置配線を行う。

タイミング解析手段５０６は、電源電圧及び使用温度範囲等を考慮してタイミング解析をする。タイミング解析は、回路を構成する各論理素子の信号の伝搬をモデル化し、これに論理信号（テストパターン）を与えたときの動作をシミュレートすることにより動作解析を行う。また別のタイミング解析としては、信号の伝搬経路とそれぞれの論理素子に定義された遅延時間をもとに動作解析を行う方法もある。

第２セル結合解除手段５０７は、第２セル２０を再配置することによって配線が延びて遅延時間が増加することにより、タイミング違反となったパスに配置された第２セル２０の結合を解除する。つまり、第２セル結合解除手段５０７は、チップの設計仕様により決定する第２セル２０とタイミング違反となるパスとの距離である第２セル・パス間距離の範囲内に配置されている第２セル２０の移動を制限する。第２セル・パス間距離は、段階的に変化させて、タイミング違反が起こらなくなるまで繰り返すことで決定しても構わない。

半導体集積回路設計システム５は、入力装置５３、出力装置５４等をＣＰＵ５０につなぐ図示を省略した入出力制御装置（インターフェース）を備える。また、主記憶装置５１は、ＲＯＭ及びＲＡＭが組み込まれている。ＲＡＭはＣＰＵ５０におけるプログラム実行中に利用される情報等を逐次記憶し、作業領域として利用される情報メモリ等として機能する。セルデータ記憶装置５２は、周知の磁気テープ、磁気ドラム、磁気ディスク、光ディスク、光磁気ディスク、あるいはＲＯＭ、ＲＡＭなどの半導体メモリ等を用いた記録部である。セルデータ記憶装置５２は、半導体集積回路に配置する第１セル１０及び第２セル２０のそれぞれのセルの有する機能とセルのサイズのデータを記憶する。入力装置５３は、キーボード、マウス、ボイスデバイス又はライトペン等で構成される。出力装置５４としては、液晶ディスプレイ（ＬＣＤ）、ＣＲＴディスプレイやプリンタ等を用いることができる。

以下に、上記半導体集積回路設計システム５を用いた第１の実施の形態に係る半導体集積回路の設計方法を図４及び図１２〜図１４を用いて説明する。

（イ）まず、図１２のステップＳ１０１において、図１１に示した自動配置配線手段５０１によって、設計するチップに使用する機能回路を備えるセルをセルデータ記憶装置５２から取得し、図４に示すように、取得したセルを適宜配置する。そして、配置されたセルは自動配置配線手段５０１によって、タイミング違反がないようにセル間を結線される。

（ロ）次に、図１２のステップＳ１０２において、図１１に示した第２セル検出手段５０２によって、例えば図１３に示すように配置されたセルの中から第２セル２０ｄ，２０ｅを検出する。更に、第２セル検出手段５０２は、検出された第２セル２０ｄ，２０ｅの中から物理的に孤立している第２セル２０ｄを検出する。

（ハ）次に、図１２のステップＳ１０３において、図１１に示した第２セル間距離測定手段５０３によって、例えば図１３の矢印が示す、第２セル検出手段５０２で検出した孤立している第２セル２０ｄと、孤立している第２セル２０ｄから最も近くに配置されている第２セル２０ｅとの距離Ｌを測定する。更に、第２セル間距離測定手段５０３は、距離Ｌが設計仕様により決定する第２セル間規定距離より短いかどうかを判定する。孤立している第２セル２０ｄから最も近くに配置されている第２セル２０ｅとの距離が第２セル間規定距離より大きいときは設計を終了し、小さいときはステップＳ１０４に移行する。

（ニ）次に、図１２のステップＳ１０４において、図１１に示した第２セル結合手段５０４によって、孤立している第２セル２０ｄを再配置して、図１４に示すように、２つの第２セル２０ｄ，２０ｅを上下で隣接するように結合する。

（ホ）次に、図１２のステップＳ１０５において、図１１に示した再自動配置配線手段５０５によって、孤立した第２セル２０ｄを再配置したことで整合性を失った半導体集積回路の設計を再び整合性を持たせるために、図１４に示すように、第１セル１０ｌ，１０ｍを移動させる等の再自動配置配線を行う。

（ヘ）次に、図１２のステップＳ１０６において、図１１に示したタイミング解析手段５０６によって、電源電圧及び使用温度範囲等を考慮して設計されたチップのタイミング解析をする。設計されたチップにタイミング違反がない場合は設計を終了し、タイミング違反があるときはステップＳ１０７に移行する。

（ト）次に、図１２のステップＳ１０７において、図１１に示した第２セル結合解除手段５０７によって、チップの設計仕様により決定する第２セル２０とタイミング違反となるパスとの距離である第２セル・パス間距離の範囲内に、移動させた第２セル２０ｄが配置されていた場合、再配置後の第２セル２０ｄの結合を解除する。結合を解除した後に、ステップＳ１０５に戻り再び自動配置配線を行う。

以上説明したように、第１の実施の形態に係る半導体集積回路の設計方法によれば、第２セル２０同士を上下で隣接させることでフィラー４０を少なくすることができるので、決められたチップの面積を効率よく利用することができる。

（第２の実施の形態）
本発明の第２の実施の形態に係る半導体集積回路のスタンダードセル構成は、図１５に示すように、図４に示した半導体集積回路に対して、第２セル２０ｆ〜２０ｈのセル内ｐ領域２２及びセル内ｎ領域２４の中央を高位電源配線ＶＤＤ及び低位電源配線ＶＳＳが通過しないように第２セル２０ｆ〜２０ｈの周囲を迂回する点が異なる。他は図４に示した半導体集積回路と実質的に同様であるので、重複した記載を省略する。

第２の実施の形態に係る半導体集積回路によれば、第１セル１０ａ〜１０ｋと第２セル２０ｆ〜２０ｈのセル境界をずらして、ｐウェル領域及びｎウェル領域の両方を連続した大きなスペースを第２セル２０ｆ〜２０ｈに確保することで、第２セル２０ｆ〜２０ｈに駆動電流の大きなトランジスタを配置することができる。また、第２セル２０ｆ〜２０ｈのセル内ｐ領域２２及びセル内ｎ領域２４の両方に大きなスペースが確保できることで、トランジスタの設計の自由度も増す。第２の実施の形態に係る半導体集積回路は、高位電源配線ＶＤＤ及び低位電源配線ＶＳＳが第２セル２０ｆ〜２０ｈのセル内ｐ領域２２及びセル内ｎ領域２４を迂回することによって、トランジスタの配置の自由度を更に上げることができる。また、第１セル１０ａ〜１０ｋと第２セル２０ｆ〜２０ｈのセル境界がずれることでできるフィラー４０は、スペアセル、キャパシタ、ダイオード、及びサブ固定のセル等を採用することで有効にスペースを活用することができる。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。

第１の実施の形態においては、ウェル領域をずらさないで第１セル１０ａ〜１０ｋと第２セル２０ａ〜２０ｃをチャネル幅方向にずらすことでｐウェル領域及びｎウェル領域の両方に連続した大きなスペースを確保したが、図１６に示すように、ウェル領域の境界をずらすことによって、ｐウェル領域及びｎウェル領域の両方に連続した大きなスペースを確保する第２セル２０ｉ〜２０ｋとしても構わない。しかし、ウェル領域の境界をずらす場合は、ウェル境界を調整する必要がある。そこで、ウェル境界を調整するために第２セル２０ｉ〜２０ｋのｎウェル領域にはｐウェル領域ののりしろ６ａ、第２セル２０ｉ〜２０ｋのｐウェル領域にはｎウェル領域ののりしろ６ｂを配置する。

また、第１及び第２の実施の形態においては、高位電源配線ＶＤＤをローカル配線に直交する配線層として記載したが、より上層にメタル配線を設けても構わない。上層にメタル配線を設けることで、ｐウェル領域及びｎウェル領域は高位電源配線による制約を受けずに自由にトランジスタを配置することができるようになる。

この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

本発明の第１の実施の形態に係る半導体集積回路の平面図（その１）である。本発明の第１の実施の形態に係る半導体集積回路の平面図（その２）である。本発明の第１の実施の形態に係る半導体集積回路の平面図（その３）である。本発明の第１の実施の形態に係る半導体集積回路の平面図（その４）である。本発明の第１の実施の形態に係る第１セルの平面図である。本発明の第１の実施の形態に係る第１セルの等価回路図である。本発明の第１の実施の形態に係る第２セルの平面図である。本発明の第１の実施の形態に係る第２セルの等価回路図である。本発明の第１の実施の形態に係る第２セルと比較するための従来のダブルハイトセルの平面図である。本発明の第１の実施の形態に係る第２セルと比較するための従来のダブルハイトセルの等価回路図である。本発明の第１の実施の形態に係る半導体集積回路設計システムの概略構成図である。本発明の第１の実施の形態に係る半導体集積回路の設計方法を示すフローチャートである。本発明の第１の実施の形態に係る半導体集積回路の設計方法を説明するために用いる平面図（その１）である。本発明の第１の実施の形態に係る半導体集積回路の設計方法を説明するために用いる平面図（その２）である。本発明の第２の実施の形態に係る半導体集積回路の平面図である。本発明のその他の実施の形態に係る半導体集積回路の平面図である。

符号の説明

ＲＯＷ_j-1，ＲＯＷ_j+1，ＲＯＷ_i-1，ＲＯＷ_i+1…ｎウェル
ＲＯＷ_j-2，ＲＯＷ_j，ＲＯＷ_j+2，ＲＯＷ_i…ｐウェル
ＶＤＤ…高位電源配線
ＶＳＳ…低位電源配線
Ｑ１，Ｑ３，Ｑ４，Ｑ７，Ｑ８…ｐＭＯＳトランジスタ
Ｑ２，Ｑ５，Ｑ６，Ｑ９〜Ｑ１２…ｎＭＯＳトランジスタ
１２，２２…セル内ｎ⁺領域
１４，２４…セル内ｐ⁺領域
５…半導体集積回路設計システム
１０，１０ａ〜１０ｋ…第１セル
２０，２０ａ〜２０ｋ…第２セル
３０ａ〜３０ｄ…ｐ⁺ソース領域
３１ａ〜３１ｅ…ｎ⁺ソース領域
３２ａ〜３２ｄ…ｐ⁺ドレイン領域
３３ａ〜３３ｈ…ｎ⁺ソース電極
３４…コンタクト領域
３５ａ〜３５ｆ…ｎ⁺ドレイン領域
３６ａ〜３６ｅ…ゲート電極
３８…素子分離領域
３９ａ〜３９ｅ…ドレイン電極
４０…フィラー
５０…ＣＰＵ
５１…主記憶装置
５２…セルデータ記憶装置
５３…入力装置
５４…出力装置
６０…ソース／ドレイン電極
６２…ビア
１００…ダブルハイトセル
５０１…自動配置配線手段
５０２…第２セル検出手段
５０３…第２セル間距離測定手段
５０４…第２セル結合手段
５０５…再自動配置配線手段
５０６…タイミング解析手段
５０７…第２セル結合解除手段

Claims

列方向に互いに周期的かつ交互に配置され、行方向にそれぞれ伸延するｐウェル及びｎウェルを基礎として複数のスタンダードセルを配置した半導体集積回路であって、
互いに隣接するｐウェルとｎウェルにまたがり配置され、前記ｐウェルの内部の分割線を一方の端部とし、前記ｎウェルの内部の分割線を他方の端部とし、前記一方及び他方の端部により自己の高さが定義される第１セルと、
前記第１セルの倍の高さとし、互いに隣接するｐウェルとｎウェルの列方向に測った幅のすべてを自己の高さとするように前記ｐウェルとｎウェルにまたがって配置された第２セル
とを備えることを特徴とする半導体集積回路。
前記ｐウェル及びｎウェルのそれぞれの中心線近傍を高位電源配線及び低位電源配線が行方向に伸延することを特徴とする請求項１に記載の半導体集積回路。
前記第２セルの周囲を迂回して高位電源配線及び低位電源配線が配置されていることを特徴とする請求項１に記載の半導体集積回路。
半導体集積回路に配置する互いに隣接するｐウェルとｎウェルにまたがり配置され、前記ｐウェルの内部の分割線を一方の端部とし、前記ｎウェルの内部の分割線を他方の端部とし、前記一方及び他方の端部により自己の高さが定義される第１セル、及び前記第１セルの倍の高さとし、互いに隣接するｐウェルとｎウェルの列方向に測った幅のすべてを自己の高さとするように前記ｐウェルとｎウェルにまたがって配置された第２セルのそれぞれの有する機能回路とサイズのデータを記憶するセルデータ記憶装置と、
前記半導体集積回路に使用する機能回路を有する前記第１セル及び前記第２セルを前記セルデータ記憶装置から取得して、取得した前記第１セル及び前記第２セルを適宜配置し、結線する自動配置配線手段と、
前記自動配置配線手段で配置配線されたセルの中から前記第２セルを検出し、検出された前記第２セルの中から物理的に孤立している前記第２セルを更に検出する第２セル検出手段と、
前記孤立している第２セルと、前記孤立している第２セルから最も近くに配置されている前記第２セルとの距離を測定し、測定した距離と設計仕様により決定する第２セル間規定距離とを比較する第２セル間距離測定手段と、
前記第２セル間距離測定手段で前記測定した距離と前記第２セル間規定距離より短いときに、前記孤立している第２セルを再配置して結合させる第２セル結合手段
とを備えることを特徴とする半導体集積回路設計システム。
セルデータ記憶装置に半導体集積回路に配置する互いに隣接するｐウェルとｎウェルにまたがり配置され、前記ｐウェルの内部の分割線を一方の端部とし、前記ｎウェルの内部の分割線を他方の端部とし、前記一方及び他方の端部により自己の高さが定義される第１セル、及び前記第１セルの倍の高さとし、互いに隣接するｐウェルとｎウェルの列方向に測った幅のすべてを自己の高さとするように前記ｐウェルとｎウェルにまたがって配置された第２セルのそれぞれの有する機能回路とサイズのデータを記憶させるステップと、
自動配置配線手段で前記半導体集積回路に使用する機能回路を有する前記第１セル及び前記第２セルを前記セルデータ記憶装置から取得して、取得した前記第１セル及び前記第２セルを適宜配置し、結線するステップと、
第２セル検出手段で前記自動配置配線手段によって配置配線されたセルの中から前記第２セルを検出し、検出された前記第２セルの中から物理的に孤立している前記第２セルを更に検出するステップと、
第２セル間距離測定手段によって、前記孤立している第２セルと前記孤立している第２セルから最も近くに配置されている前記第２セルとの距離を測定し、測定した距離と設計仕様により決定する第２セル間規定距離とを比較するステップと、
第２セル結合手段で前記第２セル間距離測定手段によって前記測定した距離が前記第２セル間規定距離より短いときに、前記孤立している第２セルを再配置して結合するステップ
とを含むことを特徴とする半導体集積回路設計方法。