JP2007027314A - 半導体集積回路装置 - Google Patents

Abstract

【課題】
配線間の絶縁性を確保できるような配置配線を行う。
【解決手段】
同一配線層内において、所定の電圧が供給される第１の配線１１と、所定の電圧以上の電圧となる第２の配線１２と、所定の電圧以下の電圧となる第３の配線１３と、を含む。あるいは、所定の電圧が供給される第１の配線１１と、所定の電圧以下の電圧となる第２の配線１２と、所定の電圧以上の電圧となる第３の配線１３と、を含む。そして、第２の配線１２と第３の配線１３との間に第１の配線１１が介在するようにそれぞれの配線が配線間隔ｄで配置配線される。予め電位差の少ないことが分かっている配線１１が配線１２に常に隣接するように配線される。したがって、配線１２との電位差が大きくなる可能性のある配線１３が配線１２に直接的に隣接することがない。このような配線配置の結果、配線間の絶縁性を充分確保できるような配線がなされる。
【選択図】
図１

Description

本発明は、半導体集積回路装置に係り、特に多電源の配線を有する半導体集積回路装置に係る。

近年、携帯電話機等に使用される半導体集積回路装置では、消費電力の削減が重要視されている。半導体集積回路装置の消費電力を削減する方法のひとつとして基板バイアスを制御する方法がある。ここで、基板バイアスは、トランジスタの基板に形成されたウェル（トランジスタのバックゲート）に対する電圧印加のことである。例えばトランジスタの動作時においては、順方向基板バイアス（ゲートとバックゲート間の電位差を小さくする）をかけて、トランジスタのチャネルにおいて電流を流れやすくして、動作の高速化を図っている。一方、トランジスタの停止時においては、逆方向基板バイアス（ゲートとバックゲート間の電位差を大きくする）をかけて、電流のリークを少なくし、消費電力を削減する。このような基板バイアスは、通常の電源配線とは別に配設された基板バイアス制御用の配線を介して供給される。また、基板バイアス制御用の配線は、特に逆方向基板バイアス印加時に電源電圧より高い電位あるいは接地電圧より低い電位となりえる。

ところで、装置の高機能化、多様化に伴い、半導体集積回路装置の高集積度が図られ、半導体集積回路装置における配線の密度も高められている。既存の配置配線処理にあっては、所定の最小間隔を維持するように配置配線がなされる。すなわち、基板バイアス制御を行わない場合、最大で通常の電源と接地間の電位がかかっても、信頼性等を確保するのに最低限必要な配線間隔を所定の最小間隔として配置配線されるように設計装置による設計方法がなされる。また一方で、自動配線ツールに各配線の電位を認識させ、配線間の電位差に応じて配線間隔を変えることで、配線間の絶縁性を確保する設計方法が特許文献１に開示されている。この方法は、配線のネットの電位を特定したネットリストデータを入力し、各ネット間の電位差に対応した配線間隔に基づいて配線レイアウトデータを作成するものである。

特開２００３−３１６６４号公報

例えば先に述べたような基板バイアス制御用の配線では、隣接配線間との電位差が問題となる。すなわち、基板バイアス制御用の配線の電位は、通常の電源の電位よりも高く、あるいは接地の電位よりも低くなりうる。したがって、所定の最小間隔で配置配線すると配線間の電位勾配が既存の配置配線処理における設定値よりも大きくなり、特に最近の微細化の一層進んだ半導体集積回路装置では、絶縁性の確保が難しくなって信頼性の低下が懸念される。

そこで、どのような電位差の配線が隣接しても充分な絶縁性が確保できるように、配線間の最小間隔ｄ０を定めて配置配線することが考えられる。具体的には、図６に示すように基板バイアス制御用の配線１１０と通常の配線１１１、あるいは配線１１１同士の配線間隔を最小間隔ｄ０として配線する。この場合、お互いの電位差が小さい配線間については過剰な間隔が取られることで、配線リソースが減少し、チップサイズが大きくなってしまう虞がある。

一方、図７に示すように配線の最小間隔ｄ１を図６の最小間隔ｄ０よりも狭く設定し、自動配線ツールによって配置配線する。そして、配置された配線の内で充分な絶縁性が確保できないほど配線間の電位差が大きくなる配線１１１ａについては、人手によって配線をし直す（位置をずらす等）ことで配線間の絶縁性を確保する方法がある。この方法によれば、過剰な配線間隔が取られることでチップサイズが大きくなってしまう虞は生じない。しかしながら、自動配線ツールによって配置配線した結果に対して人手が介入し、修正を行うために設計工数が大幅に増加してしまうという問題がある。

また、特許文献１の設計方法によっても、電位を特定したネットリストデータを用意したり、電位差に応じた配線間隔の指定方法が必要になったりしてしまう。すなわち、特別な設計データや設計環境が必要となり、既存の自動配線ツールによって単に配置配線することでは設計することが困難である。

本発明の一つのアスペクトに係る半導体集積回路装置は、所定の電圧が供給される第１の配線と、所定の電圧を超える電圧となることのある第２の配線と、所定の電圧以下の電圧にしかならない第３の配線と、を含み、半導体集積回路装置中の同一配線層内において、第２の配線と第３の配線との間に第１の配線が介在するように配置配線されている。

本発明の他のアスペクトに係る半導体集積回路装置は、所定の電圧が供給される第１の配線と、所定の電圧以上の電圧にしかならない第２の配線と、所定の電圧を下回る電圧となることのある第３の配線と、を含み、半導体集積回路装置中の同一配線層内において、第２の配線と第３の配線との間に第１の配線が介在するように配置配線されている。

本発明のさらに他のアスペクトに係る半導体集積回路装置は、第１の電圧が供給される第１の配線と、第２の電圧が供給される第２の配線と、第１の電圧以下且つ第２の電圧以上の電圧範囲しか取らない第３の配線と、第１の電圧を超える電圧が供給されることのある第４の配線と、第２の電圧を下回る電圧が供給されることのある第５の配線と、を含む半導体集積回路装置において、同一配線層内では、第３の配線と第４の配線との間に第１の配線が介在し、第３の配線と第５の配線との間に第２の配線が介在する構成である。

本発明によれば、配置配線における設計工数が増大することなしに、配線間の絶縁性を確保できるような配置配線を行うことができる。

図１は、本発明の実施形態に係る半導体集積回路装置における配線を模式的に示す図である。図１において半導体集積回路装置は、同一配線層内において、所定の電圧が供給される第１の配線１１と、所定の電圧を超える電圧となることのある第２の配線１２と、所定の電圧以下の電圧にしかならない第３の配線１３と、を含む。あるいは、所定の電圧が供給される第１の配線１１と、所定の電圧を下回る電圧となることのある第２の配線１２と、所定の電圧以上の電圧にしかならない第３の配線１３と、を含む。そして、第２の配線１２と第３の配線１３との間に第１の配線１１が介在するようにそれぞれの配線が配線間隔ｄで配置配線されている。

ここで例えば、半導体集積回路装置がＣＭＯＳ回路で構成され、所定の電圧がＧＮＤ線の電位であって、配線１１がＧＮＤ線と同電位である配線とすれば、配線１３が通常の配線であり、配線１２がＮＭＯＳトランジスタのバックゲート電極に基板バイアス電圧を供給する配線に相当する。また、所定の電圧が正の電位となる電源線の電位であって、配線１１が電源線と同電位である配線とすれば、配線１２がＰＭＯＳトランジスタのバックゲート電極に基板バイアス電圧を供給する配線であり、配線１３が通常の配線に相当する。なお、ここで通常の配線とは、電源線、ＧＮＤ線、および基板バイアス供給用配線を除く配線であって、ＧＮＤ線の電位以上で電源線の電位以下となる配線である。

このような配線構造の半導体集積回路装置は、同一配線層内における配線に際し、自動配線ツールを用い、以下のような手順（Ａ）〜（Ｃ）によって配線がなされる。
（Ａ）配線１２の配置配線を行う。
（Ｂ）配線１３が間に配線されないように所定の配線間隔ｄで配線１２に隣接して配線１１の配置配線を行う。
（Ｃ）配線１３の配置配線を行う。

以上のような手順で配置配線された半導体集積回路装置では、予め電位差の少ないことが分かっている配線１１が配線１２に常に隣接するように配線される。したがって、配線１２との電位差が大きくなる可能性のある配線１３が配線１２に直接的に隣接することがない。このような配線配置の結果、配線間の絶縁性を充分確保できるような配線がなされることとなる。また、このような配置配線は、既存の自動配線ツールによって設計がなされ、人手が介入して配線をし直する必要がないため、配置配線における設計工数が増大することがない。

図２は、本発明の第１の実施例に係る半導体集積回路装置の配置配線を模式的に示す図である。図２において、チップ２０は、その周辺部に入力バッファ、出力バッファあるいは電源バッファ等のインタフェースブロック２１を配し、中央部に基板バイアス供給用配線が配線される基板領域２４が存在する。インタフェースブロック２１には、外部からＮＭＯＳトランジスタのバックゲート電極に基板バイアス電圧を供給するＶｐｗ供給バッファ２２と、接地電圧を与えるＧＮＤ供給バッファ２３とを含む。基板領域２４は、Ｖｐｗ配線とＧＮＤ配線とが分配されて配線される領域であって、基板領域２４内の一つの金属層（配線層）において、横方向（Ｘ方向）にＶｐｗ配線２５と、Ｖｐｗ配線２５の両側に隣接して他の配線が配線されないように保護するためのＧＮＤ配線２６とが配置される。また、基板領域２４内の他の金属層において、縦方向（Ｙ方向）に、Ｖｐｗ配線２７と、Ｖｐｗ配線２７の両側に隣接して他の配線が配線されないように保護するためのＧＮＤ配線２８とが配置される。さらに、Ｖｐｗ配線２５とＶｐｗ配線２７とは、不図示のビア等を介して接続され、Ｖｐｗ供給バッファ２２にも配線される。ＧＮＤ配線２６とＧＮＤ配線２８は、不図示のビア等を介して接続され、ＧＮＤ供給バッファ２３にも配線される。

このような構造の半導体集積回路装置の基板領域２４では、ＧＮＤ配線２６、２８が介在することでＶｐｗ配線２５、２７との電位差が大きくなる可能性のある配線がＶｐｗ配線２５、２７に直接的に隣接することがない。したがって、配線間の絶縁性を充分確保できるような配置配線がなされることとなる。

図２に示す例では、チップ２０の大部分を占める基板領域２４において、配線の分配構造を呈する例であるが、必ずしもこれにこだわる必要はない。例えば、基板内の複数の領域においてそれぞれ配線の分配構造を形成するようにしてもよい。図３は、複数の基板領域においてそれぞれ配線の分配構造を有する半導体集積回路装置を模式的に示す図である。図３において、チップ２０ａは、Ｖｐｗ配線とＧＮＤ配線との分配構造を有する基板領域２４ａ、２４ｂを有し、それぞれの領域において、図２で示したのと同様に、Ｖｐｗ配線との電位差が大きくなる可能性のある配線に対し、ＧＮＤ配線が介在することでＶｐｗ配線に直接的に隣接することがないように配線される。

以上の説明では、説明の簡単のためにＶｐｗ配線とＧＮＤ配線との分配構造についてのみ述べた。しかし、これに限定されることなく、ＰＭＯＳトランジスタのバックゲート電極に基板バイアス電圧を供給する配線について、両側に隣接して電源の配線を配置する基板領域を設けてもよい。この基板領域は、先に説明した基板領域と同一とし、あるいは異なって設けるようにしてもよい。

次に、セルベースのトランジスタ領域における配置配線に適用した例について説明する。図４は、本発明の第２の実施例に係る半導体集積回路装置の構造を模式的に示す図である。図４において、２入力ＮＡＮＤゲートとなるスタンダードセル３０の構成を示し、スタンダードセル３０に対して基板バイアス制御用の配線であるＶｎｗ配線３５とＶｐｗ配線３７とが供給されている。

スタンダードセル３０は、半導体基板上にＮウェル３１とＰウェル３４とが形成される構造上に存在する。Ｎウェル３１には、Ｐ＋拡散領域３２ａ、Ｎ＋拡散領域３３ａとが形成され、Ｐウェル３４には、Ｎ＋拡散領域３３ｂ、Ｐ＋拡散領域３２ｂとが形成されている。Ｐ＋拡散領域３２ａとＮ＋拡散領域３３ｂとの上部には、絶縁層を介して金属配線４２ａに接続されるポリシリコン等のゲート電極４１ａと、絶縁層を介して金属配線４２ｂに接続されるポリシリコン等のゲート電極４１ｂとが存在する。金属配線４２ａと金属配線４２ｂとは、２入力ＮＡＮＤゲートのそれぞれの入力端となる。Ｎウェル３１の上部には、絶縁層を介して配線されるＶＤＤ配線３６ａがコンタクトを介してＰ＋拡散領域３２ａの左右端に接続される。一方、Ｐウェル３４の上部には、絶縁層を介して配線されるＧＮＤ配線３８ａがコンタクトを介してＮ＋拡散領域３３ｂの左端に接続される。Ｐ＋拡散領域３２ａのゲート電極４１ａ、４１ｂに挟まれる中央部と、Ｎ＋拡散領域３３ｂの右端とは、出力電極配線４３で接続され、２入力ＮＡＮＤゲートの出力端となる。

ＶＤＤ配線３６ａに供給される電源電圧より高くなりえるＰＭＯＳトランジスタ基板バイアス電源は、Ｖｎｗ配線３５からコンタクト４０を介してＮ＋拡散領域３３ａに供給され、Ｎウェル３１に与えられる。Ｖｎｗ配線３５にＶＤＤ配線３６ａよりも低い電圧（順方向基板バイアス）を印加することで、Ｐ＋拡散領域３２ａに構成されるトランジスタのチャネルにおいて電流を流れやすくする。一方、Ｖｎｗ配線３５の電位をＶＤＤ配線３６ａの電位より高くすることで、トランジスタの停止時において、Ｎウェル３１に逆方向基板バイアスを与えて、電流のリークを少なくしている。

一方、ＧＮＤ配線３８ａに供給される接地電圧より低くなりえるＮＭＯＳトランジスタ基板バイアス電源は、Ｖｐｗ配線３７からコンタクト４０を介してＰ＋拡散領域３２ｂに供給され、Ｐウェル３４に与えられる。Ｖｐｗ配線３７とＧＮＤ配線３８ａとを同電位とすることで、Ｎ＋拡散領域３３ｂに構成されるトランジスタの動作時においては、基板バイアスを順方向にかけて、トランジスタのチャネルにおいて電流を流れやすくする。一方、Ｖｐｗ配線３７の電位をＧＮＤ配線３６ａの電位より低くすることで、トランジスタの停止時において、Ｐウェル３４に基板バイアスを与えて、電流のリークを少なくしている。

ここでＶｎｗ配線３５の両側にはそれぞれ隣接してＶＤＤ配線３６ａ、３６ｂが配置される。また、Ｖｐｗ配線３７の両側にはそれぞれ隣接してＧＮＤ配線３８ａ、３８ｂが配置される。

以上のような構成のスタンダードセル３０では、Ｖｎｗ配線３５との電位差が大きくなる可能性のある配線に対し、ＶＤＤ配線３６ａ、３６ｂが介在することでＶｎｗ配線３５に直接的に隣接することがない。また、Ｖｐｗ配線３７との電位差が大きくなる可能性のある配線に対し、ＧＮＤ配線３８ａ、３８ｂが介在することでＶｐｗ配線３７に直接的に隣接することがない。したがって、基板バイアス制御用の配線であるＶｎｗ配線３５およびＶｐｗ配線３７に関し、配線間の絶縁性を充分確保できるような配置配線がなされている。

次に、セルベースのトランジスタ領域における配置配線に適用した他の例について説明する。図５は、本発明の第２の実施例に係る半導体集積回路装置の他の構造を模式的に示す図である。図５において、スタンダードセル３０ａとスタンダードセル３０ｂとの間に電源供給用セル５０が配置される。スタンダードセル３０ａ、３０ｂは、図４で示したスタンダードセル３０の構成からＶｎｗ配線３５、ＶＤＤ配線３６ｂ、Ｖｐｗ配線３７、ＧＮＤ配線３８ｂ、Ｎ＋拡散領域３３ａ、Ｐ＋拡散領域３２ｂを省いた構成となっているが、その他の構成は同一である。

電源供給用セル５０において、Ｖｎｗ配線３５ａは、ＶＤＤ配線３６ｃ、３６ｄで両側を隣接して挟まれ、ＶＤＤ配線３６ａと直交して絶縁層を介してＶＤＤ配線３６ａの上部に配線される。また、Ｖｎｗ配線３５ａは、Ｎウェル３１内に形成されるＮ＋拡散領域３３ｃにコンタクトを介して接続され、Ｎウェル３１に正の基板バイアス電圧を供給する。なお、ＶＤＤ配線３６ｃ、３６ｄは、ビアを介してＶＤＤ配線３６ａと接続される。一方、Ｖｐｗ配線３７ａは、ＧＮＤ配線３８ｃ、３８ｄで両側を隣接して挟まれ、ＧＮＤ配線３８ａと直交して絶縁層を介してＧＮＤ配線３８ａの上部に配線される。また、Ｖｐｗ配線３７ａは、Ｐウェル３４内に形成されるＰ＋拡散領域３２ｃにコンタクトを介して接続され、Ｐウェル３４に負の基板バイアス電圧を供給する。なお、ＧＮＤ配線３８ｃ、３８ｄは、ビアを介してＧＮＤ配線３８ａと接続される。

このような構造の電源供給用セル５０では、図４で説明したのと同様にＶｎｗ配線３５ａとの電位差が大きくなる可能性のある配線は、ＶＤＤ配線３６ｃ、３６ｄが介在することでＶｎｗ配線３５ａに直接的に隣接することがない。また、Ｖｐｗ配線３７ａとの電位差が大きくなる可能性のある配線は、ＧＮＤ配線３８ｃ、３８ｄが介在することでＶｐｗ配線３７ａに直接的に隣接することがない。したがって、基板バイアス制御用の配線であるＶｎｗ配線３５ａおよびＶｐｗ配線３７ａに関し、配線間の絶縁性を充分確保できるような配置配線がなされている。

本発明の実施形態に係る半導体集積回路装置における配線を模式的に示す図である。 本発明の第１の実施例に係る半導体集積回路装置の配置配線を模式的に示す図である。 複数の基板領域においてそれぞれ配線の分配構造を有する半導体集積回路装置を模式的に示す図である。 本発明の第２の実施例に係る半導体集積回路装置の構造を模式的に示す図である。 本発明の第２の実施例に係る半導体集積回路装置の他の構造を模式的に示す図である。 従来の半導体集積回路装置における配線を模式的に示す図である。 従来の半導体集積回路装置における配線を模式的に示す他の図である。

符号の説明

１１、１２、１３ 配線
２０、２０ａ チップ
２１ インタフェースブロック
２２ Ｖｐｗ供給バッファ
２３ ＧＮＤ供給バッファ
２４、２４ａ、２４ｂ 基板領域
２５、２７ Ｖｐｗ配線
２６、２８ ＧＮＤ配線
３０、３０ａ、３０ｂ スタンダードセル
３１ Ｎウェル
３２ａ、３２ｂ、３２ｃ Ｐ＋拡散領域
３３ａ、３３ｂ、３３ｃ Ｎ＋拡散領域
３４ Ｐウェル
３５、３５ａ Ｖｎｗ配線
３６ａ、３６ｂ、３６ｃ、３６ｄ ＶＤＤ配線
３７、３７ａ Ｖｐｗ配線
３８ａ、３８ｂ、３８ｃ、３８ｄ ＧＮＤ配線
４０ コンタクト
４１ａ、４１ｂ ゲート電極
４２ａ、４２ｂ 金属配線
４３ 出力電極配線
４４ ビア
５０ 電源供給用セル

Claims (8)

1. 所定の電圧が供給される第１の配線と、
   前記所定の電圧を超える電圧となることのある第２の配線と、
   前記所定の電圧以下の電圧にしかならない第３の配線と、
   を含み、
   半導体集積回路装置中の同一配線層内において、前記第２の配線と前記第３の配線との間に前記第１の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
2. 所定の電圧が供給される第１の配線と、
   前記所定の電圧以上の電圧にしかならない第２の配線と、
   前記所定の電圧を下回る電圧となることのある第３の配線と、
   を含み、
   半導体集積回路装置中の同一配線層内において、前記第２の配線と前記第３の配線との間に前記第１の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
3. 請求項１または２記載の半導体集積回路装置の全配線領域において、前記第１の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
4. 請求項１または２記載の半導体集積回路装置における複数の配線領域内のそれぞれにおいて、前記第１の配線が介在するように配置配線されていることを特徴とする半導体集積回路装置。
5. 第１の電圧が供給される第１の配線と、
   第２の電圧が供給される第２の配線と、
   前記第１の電圧以下且つ前記第２の電圧以上の電圧範囲しか取らない第３の配線と、
   前記第１の電圧を超える電圧が供給されることのある第４の配線と、
   前記第２の電圧を下回る電圧が供給されることのある第５の配線と、
   を含む半導体集積回路装置において、
   同一配線層内では、前記第３の配線と前記第４の配線との間に前記第１の配線が介在し、前記第３の配線と前記第５の配線との間に前記第２の配線が介在する構成であることを特徴とする半導体集積回路装置。
6. 前記第１および第２の配線は、それぞれ第１および第２の電源配線であって、
   前記第４および第５の配線は、それぞれ第１および第２の基板電位配線であることを特徴とする請求項５記載の半導体集積回路装置。
7. 請求項５記載の半導体集積回路装置の全配線領域において、前記第１の配線が介在し、前記第２の配線が介在する構成であることを特徴とする半導体集積回路装置。
8. 請求項５記載の半導体集積回路装置における複数の配線領域内のそれぞれにおいて、前記第１の配線が介在し、前記第２の配線が介在する構成であることを特徴とする半導体集積回路装置。
   

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