JP2005079594A - 半導体集積回路 - Google Patents
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Abstract
【課題】 不要なコンタクトを減らして、デュアルビアに必要な金属線の領域確保を容易にし、半導体製造工程におけるコンタクトイシューを解決し、抵抗値の増加を抑える半導体集積回路を提供する。
【解決手段】 半導体集積回路は、MOSトランジスタが形成される第1アクチブ領域と、第1電圧のための第2アクチブ領域と、前記第1アクチブ領域と前記第2アクチブ領域とを電気的に直接接続するための少なくとも一つの第3アクチブ領域とを備える。MOSトランジスタは、PMOSトランジスタまたはNMOSトランジスタであってもよい。第1電圧は電源電圧または接地電圧であってもよい。
【選択図】 図3
【解決手段】 半導体集積回路は、MOSトランジスタが形成される第1アクチブ領域と、第1電圧のための第2アクチブ領域と、前記第1アクチブ領域と前記第2アクチブ領域とを電気的に直接接続するための少なくとも一つの第3アクチブ領域とを備える。MOSトランジスタは、PMOSトランジスタまたはNMOSトランジスタであってもよい。第1電圧は電源電圧または接地電圧であってもよい。
【選択図】 図3
Description
本発明は半導体装置のレイアウトデザインに係り、具体的には半導体集積回路のレイアウト設計時に電源電圧及び接地電圧をNMOS及びPMOSに連結させて形成される半導体集積回路に関する。
一般的な半導体装置のライブラリセルレイアウトの設計において、信号の印加のために電源電圧及び接地電圧がNMOSまたはPMOSの少なくともいずれか一方に直接印加される。すなわち、電源電圧線と接地線とが平行に配置されて、その間にPMOSトランジスタとNMOSトランジスタとが配置され、各NMOSまたはPMOSの少なくともいずれか一方を電源電圧と接地電圧とに連結させるためには、電源電圧が流れるように形成された線と、接地電圧が連結された線と、NMOSまたはPMOSの少なくともいずれか一方が形成されるアクチブ領域とが金属で連結される配置構造を有する。ここでアクチブ領域とは、半導体セル内でMOSトランジスタや電圧線が形成される領域を意味する。
図1は、従来のライブラリセルレイアウトの設計方法を用いた配置を示す構造図である。
また図1は、図2に示したNORゲート設計のためのセルレイアウトを示す。図1に示すように、電源電圧のためのアクチブ領域142上に電源電圧線100が形成される。また、接地電圧のためのアクチブ領域144に接地線110が形成される。アクチブ領域142と電源電圧線100とを連結し、アクチブ領域144と接地線110とを連結するために対応するコンタクト160及び162が形成される。コンタクト160及び162を一つ以上形成する理由は連結の信頼性を高めるためである。
また図1は、図2に示したNORゲート設計のためのセルレイアウトを示す。図1に示すように、電源電圧のためのアクチブ領域142上に電源電圧線100が形成される。また、接地電圧のためのアクチブ領域144に接地線110が形成される。アクチブ領域142と電源電圧線100とを連結し、アクチブ領域144と接地線110とを連結するために対応するコンタクト160及び162が形成される。コンタクト160及び162を一つ以上形成する理由は連結の信頼性を高めるためである。
また、アクチブ領域140にはPMOSが形成され、アクチブ領域146にはNMOSがそれぞれ形成される。電源電圧線100とPMOSアクチブ領域140とを横切る電源給電線130が配置される。そして、前記電源給電線130とアクチブ領域140とを連結するためにソースコンタクト150が用いられる。従って、電源電圧線100とPMOSアクチブ領域140とが連結される。
PMOSアクチブ領域140とNMOSアクチブ領域146とを連結するための金属線136が形成される。金属線136とアクチブ領域140とを連結するためにドレインコンタクト156が形成され、金属線136とアクチブ領域146とを連結するためにドレインコンタクト158が形成される。
PMOSとNMOSとを横切ってゲート電極120が2つ形成され、その中央付近に外部信号とゲート電極120とを連結するゲートコンタクト152_A及び152_Bが形成される。
PMOSとNMOSとを横切ってゲート電極120が2つ形成され、その中央付近に外部信号とゲート電極120とを連結するゲートコンタクト152_A及び152_Bが形成される。
接地線110と接地給電線132及び134とは互いに連結され、接地給電線とNMOSとを連結するためにソースコンタクト154が形成される。
図2は、図1に示したNORゲートの回路図を示す。図1及び図2を参照すれば、ゲート電極120を通じて入力A(Input_A)及び入力B(Input_B)が入力され、金属線136を通じて出力信号Outputが出力される。ゲート電極120に供給される信号によってアクチブ領域140及びアクチブ領域146の左右側の領域に電流が流れるようになり、図2に示したNORゲートが形成される。
図2は、図1に示したNORゲートの回路図を示す。図1及び図2を参照すれば、ゲート電極120を通じて入力A(Input_A)及び入力B(Input_B)が入力され、金属線136を通じて出力信号Outputが出力される。ゲート電極120に供給される信号によってアクチブ領域140及びアクチブ領域146の左右側の領域に電流が流れるようになり、図2に示したNORゲートが形成される。
図1のような従来のレイアウト設計では金属130、132及び134とアクチブ領域140及び146とを連結するためにソースコンタクト150及び154を用いる。また、連結の信頼性を高めるために2つ以上のコンタクトを用いて連結することが最近の傾向である。このようになると、不要なコンタクトの使用によって、半導体製造工程で発生しうるコンタクトイシューに脆弱になる。具体的には、コンタクトが所望の位置に形成されずに外れて形成されるなどのコンタクトイシューに脆弱になる。また、このような不要なコンタクトの使用は連結部分の抵抗値を増加させる。また、不要なコンタクトの使用は空間の不足を惹起するため、半導体セル内部の金属線配置が制約を受ける。
本発明の目的は、不要なコンタクトの配置をなくしてデュアルビアに必要な金属線の領域確保を容易にする半導体集積回路を提供することにある。
本発明の他の目的は、不要なコンタクトの使用を減らして半導体製造工程で発生しうるコンタクトイシューを解決し、抵抗値の増加を抑える半導体集積回路を提供することにある。
本発明の他の目的は、不要なコンタクトの使用を減らして半導体製造工程で発生しうるコンタクトイシューを解決し、抵抗値の増加を抑える半導体集積回路を提供することにある。
前記のような目的を達成するために、本発明の半導体集積回路は、MOSトランジスタが形成される第1アクチブ領域と、第1電圧のための第2アクチブ領域と、前記第1アクチブ領域と前記第2アクチブ領域とを電気的に直接接続するための少なくとも一つの第3アクチブ領域とを備える。
MOSトランジスタは、PMOSトランジスタまたはNMOSトランジスタである。第1電圧は電源電圧または接地電圧である。
MOSトランジスタは、PMOSトランジスタまたはNMOSトランジスタである。第1電圧は電源電圧または接地電圧である。
本発明の他の半導体集積回路は、PMOSトランジスタが形成される第1アクチブ領域と、電源電圧のための第2アクチブ領域と、前記第1アクチブ領域と前記第2アクチブ領域とを電気的に直接接続するための少なくとも一つの第3アクチブ領域とを備える。
半導体集積回路は、NMOSトランジスタが形成される第4アクチブ領域と、接地電源のための第5アクチブ領域と、第4アクチブ領域と第5アクチブ領域とを相互に電気的に連結させる第6アクチブ領域とをさらに備える。
半導体集積回路は、NMOSトランジスタが形成される第4アクチブ領域と、接地電源のための第5アクチブ領域と、第4アクチブ領域と第5アクチブ領域とを相互に電気的に連結させる第6アクチブ領域とをさらに備える。
半導体集積回路は、電源電圧を供給する電源電圧線と、電源電圧線と第2アクチブ領域とを電気的に連結する1つ以上の第1コンタクトとをさらに備える。
また半導体集積回路は、接地電圧を供給する接地線と、接地線と第5アクチブ領域とを電気的に連結する1つ以上の第2コンタクトとをさらに備える。
また半導体集積回路は、第1アクチブ領域及び第4アクチブ領域の上に形成され、第1アクチブ領域と第4アクチブ領域とを連結する第1金属線と、第1アクチブ領域と第1金属線とを電気的に連結するように形成された1つ以上の第3コンタクトと、第4アクチブ領域と第1金属線とを電気的に連結するように形成された1つ以上の第4コンタクトとをさらに備える。ゲート電極は、第1金属線部分と平行に形成されて第1及び第4アクチブ領域を横切って形成され、第1及び第4アクチブ領域を2つ以上の領域に区分する。
また半導体集積回路は、接地電圧を供給する接地線と、接地線と第5アクチブ領域とを電気的に連結する1つ以上の第2コンタクトとをさらに備える。
また半導体集積回路は、第1アクチブ領域及び第4アクチブ領域の上に形成され、第1アクチブ領域と第4アクチブ領域とを連結する第1金属線と、第1アクチブ領域と第1金属線とを電気的に連結するように形成された1つ以上の第3コンタクトと、第4アクチブ領域と第1金属線とを電気的に連結するように形成された1つ以上の第4コンタクトとをさらに備える。ゲート電極は、第1金属線部分と平行に形成されて第1及び第4アクチブ領域を横切って形成され、第1及び第4アクチブ領域を2つ以上の領域に区分する。
本発明によれば、不要なメタルコンタクトの使用を減らすことができる。その結果、例えば図3に示した余裕空間320及び322が生じる。従って、この余裕空間320及び322を用いることにより、金属線配置の際に余裕のある効果を奏する。
また、アクチブ層と金属線との連結のためのコンタクト数を減らすことができ、コンタクトイシューを減らすことができる。
また、アクチブ層と金属線との連結のためのコンタクト数を減らすことができ、コンタクトイシューを減らすことができる。
本発明と本発明の動作性の利点、及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を示す添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
以下、添付した図面を参照して本発明の望ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図3は、本発明の一実施例による半導体セルレイアウトを示す図である。
また図3には、図2に示したNORゲートのためのセルレイアウトの一例を示した。まず、電源電圧線100と接地線110とが平行に配置され、その間のPMOSアクチブ領域140及びNMOSアクチブ領域146にはそれぞれPMOSトランジスタ及びNMOSトランジスタが形成される。電源電圧線100はコンタクト160を通じてアクチブ領域142と連結され、接地線110はコンタクト162を通じてアクチブ144と連結される。
また図3には、図2に示したNORゲートのためのセルレイアウトの一例を示した。まず、電源電圧線100と接地線110とが平行に配置され、その間のPMOSアクチブ領域140及びNMOSアクチブ領域146にはそれぞれPMOSトランジスタ及びNMOSトランジスタが形成される。電源電圧線100はコンタクト160を通じてアクチブ領域142と連結され、接地線110はコンタクト162を通じてアクチブ144と連結される。
電源電圧線100のアクチブ領域142とPMOSアクチブ領域140との間に、この2つの領域を電気的に直接連結するアクチブ領域310が形成される。また、接地線110のアクチブ領域144とNMOSアクチブ領域146との間に、この2つの領域を電気的に直接連結するアクチブ領域312及び314が物理的に連結される。
また、アクチブ領域140にはPMOSが形成され、アクチブ領域146にはNMOSがそれぞれ形成される。従って、電源電圧線100とPMOSアクチブ領域140とがアクチブ領域310を通じて連結され、接地線110とNMOSアクチブ領域146とがアクチブ領域312及び314を通じて連結される。
PMOSアクチブ領域140とNMOSアクチブ領域146とを連結するための金属線136が形成される。金属線136とアクチブ領域140とを連結するためにドレインコンタクト156が形成され、金属線136とアクチブ領域146とを連結するためにドレインコンタクト158が形成される。
PMOSアクチブ領域140とNMOSアクチブ領域146とを連結するための金属線136が形成される。金属線136とアクチブ領域140とを連結するためにドレインコンタクト156が形成され、金属線136とアクチブ領域146とを連結するためにドレインコンタクト158が形成される。
PMOSとNMOSとを横切って二つのゲート電極120が形成され、その中央に外部信号とゲート電極120とを連結するゲートコンタクト152_A及び152_Bが形成される。
すなわち、電源電圧線100から流れる電流はコンタクト160を通じてアクチブ領域142に流れる。そして、前記電流はアクチブ領域142に直接連結されたアクチブ領域310を通じてPMOSトランジスタのPMOSアクチブ領域140に流れ、PMOSのドレインコンタクト156を通じて金属線136に流れる。そして、NMOSのドレインコンタクト158を通じてアクチブ領域146に流れ、アクチブ領域146と直接連結されたアクチブ領域312及び314を通じてアクチブ領域144に流れる。また、アクチブ領域144と連結されたコンタクト162を通じて接地線110に最終的に流れる。
すなわち、電源電圧線100から流れる電流はコンタクト160を通じてアクチブ領域142に流れる。そして、前記電流はアクチブ領域142に直接連結されたアクチブ領域310を通じてPMOSトランジスタのPMOSアクチブ領域140に流れ、PMOSのドレインコンタクト156を通じて金属線136に流れる。そして、NMOSのドレインコンタクト158を通じてアクチブ領域146に流れ、アクチブ領域146と直接連結されたアクチブ領域312及び314を通じてアクチブ領域144に流れる。また、アクチブ領域144と連結されたコンタクト162を通じて接地線110に最終的に流れる。
本実施例のセルレイアウトによって、電源電圧のアクチブ領域142とPMOSトランジスタのアクチブ領域140とがアクチブ領域310を通じて互いに直接連結される。また、接地電圧のアクチブ領域144とNMOSトランジスタのアクチブ領域146とが複数のアクチブ領域312及び314を通じて互いに直接連結される。従って、各アクチブ領域を互いに連結させるための金属線が不要になり、上層に形成される金属線と下層に形成されるアクチブ領域とを連結させるための金属コンタクトも同様に不必要になる。従って、付加的な余裕空間320及び322が図3のように生成される。
本発明は図面に示した一実施例を参考に説明されたが、これは例示的なものに過ぎず、当業者であれば、これより各種の変形、及び均等な他の実施例が可能であるという点を理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲の技術的思想によって決まらなければならない。
本発明による半導体集積回路のセルレイアウトは、あらゆる半導体集積回路に適用可能であり、メモリシステム及び制御回路等の非メモリシステムに全て用いられる。
100 電源電圧線、110 接地線、120 ゲート電極、136 金属線、140 PMOSアクチブ領域、142 電源電圧アクチブ領域、144 接地電圧アクチブ領域、146 NMOSアクチブ領域、152_A、152_B ゲートコンタクト、156、158 ドレインコンタクト、160、162 コンタクト、310、312、314 アクチブ領域、320、322 余裕空間
Claims (9)
- 半導体集積回路において、
MOSトランジスタが形成される第1アクチブ領域と、
第1電圧のための第2アクチブ領域と、
前記第1アクチブ領域と前記第2アクチブ領域とを電気的に直接接続するための少なくとも一つの第3アクチブ領域と、
を備えることを特徴とする半導体集積回路。 - 前記MOSトランジスタはPMOSまたはNMOSトランジスタであることを特徴とする請求項1に記載の半導体集積回路。
- 前記第1電圧は電源電圧または接地電圧であることを特徴とする請求項1に記載の半導体集積回路。
- 半導体集積回路において、
PMOSトランジスタが形成される第1アクチブ領域と、
電源電圧のための第2アクチブ領域と、
前記第1アクチブ領域と前記第2アクチブ領域とを電気的に直接接続するための少なくとも一つの第3アクチブ領域と、
を備えることを特徴とする半導体集積回路。 - NMOSトランジスタが形成される第4アクチブ領域と、
接地電源のための第5アクチブ領域と、
前記第4アクチブ領域と前記第5アクチブ領域とを電気的に直接接続するための少なくとも一つの第6アクチブ領域と、
を備えることを特徴とする請求項4に記載の半導体集積回路。 - 前記電源電圧を供給する電源電圧線と、
前記電源電圧線と前記第2アクチブ領域とを電気的に接続するための少なくとも一つの第1コンタクトと、
を備えることを特徴とする請求項4に記載の半導体集積回路。 - 接地電圧を供給する接地線と、
前記接地線と前記第5アクチブ領域とを電気的に接続するための少なくとも一つの第2コンタクトと、
を備えることを特徴とする請求項5に記載の半導体集積回路。 - 前記第1アクチブ領域及び前記第4アクチブ領域の上に形成され、前記第1アクチブ領域と前記第4アクチブ領域とを接続する第1金属線と、
前記第1アクチブ領域と前記第1金属線とを電気的に接続するための少なくとも一つの第3コンタクトと、
前記第4アクチブ領域と前記第1金属線とを電気的に接続するための少なくとも一つの第4コンタクトと、
を備えることを特徴とする請求項5に記載の半導体集積回路。 - 第1金属線部分と平行に形成されて前記第1アクチブ領域と前記第4アクチブ領域とを横切って形成され、前記第1アクチブ領域と前記第4アクチブ領域とを2つ以上の領域に区分するゲート電極を備えることを特徴とする請求項8に記載の半導体集積回路。
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