JPH05235309A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05235309A JPH05235309A JP4039804A JP3980492A JPH05235309A JP H05235309 A JPH05235309 A JP H05235309A JP 4039804 A JP4039804 A JP 4039804A JP 3980492 A JP3980492 A JP 3980492A JP H05235309 A JPH05235309 A JP H05235309A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- power
- wiring layer
- supply line
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲートアレイにおいて、ソース・ドレイン領
域のコンタクト数をできるだけ多くとることにより、コ
ンタクト抵抗の軽減を図る。 【構成】 ゲートアレイ基本セルを横切った第一配線層
の電源線を取り除き、機能ブロックへの電源供給は、第
二配線層の第二電源線３および４から電源用配線５ａお
よび６ａを引き出して必要な部分に接続する。 【効果】 電源用配線５ａおよび６ａは、自由にレイア
ウトを設定することができるため、ソース・ドレイン領
域のコンタクト数を多く確保することができ、コンタク
ト抵抗を低減する。これにより、クリティカルパスの信
号遅延による回路の誤動作を軽減できる。
域のコンタクト数をできるだけ多くとることにより、コ
ンタクト抵抗の軽減を図る。 【構成】 ゲートアレイ基本セルを横切った第一配線層
の電源線を取り除き、機能ブロックへの電源供給は、第
二配線層の第二電源線３および４から電源用配線５ａお
よび６ａを引き出して必要な部分に接続する。 【効果】 電源用配線５ａおよび６ａは、自由にレイア
ウトを設定することができるため、ソース・ドレイン領
域のコンタクト数を多く確保することができ、コンタク
ト抵抗を低減する。これにより、クリティカルパスの信
号遅延による回路の誤動作を軽減できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に利用さ
れ、特に、電源線の配置を改善したゲートアレイ型の半
導体集積回路に関する。
れ、特に、電源線の配置を改善したゲートアレイ型の半
導体集積回路に関する。
【０００２】
【従来の技術】従来のゲートアレイ型の半導体集積回路
は、図３に示すように、基本セル１のゲート２の伸延方
向と平行な第二のアルミニウム配線層に配置された電源
線（以下、第二電源線という。）３（ＧＮＤ用）および
４（ＶＤＤ用）と、基本セル１を横切って第一のアルミ
ニウム配線層に配置され、それぞれスルーホール７を介
して第二電源線３および４に接続された電源線（以下、
第一電源線という。）５（ＧＮＤ用）および６（ＶＤＤ
用）とを備えている。
は、図３に示すように、基本セル１のゲート２の伸延方
向と平行な第二のアルミニウム配線層に配置された電源
線（以下、第二電源線という。）３（ＧＮＤ用）および
４（ＶＤＤ用）と、基本セル１を横切って第一のアルミ
ニウム配線層に配置され、それぞれスルーホール７を介
して第二電源線３および４に接続された電源線（以下、
第一電源線という。）５（ＧＮＤ用）および６（ＶＤＤ
用）とを備えている。
【０００３】この従来の構成では、基本セル１を横切る
第一電源線５および６の電源線間で機能ブロックが構成
される。その際、機能ブロックへの電源供給は第一電源
線５および６からコンタクト８を介して供給される。
第一電源線５および６の電源線間で機能ブロックが構成
される。その際、機能ブロックへの電源供給は第一電源
線５および６からコンタクト８を介して供給される。
【０００４】図３はこの従来の電源線配置において、図
４のナンド回路を構成した例である。なお図３におい
て、９はＮＭＯＳトランジスタ、および１０はＰＭＯＳ
トランジスタである。
４のナンド回路を構成した例である。なお図３におい
て、９はＮＭＯＳトランジスタ、および１０はＰＭＯＳ
トランジスタである。
【０００５】
【発明が解決しようとする課題】この従来のゲートアレ
イ型の半導体集積回路における電源線配置では、機能ブ
ロックは第一のアルミニウム配線層に配置された第一電
源線の間に構成されるため、ソース・ドレイン領域のコ
ンタクトの数を充分に確保することがレイアウトの関係
で困難となる場合も生じる。
イ型の半導体集積回路における電源線配置では、機能ブ
ロックは第一のアルミニウム配線層に配置された第一電
源線の間に構成されるため、ソース・ドレイン領域のコ
ンタクトの数を充分に確保することがレイアウトの関係
で困難となる場合も生じる。
【０００６】特に、コンタクトの数が充分に確保できな
くなる場合は、規模の大きなブロックを構成する場合に
多く、特にクリティカルパスを含むブロックのとき、そ
の部分にコンタクト数を充分にとれないと、コンタクト
抵抗を軽減することができず、クリティカルパス部分の
遅延が大きくなり回路の誤動作をまねく可能性がある。
くなる場合は、規模の大きなブロックを構成する場合に
多く、特にクリティカルパスを含むブロックのとき、そ
の部分にコンタクト数を充分にとれないと、コンタクト
抵抗を軽減することができず、クリティカルパス部分の
遅延が大きくなり回路の誤動作をまねく可能性がある。
【０００７】さらに、半導体集積回路の微細化とともに
コンタクトサイズも縮小されると、コンタクト１個当た
りの抵抗が増大し、クリティカルパス部分の遅延による
回路の誤動作を生じさせる可能性も増大するため、コン
タクトの数を充分に確保することが必要となり、重要な
課題となっている。
コンタクトサイズも縮小されると、コンタクト１個当た
りの抵抗が増大し、クリティカルパス部分の遅延による
回路の誤動作を生じさせる可能性も増大するため、コン
タクトの数を充分に確保することが必要となり、重要な
課題となっている。
【０００８】本発明の目的は、前記の課題を解決するこ
とにより、コンタクトの数を充分に確保できる電源線配
置を有するゲートアレイ型の半導体集積回路を提供する
ことにある。
とにより、コンタクトの数を充分に確保できる電源線配
置を有するゲートアレイ型の半導体集積回路を提供する
ことにある。
【０００９】
【課題を解決するための手段】本発明は、ＭＯＳトラン
ジスタから構成され規則的に配置された複数の基本セル
と、複数層の配線層と、を備えた半導体集積回路におい
て、前記基本セルの外部周辺領域の第二配線層に配置さ
れた第二電源線と、前記基本セルから構成された機能ブ
ロックへ電源を供給するために、この機能ブロックの電
源供給端から引き出され前記第二電源線に接続された電
源用配線とを備えたことを特徴とする。
ジスタから構成され規則的に配置された複数の基本セル
と、複数層の配線層と、を備えた半導体集積回路におい
て、前記基本セルの外部周辺領域の第二配線層に配置さ
れた第二電源線と、前記基本セルから構成された機能ブ
ロックへ電源を供給するために、この機能ブロックの電
源供給端から引き出され前記第二電源線に接続された電
源用配線とを備えたことを特徴とする。
【００１０】
【作用】基本セルを横切って配置された第一配線層の第
一電源線を取り除き、機能ブロックへの電源供給を、第
二配線層に配置された第二電源線からスルーホールを介
して第一配線層に設けた電源配線により行う。
一電源線を取り除き、機能ブロックへの電源供給を、第
二配線層に配置された第二電源線からスルーホールを介
して第一配線層に設けた電源配線により行う。
【００１１】従って、機能ブロックへの電源配線は、従
来のように第一電源線による制約がなくなり、その構成
に対応して、ソース・ドレイン領域のコンタクトを多く
設けてとることができ、コンタクト抵抗を低減すること
が可能となる。
来のように第一電源線による制約がなくなり、その構成
に対応して、ソース・ドレイン領域のコンタクトを多く
設けてとることができ、コンタクト抵抗を低減すること
が可能となる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１は本発明の第一実施例を示すレイアウ
ト図で、図４のナンド回路を構成した場合を示す。
ト図で、図４のナンド回路を構成した場合を示す。
【００１４】本第一実施例は、ＮＭＯＳトランジスタ９
およびＰＭＯＳトランジスタ１０から構成され規則的に
配置された複数の基本セル１と、第一配線層および第二
配線層とを備えたゲートアレイ型の半導体集積回路にお
いて、本発明特徴とするところの、基本セル１の外部周
辺にゲート２と並行に第二配線層に配置された第二電源
線３（ＧＮＤ用）および４（ＶＤＤ用）と、基本セル１
から構成された機能ブロックへ電源を供給するために、
この機能ブロックの電源供給端からコンタクト８を介し
て引き出され、それぞれスルーホール７を介して第二電
源線３および４に接続された電源用配線５ａ（ＧＮＤ
用）および６ａ（ＶＤＤ用）とを備えている。
およびＰＭＯＳトランジスタ１０から構成され規則的に
配置された複数の基本セル１と、第一配線層および第二
配線層とを備えたゲートアレイ型の半導体集積回路にお
いて、本発明特徴とするところの、基本セル１の外部周
辺にゲート２と並行に第二配線層に配置された第二電源
線３（ＧＮＤ用）および４（ＶＤＤ用）と、基本セル１
から構成された機能ブロックへ電源を供給するために、
この機能ブロックの電源供給端からコンタクト８を介し
て引き出され、それぞれスルーホール７を介して第二電
源線３および４に接続された電源用配線５ａ（ＧＮＤ
用）および６ａ（ＶＤＤ用）とを備えている。
【００１５】なおここで、ソース・ドレイン領域への配
線の接続は、コンタクト８の数を可能な限り多く確保し
てコンタクト抵抗を小さくしている。
線の接続は、コンタクト８の数を可能な限り多く確保し
てコンタクト抵抗を小さくしている。
【００１６】本第一実施例では図３の従来例のような基
本セル１を横切った第一配線層による固定された第一電
源線が存在しないため、レイアウトの工夫によりコンタ
クト数を多く確保することが可能である。
本セル１を横切った第一配線層による固定された第一電
源線が存在しないため、レイアウトの工夫によりコンタ
クト数を多く確保することが可能である。
【００１７】本第一実施例において、ＮＭＯＳ側とＰＭ
ＯＳ側のコンタクト抵抗が等しいと仮定すると、図１お
よび図３のレイアウトでは、図４のａ点の抵抗が、図３
よりも図１のほうが約２５％減少していることになる。
ＯＳ側のコンタクト抵抗が等しいと仮定すると、図１お
よび図３のレイアウトでは、図４のａ点の抵抗が、図３
よりも図１のほうが約２５％減少していることになる。
【００１８】図２は本発明の第二実施例を示すレイアウ
ト図で、第一実施例と同じく図４のナンド回路を構成し
た場合である。
ト図で、第一実施例と同じく図４のナンド回路を構成し
た場合である。
【００１９】本第二実施例は、図１の第一実施例におい
て、第一電源線３および４をゲート２と垂直に配置した
ものである。
て、第一電源線３および４をゲート２と垂直に配置した
ものである。
【００２０】本第二実施例においても、コンタクト抵抗
を軽減するために、ソース・ドレイン領域のコンタクト
の数を可能な限り多くとっている。
を軽減するために、ソース・ドレイン領域のコンタクト
の数を可能な限り多くとっている。
【００２１】また、第一実施例および第二実施例ともに
第二電源線３および４は第二配線層に形成され、かつ第
一配線層には従来例のような固定された第一電源線がな
いため、配線の自由度も増し、複数の基本セルで構成さ
れる機能ブロックも第一配線層のみで構成しやすくな
る。
第二電源線３および４は第二配線層に形成され、かつ第
一配線層には従来例のような固定された第一電源線がな
いため、配線の自由度も増し、複数の基本セルで構成さ
れる機能ブロックも第一配線層のみで構成しやすくな
る。
【００２２】
【発明の効果】以上説明したように、本発明は、基本セ
ルの外部に電源線を配置し、その電源線から回路の任意
の箇所に電源供給を行う電源配線を取り出しているの
で、ソース・ドレイン領域のコンタクト数を多く確保で
き、コンタクト抵抗の軽減を行うことができる効果があ
る。
ルの外部に電源線を配置し、その電源線から回路の任意
の箇所に電源供給を行う電源配線を取り出しているの
で、ソース・ドレイン領域のコンタクト数を多く確保で
き、コンタクト抵抗の軽減を行うことができる効果があ
る。
【００２３】従って、本発明によれば、コンタクトの数
を従来よりも多くとれる構成をしているので、従来の電
源線配置の構成に比較してクリティカルパスの信号遅延
による回路の誤動作をまねく可能性が少ないゲートアレ
イ型の半導体集積回路を提供することができ、その効果
は大である。
を従来よりも多くとれる構成をしているので、従来の電
源線配置の構成に比較してクリティカルパスの信号遅延
による回路の誤動作をまねく可能性が少ないゲートアレ
イ型の半導体集積回路を提供することができ、その効果
は大である。
【図１】本発明の第一実施例を示すレイアウト図。
【図２】本発明の第二実施例を示すレイアウト図
【図３】従来例を示すレイアウト図。
【図４】本発明の対象としたナンド回路を示す回路図
１ 基本セル ２ ゲート ３ 第二電源線（ＧＮＤ） ４ 第二電源線（ＶＤＤ） ５ 第一電源線（ＧＮＤ） ５ａ 電源用配線（ＧＮＤ） ６ 第一電源線（ＶＤＤ） ６ａ 電源用配線（ＶＤＤ） ７ スルーホール ８ コンタクト ９ ＮＭＯＳトランジスタ １０ ＰＭＯＳトランジスタ
Claims (1)
- 【請求項１】 ＭＯＳトランジスタから構成され規則的
に配置された複数の基本セルと、 複数層の配線層と、 を備えた半導体集積回路において、 前記基本セルの外部周辺領域の第二配線層に配置された
第二電源線と、 前記基本セルから構成された機能ブロックへ電源を供給
するために、この機能ブロックの電源供給端から引き出
され前記第二電源線に接続された電源用配線とを備えた
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039804A JPH05235309A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039804A JPH05235309A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235309A true JPH05235309A (ja) | 1993-09-10 |
Family
ID=12563149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039804A Pending JPH05235309A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235309A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5513530B2 (ja) * | 2010-02-03 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332288U (ja) * | 1989-08-08 | 1991-03-28 |
-
1992
- 1992-02-26 JP JP4039804A patent/JPH05235309A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0332288U (ja) * | 1989-08-08 | 1991-03-28 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5513530B2 (ja) * | 2010-02-03 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
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