JPH07169838A

JPH07169838A - 半導体集積回路装置

Info

Publication number: JPH07169838A
Application number: JP31322893A
Authority: JP
Inventors: Akihiko Tokuyasu; 陽彦徳安
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1993-12-14
Filing date: 1993-12-14
Publication date: 1995-07-04

Abstract

(57)【要約】【目的】特定用途向け半導体集積回路装置において、
論理回路の動作速度の高速化を図る。また、開発期間を
短縮する。【構成】特定用途向け半導体集積回路装置において、
バッファ回路セル３０内に、その出力段が出力外部端子
２に接続されたフリップフロップ回路又はラッチ回路か
らなる論理回路を設ける。また、特定用途向け半導体集
積回路装置１において、バッファ回路セル３０内に、そ
の出力外部端子２に直接接続されたトランジスタで出力
段が構成されるフリップフロップ回路又はラッチ回路か
らなる論理回路を設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に特定用途向け（ＡＳＩＣ）半導体集積回路装
置に適用して有効な技術に関する。

【０００２】

【従来の技術】図９に示すように、セミカスタム方式の
うちゲートアレイ方式を採用する半導体集積回路装置１
ａは標準化された基本セル４１を基本素子構造とし、前
記基本セル４１内又は基本セル４１間を結線する配線パ
ターンを変更するだけで多種類の論理機能が形成でき
る。

【０００３】前記基本セル４１はｎチャネルＭＯＳＦＥ
Ｔ（Ｍetal Ｏxide Ｓemiconductor Ｆilde Ｅffec
t Ｔransistor ）及びｐチャネルＭＯＳＦＥＴを有する
ＣＭＯＳで構成される。

【０００４】前記基本セル４１は列方向に複数配列さ
れ、この複数配列された基本セルは基本セル列４を構成
する。基本セル列４は、配線チャネル領域５を介在し、
行方向に複数配列される。これら基本セル列４及び配線
チャネル領域５は論理回路領域を構成し、この論理回路
領域は論理機能例えばフリップフロップ回路、ラッチ回
路などの論理回路を形成できる。

【０００５】また、前記論理回路領域の周辺は複数のバ
ッファ回路セル３ａが配列される。バッファ回路セル３
ａは入力バッファ回路セル（３１ａ）、出力バッファ回
路セル（３０ａ）又は入出力バッファ回路セル（３０
ａ）のいずれかで形成される。このバッファ回路セル３
ａの領域内又はその領域外において、このバッファ回路
領域に対応した外部端子（ボンディングパッド）が配列
される。

【０００６】前記配線パターンの形成はコンピュータを
使用した自動配置配線システムにおいて行われる。配線
は、前記基本セル４１及びバッファ回路セル３ａの内部
の素子間を結線するセル内配線と、基本セル４１間及び
基本セル４１とバッファ回路セル間を結線するセル外配
線とに大別される。例えば、２層構造のアルミニウム配
線を使用する場合、セル内配線及びセル外配線（配線チ
ャネル領域５）の列方向の配線は１層目アルミニウム配
線で形成される。セル外配線の行方向の配線は２層目ア
ルミニウム配線で形成される。

【０００７】図１０に、入力バッファ回路セル３１ａ、
基本セル４１及び出力バッファ回路セル３０ａを使用
し、各々、入力バッファ回路、フリップフロップ回路４
Ｌ及び出力バッファ回路を形成した例をブロック図で示
す。また、このブロック図に対応するレイアウトは図９
に示す。

【０００８】図９及び図１０において、入力バッファ回
路セル３１ａはクロック信号用入力バッファ回路を構成
する。この入力バッファ回路は入力保護回路３４２、イ
ンバータ回路３４０及び３４１で構成される。フリップ
フロップ回路４Ｌは、インバータ回路４００〜４０５及
びトランスミッションゲート回路４１０〜４１３で構成
される。符号Ｄは入力データ信号、符号Ｑは出力信号、
ＣＫはセル内クロック信号及びＣＬＫは入力クロック信
号である。出力バッファ回路はインバータ回路３５０及
び３５１で構成される。

【０００９】また、入力バッファ回路とフリップフロッ
プ回路４Ｌとの間は第１層目配線６１及び第２層目配線
６２において結線される。第１層目配線６１と第２層目
配線６２との間は接続孔６Ｔを通して接続される。フリ
ップフロップ回路４Ｌと出力バッファ回路との間は同様
に第１層目配線６１及び第２層目配線６２において結線
される。

【００１０】これらの回路の配置及び配線は、前述の自
動配置配線システムの使用により、所定の論理に従って
自動的に行われる。

【００１１】

【発明が解決しようとする課題】しかしながら、前述の
セミカスタム方式を採用する半導体集積回路装置におい
て、以下の点の配慮がなされていない。

【００１２】（１）前述のフリップフロップ回路４Ｌは
クロック信号が入力されてから目的とする出力が得られ
るまでに長時間を要する。すなわち、入力バッファ回路
とフリップフロップ回路４Ｌとの間においては、第１層
目配線６１、第２層目配線６２及び接続孔６Ｔに基づく
配線容量や配線抵抗を生じるためである。また、フリッ
プフロップ回路４Ｌと出力バッファ回路との間において
は、同様に配線容量や配線抵抗を生じるためである。こ
れらの配線容量や配線抵抗は自動配置配線システムに基
づいて自動的に配線等を配置した後に確定するので、予
め大きなマージンをもって論理機能の設計を行う必要が
ある。このため、このマージンをもたせた分、論理回路
の総合的な動作速度の低下を許容せざるおえないので、
結果としてセミカスタム方式を採用する半導体集積回路
装置の動作速度が低下する。

【００１３】（２）また、前述のマージンを小さくして
論理回路の動作速度の高速化を図った場合において、自
動配置配線システムに基づいて自動的に論理回路の配置
及び配線を行った後に所望の特性が得られないと、再
度、配線をしなおす必要が生じる。あるいは論理回路の
配置をしなおす必要が生じる。このため、論理設計から
製品完成までに要する開発期間が長くなる。また、論理
回路の配置及び配線を繰り返しても所望の特性が得られ
ない場合には、回路を再設計するか、設計目標そのもの
を見直すことになる。

【００１４】（３）さらに、自動配置配線システムに基
づいて自動的に論理回路の配置及び配線を行った場合、
複数の論理回路のそれぞれにおいて配線長の相違に基づ
く遅延時間のばらつきが発生する。

【００１５】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、特定用途向け半導
体集積回路装置において、論理回路の動作速度の高速化
を図るとともに、開発期間を短縮することが可能な技術
の提供を目的とする。

【００１６】

【課題を解決するための手段】このような目的を達成す
るために、請求項１に係る発明は、特定用途向け半導体
集積回路装置において、バッファ回路セル内に、その出
力段が出力外部端子に接続されたフリップフロップ回路
又はラッチ回路からなる論理回路を設けたことを特徴と
する。

【００１７】また、請求項２に係る発明は、特定用途向
け半導体集積回路装置において、バッファ回路セル内
に、その出力外部端子に直接接続されたトランジスタで
出力段が構成されるフリップフロップ回路又はラッチ回
路からなる論理回路を設けたことを特徴とする。

【００１８】また、請求項３に係る発明は、前記請求項
２に係る発明の論理回路において、出力外部端子に直接
接続されるトランジスタ又はその前段のトランジスタを
閉ループ内に設けたことを特徴とする。

【００１９】さらに、請求項４に係る発明は、請求項１
乃至請求項３のいずれか１つに記載される発明におい
て、バッファ回路セルの領域上にクロック信号専用配線
を構成し、クロック信号専用配線から論理回路にクロッ
ク信号を供給したことを特徴とする。

【００２０】

【作用】前記請求項１乃至請求項３に係る発明はバッフ
ァ回路セルの領域内に論理回路を配置する。従って、論
理回路の出力段と出力外部端子との間の配線長を著しく
短縮し、双方の間における信号の伝搬遅延時間を短縮で
きるので、論理回路の総合的な動作速度の高速化が図
れ、特定用途向け半導体集積回路装置の動作速度が高速
化できる。

【００２１】また、自動配置配線システムに基づいて自
動的に論理回路の配置及び配線を行う前にフリップフロ
ップ回路又はラッチ回路と出力バッファ回路との間の配
線が既知にされる。従って、自動配置配線システムのた
めに必要なマージンが小さくできるので、特定用途向け
半導体集積回路装置に搭載される素子の本来の特性を充
分に生かした設計が可能になる。しかも、自動配置配線
システムにおいて再度の配線の配置や論理回路の配置を
行う必要がなくなるので、特定用途向け半導体集積回路
装置の開発期間が短縮される。

【００２２】また、フリップフロップ回路又はラッチ回
路と出力バッファ回路との間の配線長の相違に基づく複
数の出力バッファ回路間の遅延時間のばらつきが小さく
できる。

【００２３】また、前記バッファ回路セルの占有面積内
において前記論理回路が配置され、しかもこの論理回路
は出力外部端子に直接接続されるトランジスタに比べて
占有面積が小さいので、前記バッファ回路セルの占有面
積の極端な増加が防止される。さらに、本来、バッファ
回路セルを構成するトランジスタが論理回路の一部とし
て使用される（兼用される）ので、バッファ回路セルの
占有面積に論理回路の占有面積を重複させたことにな
り、特定用途向け半導体集積回路装置の全体の面積の増
加が無視できる。

【００２４】さらに、前記請求項４に係る発明は、予め
配線抵抗及び配線容量を小さく設定しかつ独立に設定し
たクロック信号専用配線から直接クロック信号を論理回
路に供給する。従って、論理回路の総合的な動作速度の
高速化が図れ、特定用途向け半導体集積回路装置の動作
速度が高速化できる。

【００２５】また、自動配置配線システムに基づいて自
動的に論理回路の配置及び配線を行った後に決定されて
いたクロック信号の配線が既知にされる。従って、前記
請求項１乃至請求項３に係る発明の作用効果がより一層
高められる。

【００２６】

【実施例】以下、本発明の好適な実施例について、図面
に基づき説明する。

【００２７】本実施例は、セミカスタム方式のうちゲー
トアレイ方式を採用する半導体集積回路装置に本発明を
適用した実施例である。図１は、ゲートアレイ方式を採
用する半導体集積回路装置の平面レイアウトを示す。

【００２８】前記半導体集積回路装置１は単結晶珪素か
らなる半導体基板を主体に構成する。前記半導体基板は
平面方形状で形成される。この半導体基板の周辺領域に
おいて、複数の外部端子（ボンディングパッド）２が配
列される。また、半導体基板の周辺領域において、複数
のバッファ回路セル３が配列される。本実施例におい
て、外部端子２はバッファ回路セル３の領域内において
配置される。なお、外部端子２はバッファ回路セル３の
領域外においてこのバッファ回路セル３に対応した位置
に配置されてもよい。

【００２９】前記半導体基板の中央領域は論理回路領域
を構成する。この論理回路領域は標準化された複数の基
本セル４１を配置する。基本セル４１は列方向（図１
中、横方向）に複数配列され、この複数配列された基本
セル４１は基本セル列４を構成する。また、この基本セ
ル列４は配線チャネル領域（配線形成領域）５を介在し
行方向（図１中、縦方向）に複数配列される。

【００３０】前記基本セル４１は所定の論理機能を有す
る論理回路、例えばインバータ回路、ＮＡＮＤゲート回
路、フリップフロップ回路（Ｆ．Ｆ）、ラッチ回路等を
形成できる。図示しないが、基本セル４１は例えば２個
以上のｐチャネルＭＩＳＦＥＴ（Ｍetal Ｉnsulator
Ｓemiconductor Ｆilde Ｅffect Ｔransistor ）及び
２個以上のｎチャネルＭＩＳＦＥＴを備える。

【００３１】２層配線構造、例えばアルミニウム配線の
２層配線構造が採用される場合、前記配線チャネル領域
５は列方向に延在する第１層目配線を行方向に複数本配
置できる。この配線チャネル領域５に配置される第１層
目配線は基本セル４１間つまり論理回路間を結線するセ
ル外配線を形成する。第２層目配線は、配線チャネル領
域５の上部において、行方向に延在しかつ列方向に複数
本配置される。同様に、この第２層目配線はセル外配線
を形成する。基本セル４１内つまりｐチャネルＭＩＳＦ
ＥＴとｎチャネルＭＩＳＦＥＴとの間の結線等のセル内
配線は主に第１層目配線で行われる。

【００３２】また、前記バッファ回路セル３の領域上に
おいて、接地及び電源専用配線６Ｖが配置される。この
接地及び電源専用配線６Ｖは少なくとも２本の接地配線
及び電源配線で構成される。バッファ回路セル３内の素
子が主に第１層目配線で結線（セル内配線）されるの
で、接地及び電源専用配線６Ｖは第２層目配線で形成さ
れる。接地及び電源専用配線６Ｖは論理回路領域内の数
μｍの配線幅を有するセル内配線やセル外配線に比べて
１桁程度大きい数十μｍの配線幅で構成され、充分な電
流容量が確保される。

【００３３】さらに、本実施例において、半導体集積回
路装置１は２種類のクロック信号専用配線６Ｃ１及び６
Ｃ２を配置する。クロック信号専用配線６Ｃ１は所定の
バッファ回路セル３つまりクロック信号入力バッファ回
路セル３１から論理回路領域に引き出され、所定の論理
回路にクロック信号が供給される。クロック信号専用配
線６Ｃ１は第１層目配線及び第２層目配線を通して複数
の論理回路にクロック信号を供給する。

【００３４】一方、クロック信号専用配線６Ｃ２は前記
接地及び電源専用配線６Ｖと同様にバッファ回路セル３
の領域上に接地及び電源専用配線６Ｖの内側において配
置される。クロック信号専用配線６Ｃ２は、２層目配線
で構成され、セル内配線やセル外配線と接地及び電源専
用配線６Ｖとの間の配線幅例えば１０μｍ程度の配線幅
で構成される。このクロック信号専用配線６Ｃ２はバッ
ファ回路セル３つまり入力バッファ回路、出力バッファ
回路及び入出力バッファ回路にクロック信号を専用に供
給する。

【００３５】図２に、前述のバッファ回路セル３の構成
例について示す。

【００３６】このバッファ回路セル３に配置された素子
のうち、所望の素子を主に第１層目配線で結線すること
により、出力バッファ回路セル、入出力バッファ回路セ
ル（以下両者を総称して単に出力バッファ回路セルとい
う）及びクロック信号用入力バッファ回路セルを構成す
る。

【００３７】図２に示すように、バッファ回路セル３
は、ｐチャネルＭＩＳＦＥＴ３０１、３０３、３０５、
ｎチャネルＭＩＳＦＥＴ３０２、３０４、３０６、拡張
２入力ＮＯＲゲート回路３０７、２入力ＮＡＮＤゲート
回路３０８、インバータ回路３１０〜３１７、トランス
ファミッションゲート回路３２０〜３２３、入力保護回
路３３１を主体に構成される。前記ｐチャネルＭＩＳＦ
ＥＴ３０１及びｎチャネルＭＩＳＦＥＴ３０２は最終出
力段としてのトランジスタを構成する。このｐチャネル
ＭＩＳＦＥＴ３０１及びｎチャネルＭＩＳＦＥＴ３０２
は、駆動能力を要求されるので、バッファ回路セル３内
の他のＭＩＳＦＥＴや基本セルのＭＩＳＦＥＴのゲート
幅寸法に比べて数十〜数百倍大きいゲート幅寸法で構成
される。

【００３８】このバッファ回路セル３に配置された素子
のうち、インバータ回路３１２、３１３、３１５、３１
６、３１７、トランスファミッションゲート回路３２０
〜３２３は本発明に基づき配置される。すなわち、これ
らの素子は、本来、論理回路領域の基本セル４１におい
て形成されるフリップフロップ回路又はラッチ回路の論
理回路をバッファ回路セル３内に構成するために配置さ
れる。これらの素子のサイズは基本的には基本セル４１
内の素子のサイズに等しいサイズにおいて構成される。

【００３９】前記バッファ回路セル３の占有面積は最終
出力段であるｐチャネルＭＩＳＦＥＴ３０１及びｎチャ
ネルＭＩＳＦＥＴ３０２の占有面積で律則されるので、
前記論理回路を構成するための複数の素子が配置されて
もバッファ回路セル３の占有面積の増加は小さい。例え
ば、バッファ回路セル３は約５％程度の増加に留まる。

【００４０】図３に、前記バッファ回路セル３を使用し
てクロック信号入力バッファ回路セル３１及び出力バッ
ファ回路セル３０を構成した場合について示す。図３に
おいて、クロック信号入力バッファ回路セル３１は、入
力外部端子２に入力保護回路３３１を介して接続された
インバータ回路３２１を初段回路として使用し、インバ
ータ回路３１０〜３１２を各々独立の出力段として使用
する。インバータ回路３３３はクロック信号専用配線６
Ｃ１に接続され、論理回路領域に形成される論理回路に
クロック信号が供給される。インバータ回路３１０、３
１２は各々クロック信号専用配線６Ｃ２に接続され、出
力バッファ回路セル３０にクロック信号が供給される。
クロック信号専用配線６Ｃ２の配置領域は固定され、か
つ充分な駆動能力を有するクロック信号入力バッファ回
路セル３１により駆動されるので、クロック信号の伝達
速度が独立的に速く設定される。しかも、自動配置配線
を行わずに配線長が既知であるので、伝搬遅延時間が予
め高い精度で予測できる。

【００４１】また、出力バッファ回路セル３０に配置さ
れたフリップフロップ回路は、従来のバッファ回路セル
３０ａに配置されている素子及び本発明に基づいて配置
された素子を使用して構成される。フリップフロップ回
路の出力段は駆動能力が要求されるのでｐチャネルＭＩ
ＳＦＥＴ３０１及びｎチャネルＭＩＳＦＥＴ３０２で構
成され、しかも回路の閉ループ内にこれらの素子が配置
される。すなわち、出力バッファ回路セル３０はその領
域内に本来論理回路領域に配置されるフリップフロップ
回路を配置する。表現を変えれば、フリップフロップ回
路は出力バッファ回路セル３０に本来配置された素子を
利用して構成される。

【００４２】図中、符号Ｄは入力データ信号、符号Ｑは
出力信号、符号ＣＬＫは入力クロック信号、符号ＣＫは
セル内クロック信号である。

【００４３】このように構成されるゲートアレイ方式を
採用する半導体集積回路装置１は、第１に、バッファ回
路セル３の領域内に論理回路（フリップフロップ回路）
を配置したので、論理回路の出力段と出力外部端子２と
の間の配線長を著しく短縮し、双方の間において信号の
伝搬遅延時間を短縮できる。また、クロック信号は配線
領域５に固定されたクロック信号専用配線６Ｃ２及び充
分な駆動能力を有するクロック信号入力バッファ回路セ
ル３１で供給されるので、クロック信号の伝達速度が独
立的に速く設定できる。さらに、従来においては図１０
に示すようにクロック信号の入力から出力までの経路が
インバータ回路３４０、３４１、４０４、４０５、４１
２、４０２、３５０及び３５１の８段で構成され、この
８段のインバータ回路でゲート遅延が引き起こされる。
しかしながら、本発明においてはクロック信号の入力か
ら出力までの経路が図３に示すようにトランスミッショ
ンゲート回路３２１、インバータ回路３１２、３１７、
３１６、３０３（３０４）及び３０１（３０２）の６段
で構成され、段数が減少されるのでゲート遅延が短縮さ
れる。従って、論理回路の総合的な動作速度の高速化が
図れ、半導体集積回路装置１の動作速度が高速化でき
る。

【００４４】第２に、従来においては図１０に示す入力
から内部の論理回路４Ｌまでの経路の配線６１、６２及
び６Ｃと論理回路４Ｌから出力までの経路の配線６１及
び６２の配線長が自動配置配線を行った後でなければ確
定せず、論理回路設計を行う際に自動配線配置システム
のために必要なマージンが充分に確保されていた。しか
しながら、本発明においては図３に示すようにクロック
信号専用配線６Ｃ２の配線長が自動配置配線を行わない
段階で既知であるので、自動配置配線システムを行うた
めのマージンを確保しておく必要がない。従って、論理
回路設計を行う際に信号の伝搬遅延時間が予め高い精度
で予測でき、搭載素子の本来の特性を充分に生かした設
計が行えるので、半導体集積回路装置１の動作速度の高
速化が実現される。

【００４５】第３に、本発明においては前述したように
自動配置配線システムのために必要なマージンを充分確
保しなくてもよいので、自動配置配線を行った後に所望
の特性が得られないという事態が原理上発生しない。こ
の結果、自動配置配線システムにおいて再度の配線の配
置や回路の配置を行う必要がなくなるので、半導体集積
回路装置１の開発期間が短縮される。

【００４６】第４に、配線長の相違に基づく複数の出力
バッファ回路間相互の遅延時間のばらつきが大幅に減少
されるので、半導体集積回路装置１において出力のスキ
ューが小さくされる。

【００４７】また、前記バッファ回路セル３はフリップ
フロップ回路に限らず、図４乃至図８の各々に示すラッ
チ回路が出力バッファ回路セル３０に搭載できる。

【００４８】なお、本発明は、前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において、種
々変更できる。

【００４９】例えば、本発明は、ゲートアレイ方式にお
いてチャネル型（固定チャネル型）に限らず、チャネル
レス型（敷詰め型）の特定用途向け半導体集積回路装置
に適用できる。

【００５０】本発明は、ゲートアレイ方式に限らず、ス
タンダードセル方式、エンベデッドアレイ方式など、他
の方式を採用する特定用途向け半導体集積回路装置に適
用できる。

【００５１】

【発明の効果】以上説明したように、本発明によれば、
特定用途向け半導体集積回路装置において、論理回路の
動作速度の高速化が図れる。また、自動配置配線を繰り
返し行わなくてもよいので、開発期間が短縮できる。さ
らに、配線長の相違に基づく出力のスキューが小さくさ
れる。

【図面の簡単な説明】

【図１】本発明の一実施例であるゲートアレイ方式を採
用する半導体集積回路装置の平面レイアウト図である。

【図２】前記半導体集積回路装置のバッファ回路セルに
搭載される素子の構成例を示す論理回路ブロック図であ
る。

【図３】前記入力バッファ回路セル及び出力バッファ回
路セルに搭載された論理回路のブロック図である。

【図４】前記出力バッファ回路セルに搭載された他の論
理回路のブロック図である。

【図５】前記出力バッファ回路セルに搭載された他の論
理回路のブロック図である。

【図６】前記出力バッファ回路セルに搭載された他の論
理回路のブロック図である。

【図７】前記出力バッファ回路セルに搭載された他の論
理回路のブロック図である。

【図８】前記出力バッファ回路セルに搭載された他の論
理回路のブロック図である。

【図９】従来のゲートアレイ方式を採用する半導体集積
回路装置のレイアウト図である。

【図１０】従来の半導体集積回路装置に搭載される入力
バッファ回路、論理回路及び出力バッファ回路のブロッ
ク回路図である。

【符号の説明】

１半導体集積回路装置２外部端子３バッファ回路セル３０出力バッファ回路セル３１入力バッファ回路セル３０１〜３０６ＭＩＳＦＥＴ３０７拡張２入力ＮＯＲゲート回路３０８２入力ＮＡＮＤゲート回路３１０〜３１７インバータ回路３２０〜３２３トランスファミッションゲート回路４基本セル列４１基本セル６Ｃ１、６Ｃ２クロック信号専用配線３３１入力保護回路

Claims

【特許請求の範囲】

【請求項１】標準化されかつ繰り返しの基本単位とな
る出力又は入出力バッファ回路セルが複数の外部端子の
配列に対応して複数配列され、前記バッファ回路セルに
配置される複数の素子間の結線パターンを変えて所定機
能を形成する特定用途向け半導体集積回路装置におい
て、前記バッファ回路セル内に、その出力段が出力外部端子
に接続されたフリップフロップ回路又はラッチ回路から
なる論理回路を設けたことを特徴とする特定用途向け半
導体集積回路装置。
【請求項２】標準化されかつ繰り返しの基本単位とな
る出力又は入出力バッファ回路セルが複数の外部端子の
配列に対応して複数配列され、前記バッファ回路セルに
配置される複数の素子間の結線パターンを変えて所定機
能を形成する特定用途向け半導体集積回路装置におい
て、前記バッファ回路セル内に、その出力外部端子に直接接
続されたトランジスタで出力段が構成されるフリップフ
ロップ回路又はラッチ回路からなる論理回路を設けたこ
とを特徴とする特定用途向け半導体集積回路装置。
【請求項３】前記請求項２に記載される論理回路は、前記出力外部端子に直接接続されるトランジスタ又はそ
の前段のトランジスタを閉ループ内に設けたことを特徴
とする特定用途向け半導体集積回路装置。
【請求項４】前記請求項１乃至請求項３のいずれか１
つに記載の特定用途向け半導体集積回路装置において、前記バッファ回路セルの領域上にクロック信号専用配線
を構成し、前記クロック信号専用配線から前記論理回路にクロック
信号が供給されることを特徴とする特定用途向け半導体
集積回路装置。