JP2652948B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特にマスタースライ
ス方式の半導体集積回路に関する。

〔従来の技術〕

従来、この種のマスタースライス方式の半導体集積回
路は、第４図にその一例を示すように、半導体チップ１
の中央に論理回路セル８を行列状に配列して設け、論理
回路セル８を配置した行（又は列）の間にセル間配線領
域９を設け、半導体チップ１の周縁部に電源及び入出力
信号接続用パッド５を配列して設け、論理回路セル８と
パッド５との間の領域に入出力用ゲート６を配列して設
けている。

〔発明が解決しようとする課題〕

上述した従来の半導体集積回路は、搭載されるセルの
数が増大するとともに、電気的特性の制約によりそれぞ
れのセルへの電圧印加のための電源配線を太くしなけれ
ばならないため、セル寸法がより大きくなる傾向があっ
た。これらは、電源パッドが半導体チップの周縁部に設
けられているためさらに助長される。

また、搭載される論理回路の規模が大きくなるにつれ
て、それらを構成するセルの配置に関し、配置位置がよ
り広い領域にわたってくるので、それらのセル間配線長
が益々増大して信号配線の形成用領域を広く必要とし、
当該信号配線の配線容量が増大し、更に、微細化に伴な
い配線抵抗が増大し、遅延時間特性が劣化するという欠
点があった。

本発明の目的は、半導体チップ内の信号配線長を実効
的に短縮し、論理回路セルの寸法を縮減して搭載ゲート
数を増加し、且つ、電源配線の短縮を可能とする半導体
集積回路を提供することにある。

〔課題を解決するための手段〕

本発明の半導体集積回路は、半導体チップの一主面に
格子状に設けた主幹電源バスと、前記主幹電源バスによ
り区画し行列状に配置した論理回路形成領域と、前記論
理回路形成領域の中央部に設けて論理回路形成用のトラ
ンジスタ及び抵抗を配置した集合セル領域と、前記論理
回路形成領域の前記集合セル領域外周に設けた前記集合
セル領域間の信号接続用配線領域と、前記半導体チップ
の周縁部に配置して設けた電源及び入出力信号接続用パ
ッドと、前記パッドの内周の前記主幹電源バスに隣接し
て設けた入出力用ゲートと、前記主幹電源バス上に散在
させて設けた電源用パッドとを有するように構成され
る。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の第１の実施例の回路配置を示す半導
体チップの平面図である。

第１図に示すように、半導体チップ１の一主面に格子
状に配置した主幹電源バス２を設け、主幹電源バス２に
より行列状に区画された論理回路形成領域を設け、前記
論理回路形成領域の中央部に論理回路形成用のトランジ
スタ及び抵抗を配置した集合セル領域３を形成し、前記
論理回路形成領域の集合セル領域３の外周に他の集合セ
ル領域３との相互間の信号接続用配線領域４を形成す
る。半導体チップ１の周縁部に電源及び入出力信号接続
用パッド５を配列して設け、パッド５の内周の主幹電源
バス２に隣接して入出力用ゲート６を配列して設け、主
幹電源バス２の交点に電源用パッド７を設ける。ここ
で、入出力用ゲート６は外部回路駆動用として電流容量
の大きなトランジスタ及び抵抗により構成するのが一般
的である。また、第１図では、主幹電源、バス２が１系
統の場合を示しているが、２電源を使用する場合には主
幹電源バス２は２系統に分割される。

第２図は第１図の論理回路形成領域の詳細な回路配置
を示す一部切欠平面図である。

第２図に示すように、主幹電源バス２により区画され
た前記論理回路形成領域内に、論理回路セル８を例えば
18個Ｘ方向に配列したものをＹ方向に19行配列し、各行
間にセル間配線領域９を設けた集合セル領域３と、集合
セル領域３の外周に設けた信号接続用配線領域４と、主
幹電源バス２に接続した支幹電源バス10を９列配列して
設けている。更に、前記論理回路形成領域を取囲む主幹
電源バス２の交点に電源パッド７を設ける。ここで、電
源パッド７は必ずしも主幹電源バス２の交点に設ける必
要はなく、交点以外の主幹電源バス２の上に適宜散在さ
せて設けることができる。

ここで、支幹電源バス10の所要幅は、集合セル領域３
に供給する電流のみを考慮し、それらの電圧降下、ノイ
ズマージン等から決定されるものであり、他の集合セル
領域への供給電流を考慮する必要はない。このため、内
部領域を主幹電源バスにて分割しない従来方式に比べ
て、支幹電源バスの所要幅は大幅に縮小される。このこ
とは結果的に、セル面積を縮小化することになり高集積
に寄与するだけでなく、セル間距離が短くなることによ
り集合セル領域３内の信号配線長が短縮され、信号配線
伝搬遅延時間特性を向上させることができる。

第３図は本発明の第２の実施例の回路配置を示す半導
体チップの平面図である。

第３図に示すように、半導体チップ１の一主面に設け
た２系統の主幹電源バス11,12の組合せにより４分割さ
れて区画された論理回路形成領域を設け、それぞれの前
記論理回路形成領域の中央部に集合セル領域３を設け、
前記論理回路形成領域の集合セル領域３の外周に信号接
続用配線領域４を形成する。主幹電源バス11,12のそれ
ぞれの上に電源パッド７を散在させて設け、供給電流の
分散化を図っている。ここで、４分割された各集合セル
領域３には第１の実施例と同様に支幹電源バス（図示せ
ず）を設けて電流の分散化を図っている。

〔発明の効果〕

以上説明したように本発明は、半導体チップ上の周縁
部に形成した電源及び入出力信号接続用パッド並びに出
力用ゲート素子以外の領域に、格子状に設けた主幹電源
バスにより複数の行，列に区画した論理回路形成領域を
設け、その各々に論理回路の形成に充分なだけのトラン
ジスタと抵抗群を有する集合セル領域と、集合セル領域
の外周に信号接続用配線領域を設け、且つ主幹電源バス
の上に電源パッドを設けることにより、次の様な効果を
得ることができる。

第１点は、等価ゲート数が数千ゲートから数万ゲート
と大規模なLSIを見てみると、いずれも数個から数十の
機能ブロックにより形成されていることが多い。しかも
各機能ブロックは、論理構成上の特色を持っている。例
えば、フリップフロップを多用している回路、或いは排
他論理を多用している回路、或いは単純なゲートのみの
構成回路、等である。本発明では機能ブロック単位で集
合セル領域を形成し、レイアウト上も半導体チップ全域
に分散することなく、集合セル領域という１つの単位領
域に集中させることにより、機能ブロック内の信号配線
を集合セル領域内にて閉じ、その配線長を従来方式に比
べて短くすることができるため、信号配線の配線容量，
配線抵抗に伴なう信号伝搬遅延時間（t_pd）特性の向上
が可能となる。

第２点は、集合セル領域内に供給を必要とする電流
は、集合セル領域を取り囲む主幹電源バスから供給され
るため、集合セル領域内の支幹電源バスは、当該集合セ
ル領域内に供給される電流のみを考慮してその必要幅が
決定でき、微細配線が可能となる。等に、主幹電源バス
上に設けた電源パッドにより電源配線を最短にすること
が可能で、電圧降下及びノイズ対策上、極めて有利とな
る。

従って、集合セル領域単位で電源系設計が可能とな
る。このことは、従来、支幹電源バスであってもチップ
全域にわたる電圧降下等を考慮した設計を必要としてい
た為に、その所要幅は、搭載回路数の増大、チップ寸法
の増大とともにより広く設計する必要があったが、本発
明は区分された集合セル領域を単位として、当該集合セ
ル領域内のみの電圧降下等を考慮すれば良いため、その
所要幅を縮小することが可能となり、その分だけ集合セ
ル領域内に収納できるセル数を増加できる。また、セル
サイズの縮小化に伴なって、信号配線長が短縮され、信
号伝搬遅延時間（t_pd）特性が向上できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路配置を示す半導体
チップの平面図、第２図は第１図の論理回路形成領域の
詳細な回路配置を示す一部切欠平面図、第３図は本発明
の第２の実施例の回路配置を示す半導体チップの平面
図、第４図は従来の半導体集積回路の一例を示す半導体
チップの平面図である。 １……半導体チップ、２……主幹電源バス、３……集合
セル領域、４……信号接続用配線領域、５……パッド、
６……入出力用ゲート、７……電源パッド、８……論理
回路セル、９……セル間配線領域、10……支幹電源バ
ス、11,12……主幹電源バス。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体チップの一主面に格子状に設けた主
   幹電源バスと、前記主幹電源バスにより区画し行列状に
   配置した論理回路形成領域と、前記論理回路形成領域の
   中央部に設けて論理回路形成用のトランジスタ及び抵抗
   を配置した集合セル領域と、前記論理回路形成領域の前
   記集合セル領域外周に設けた前記集合セル領域間の信号
   接続用配線領域と、前記半導体チップの周縁部に配置し
   て設けた電源及び入出力信号接続用パッドと、前記パッ
   ドの内周の前記主幹電源バスに隣接して設けた入出力用
   ゲートと、前記主幹電源バス上に散在させて設けた電源
   用パッドとを有することを特徴とする半導体集積回路。