JPS6074547A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6074547A JPS6074547A JP18019683A JP18019683A JPS6074547A JP S6074547 A JPS6074547 A JP S6074547A JP 18019683 A JP18019683 A JP 18019683A JP 18019683 A JP18019683 A JP 18019683A JP S6074547 A JPS6074547 A JP S6074547A
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- Japan
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- functional test
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 5
- 238000012360 testing method Methods 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000011990 functional testing Methods 0.000 abstract description 22
- 230000010354 integration Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 3
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明に属する技術分野〕
本発明は、機能試験を容易に行えるような回路を含んだ
、マスタースライス方式の半導体集積回路装置に関する
。
、マスタースライス方式の半導体集積回路装置に関する
。
マスタースライス方式の集積回路のりうち、ゲートアレ
イはコンピューターを用いた自動設計により、開発期間
を大幅に短縮し、コストを下げるという大きな利点があ
る一方で、人手設計（？ルカスタム）に比べて、集積密
度が−すぎという欠点をもっている。その原因として、
自動設計を行うＣＡ Ｄ （Ｃｏｍｐｕｔｅｒ ａｉｄ
ｅｄ ｄｅｓｉｇｎ ）−７”ｘテムには、第１図に示
すように、論理ブロックの他にダミーブロック、スルー
ブロックといつた空ブロックが用意されてお）、セル列
の高さの調節にダミーブロック、配線が論理ブロック列
を横断する時は、配線専用のブロックであるスルーブロ
ックを発生する機能があり、１００％自動化を自相して
いるととが上げられる。又、大規模集積回路などのよう
にゲート数が多くなってくると、出力信号を得るまでに
測子パターンもの入力信号を与える必要がでてきて甚だ
厄介であるため、機能試験回路を備えることにより、容
易に試験できるという大きな利点が９ある一方で、その
ために回路全体が大きくなるという欠点をもっている。
イはコンピューターを用いた自動設計により、開発期間
を大幅に短縮し、コストを下げるという大きな利点があ
る一方で、人手設計（？ルカスタム）に比べて、集積密
度が−すぎという欠点をもっている。その原因として、
自動設計を行うＣＡ Ｄ （Ｃｏｍｐｕｔｅｒ ａｉｄ
ｅｄ ｄｅｓｉｇｎ ）−７”ｘテムには、第１図に示
すように、論理ブロックの他にダミーブロック、スルー
ブロックといつた空ブロックが用意されてお）、セル列
の高さの調節にダミーブロック、配線が論理ブロック列
を横断する時は、配線専用のブロックであるスルーブロ
ックを発生する機能があり、１００％自動化を自相して
いるととが上げられる。又、大規模集積回路などのよう
にゲート数が多くなってくると、出力信号を得るまでに
測子パターンもの入力信号を与える必要がでてきて甚だ
厄介であるため、機能試験回路を備えることにより、容
易に試験できるという大きな利点が９ある一方で、その
ために回路全体が大きくなるという欠点をもっている。
第１図は、マスタースライス方式の大規模集積回路製お
いて、機能試験専用の回路を設けたチップの一部でちゃ
、論理ブロック３が３４個、スルーブロック４が１２個
、ダミーブロック５が１個で合計４８個のブロックで構
成されている。このように、従来の機能試験回路を備え
た大規模集積回路の自動設計においては、前述のような
２つの理由から集積密度が上らないという問題が生じる
。
いて、機能試験専用の回路を設けたチップの一部でちゃ
、論理ブロック３が３４個、スルーブロック４が１２個
、ダミーブロック５が１個で合計４８個のブロックで構
成されている。このように、従来の機能試験回路を備え
た大規模集積回路の自動設計においては、前述のような
２つの理由から集積密度が上らないという問題が生じる
。
この発明の目的は、自動設計を行なうことによ多発生し
たダミーブロック、スルーブロックナト、従来論理ブロ
ックを形成していない部分も利用して、機能試験回路を
構成することにより、集積密度を向上させることにある
。
たダミーブロック、スルーブロックナト、従来論理ブロ
ックを形成していない部分も利用して、機能試験回路を
構成することにより、集積密度を向上させることにある
。
本発明によれば、従莱秘理の構成されていない素子領域
であるダミーブロック、第２配線層の横断専用ブロック
であるスルーブロックに機能試験回路用の論理を第１、
第３配線層を用いて構成したブロックにより、機能試験
回路を構成している〇又、前記機能試験回路を構成して
いる論理ブロック間の接続を行なう配線は、第３配線層
を用い、任意の方向で配線できる。
であるダミーブロック、第２配線層の横断専用ブロック
であるスルーブロックに機能試験回路用の論理を第１、
第３配線層を用いて構成したブロックにより、機能試験
回路を構成している〇又、前記機能試験回路を構成して
いる論理ブロック間の接続を行なう配線は、第３配線層
を用い、任意の方向で配線できる。
本発明によれば従来技術に比べ、下記の効果が得られる
。すなわら、使用されていない素子領域であるスルーブ
ロック、ダミーブロックを用いて機能試験専用回路を構
成するので、その結果素子領域の占有面積を減少させ、
ゲートアレイ等の集積回路の高密度集積化を図ることが
できる。
。すなわら、使用されていない素子領域であるスルーブ
ロック、ダミーブロックを用いて機能試験専用回路を構
成するので、その結果素子領域の占有面積を減少させ、
ゲートアレイ等の集積回路の高密度集積化を図ることが
できる。
この発明をマスタースライス方式のゲートアレイに適用
した一実施例を、第１図に対応させて、第２図に示す。
した一実施例を、第１図に対応させて、第２図に示す。
第２図は、本発明の使用されていない素子領域である、
スルーブロック４に、機能試験回路用の論理を第１配線
層と第３配線層を用いて構成し、第３配線層を用いて機
能試験回路を実現する配線８を設ける。２つの論理ブロ
ック列に、前記機能試験専用論理ブロックが複数ある時
は、論理プロ・り列上を通り、第３配線層８ａを用いて
接続を行ない、異なる論理ブロック列に前記機能試験専
用論理ブロックがあるときは、第３配線層８ｂを用いて
任意方向に配線する。
スルーブロック４に、機能試験回路用の論理を第１配線
層と第３配線層を用いて構成し、第３配線層を用いて機
能試験回路を実現する配線８を設ける。２つの論理ブロ
ック列に、前記機能試験専用論理ブロックが複数ある時
は、論理プロ・り列上を通り、第３配線層８ａを用いて
接続を行ない、異なる論理ブロック列に前記機能試験専
用論理ブロックがあるときは、第３配線層８ｂを用いて
任意方向に配線する。
この実施例によれば、スルーブロック、ダミーブロック
などの空ブロックを機能試験回路用の論理ブロックとし
て使用するので、素子領域１の面積を従来よシ大幅に小
さくすることができる。又、本発明は次の内容を含むも
のである。
などの空ブロックを機能試験回路用の論理ブロックとし
て使用するので、素子領域１の面積を従来よシ大幅に小
さくすることができる。又、本発明は次の内容を含むも
のである。
配線層数は３層であって、前記論理ブロックには第１、
第２配線層が用いられ、前記空ブロックに構成した機能
試験専用の回路用の論理ブロックである機能試験用論理
ブロックには、第２配線層が貫通している場合が多いの
で、第１、第３配線層が用いられ、また、前記配線トラ
ックには第１、第２配線層が用いられ、前記機能試験用
の回路を構成する配線には第３配線層が用いられるたと
を特徴とする。
第２配線層が用いられ、前記空ブロックに構成した機能
試験専用の回路用の論理ブロックである機能試験用論理
ブロックには、第２配線層が貫通している場合が多いの
で、第１、第３配線層が用いられ、また、前記配線トラ
ックには第１、第２配線層が用いられ、前記機能試験用
の回路を構成する配線には第３配線層が用いられるたと
を特徴とする。
機能試験専用の回路には、第１、第３配線層が用いられ
、論理ブロックを行列状に規則的に配列した論理ブロッ
ク列内に、前記機能試験用論理ブロックが複数あるとき
は、論理ブロック列上を通る第３配線層を用いて接続さ
れ、異なる論理ブロック列に前記機能試験用論理ブロッ
クがあるときは、第３配線層を用いて、任意方向に接続
することを特徴とする。
、論理ブロックを行列状に規則的に配列した論理ブロッ
ク列内に、前記機能試験用論理ブロックが複数あるとき
は、論理ブロック列上を通る第３配線層を用いて接続さ
れ、異なる論理ブロック列に前記機能試験用論理ブロッ
クがあるときは、第３配線層を用いて、任意方向に接続
することを特徴とする。
なお、本発明は、配線層数が３の場合に限られるもので
はなく、更に多層の場合にも適用できる。
はなく、更に多層の場合にも適用できる。
４、図７［有］の簡単な説明
第１図は従来のマスタースライス方式によるゲートアレ
イ型大規模集積回路装置の部分的な構成例を示す平面図
。
イ型大規模集積回路装置の部分的な構成例を示す平面図
。
第２図は本発明の一実施例に係る半導体集積回路図にお
いて、装置の構成例を示す平面図である。
いて、装置の構成例を示す平面図である。
１・・・素子領域、
２・・・配線領域、
３・・・論理ブロック、
４・・・スルーブロック、
５・・・スルブロックに第１配線層と第３配線層を用い
て論理を構成した、論理ブロック、６・・・配線トラッ
ク、 ７・・・論理ブロック端子、 ８ ａ ｒ ８ ｂ・・・機能試験専用の回路を構成す
る論理ブロック５を配線する、第３配線層。
て論理を構成した、論理ブロック、６・・・配線トラッ
ク、 ７・・・論理ブロック端子、 ８ ａ ｒ ８ ｂ・・・機能試験専用の回路を構成す
る論理ブロック５を配線する、第３配線層。
Claims (1)
- 論理ブロックを行列状に配列し、論理ブロック間に配線
トラックをもうけたマスタスライス方式の集積回路にお
いて、論理ブロックだけでなく、論理の構成されていな
い素子領域である空プロッも利用して、機能試験専用の
回路を設けることを特徴とした半導体集積回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18019683A JPS6074547A (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18019683A JPS6074547A (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6074547A true JPS6074547A (ja) | 1985-04-26 |
Family
ID=16079074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18019683A Pending JPS6074547A (ja) | 1983-09-30 | 1983-09-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6074547A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645031A (en) * | 1987-06-26 | 1989-01-10 | Nippon Electric Ic Microcomput | Gate array type semiconductor integrated circuit |
| JPH0219922A (ja) * | 1988-07-08 | 1990-01-23 | Nec Corp | 順序回路装置 |
| JPH04280668A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1983
- 1983-09-30 JP JP18019683A patent/JPS6074547A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS645031A (en) * | 1987-06-26 | 1989-01-10 | Nippon Electric Ic Microcomput | Gate array type semiconductor integrated circuit |
| JPH0219922A (ja) * | 1988-07-08 | 1990-01-23 | Nec Corp | 順序回路装置 |
| JPH04280668A (ja) * | 1991-03-08 | 1992-10-06 | Mitsubishi Electric Corp | 半導体集積回路 |
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