JPH0219922A - 順序回路装置 - Google Patents

順序回路装置

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JPH0219922A
JPH0219922A JP63170605A JP17060588A JPH0219922A JP H0219922 A JPH0219922 A JP H0219922A JP 63170605 A JP63170605 A JP 63170605A JP 17060588 A JP17060588 A JP 17060588A JP H0219922 A JPH0219922 A JP H0219922A
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JP
Japan
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logic
matrix
output
line
output register
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Application number
JP63170605A
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English (en)
Inventor
Katsuya Furuki
古木　勝也
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は順序回路装置に関し、特にプログラマブル・ロ
ジック・アレイと出力レジスタからなる順序回路装置に
関する。
〔従来の技術〕
従来、この種の順序回路装置は、第３図に示すようにＡ
ＮＤ論理を生成する論理マトリクス２１と、ＯＲ論理を
生成する論理マトリクス２２と、プログラマブル・ロジ
ック・アレイ（ＰＬＡ）２５の出力をラッチする出力レ
ジスタ２３から構成され、出力レジスタからＰＬＡの入
力（ＡＮＤ論理を生成する論理マトリクス）へのフィー
ドバック線２４は論理マトリクスの外側を通過していた
。
〔発明が解決しようとする課題〕
上述した従来の順序回路装置は、出力レジスタからＰＬ
Ａの入力にもどるフィードバック線がＡＮＤ論理を生成
する論理マトリクス及びＯＲ論理を生成する論理マトリ
クスの外側を通過しているので、フィードバック線の数
に従って、むだな面積が大きくなり、また遠回りをして
いるので、フィードバック線の配線が長くなるという欠
点がある。
本発明の目的は、フィードバック線を論理マトリンス上
を通過させてむだな面積を増大することなく、より小さ
い順序回路装置を得ることである。
〔課題を解決するための手段〕
本発明の順序回路装置は、ＡＮＤ論理を生成する論理マ
トリクスと、ＯＲ論理を生成する論理マトリクスと、Ｏ
Ｒ論理の出力をラッチする出力レジスタと、この出力レ
ジスタから前記ＡＮＤ論理及びＯＲ論理を生成する論理
マトリクス上を通過し前記ＡＮＤ論理を生成する論理マ
トリクスに接続されるフィードバック線を有している。
〔実施例〕
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の平面図であり、１はＡ
ＮＤ論理を生成する第１の論理マトリクス、２はＯＲ論
理を生成する第２の論理マトリクス、３は出力レジスタ
、４はフィードバック線、５は第１の論理マトリクスと
第２の論理マトリクスより構成されるＰＬＡである。
ＰＬＡへの入力６は第１の論理マトリクス１に入力され
、ＡＮＤ論理が生成される。生成されたそれぞれの論理
は、積項線７により第２の論理マトリクス２に入力され
る。第２の論理マトリクス２では、積項線のＯＲ論理が
生成され、生成されたＯＲ論理は、ＰＬＡ５の出力ｇａ
、ｂとなる。
ＰＬＡの出力の一部８ｂは出力レジスタに入力され、出
力レジスタはクロック信号９に同期して動作する。出力
レジスタの出力１０は第２の論理マトリクス２．第１の
論理マトリクス１上を通過するフィードバック線により
第１の論理マトリクス１に入力される。
第２図は本発明の第２の実施例の平面図であり、１１は
第１の論理マトリクス、１２は第２の論理マトリクス、
１３は出力レジスタ、１４はフィードバック線、１５は
ＰＬＡ、１６はＰＬＡへの入力、１７は積項線、１８ａ
、ｂはＰＬＡの出力、１９は出力レジスタを制御するク
ロック、２０は出力レジスタの出力である。
この実施例では、フィードバック線１４が第１の論理マ
トリクス１１上または第２の論理マトリクス１２上で方
向を変えている。このようにフィードバック線を配線す
ることにより、ＰＬＡの任意の位置の入出力端子を接続
することが可能である。
〔発明の効果〕
以上説明したように本発明は、フィードバック線が・Ｐ
ＬＡの論理マトリクス上を通過しているので、ＰＬＡの
外側にむだな配線領域を生じない。
また、遠回りをしないためフィードバック線の配線が短
くなるので、このように面積を小さく、高性能にするこ
とができる効果がある。
項線、８ａ、ｂ、１８ａ、ｂ・−・ＰＬＡの出力、９．
１つ・・・クロック、１０．２０・・・出力レジスタの
出力、２１・・・ＡＮＤ論理マトリクス、２２・・・Ｏ
Ｒ論理マトリクス、２３・・・出力レジスタ、２４・・
・フィードバック線、２５・・・ＰＬＡ、２６・・・Ｐ
ＬＡへの入力、２７・・・積項線、２８ａ、ｂ・・・Ｐ
ＬＡの出力、２９・・・クロック、３０・・・出力レジ
スタの
【図面の簡単な説明】
第１図及び第２図は本発明の第１及び第２の実施例の平
面図、第３図は従来の平面図である。 １．１１・・・第１の論理マトリクス、２．１２・・・
第２の論理マトリクス、３，１３・・・出力レジスタ、
４，１４・・・フィードバック線、５，１５・・・ＰＬ
Ａ、６，１６・・・ＰＬＡへの入力、７，１７・・・積
閉 図

Claims (1)

    【特許請求の範囲】
  1. ＡＮＤ論理を生成する第１の論理マトリクスと、ＯＲ論
    理を生成する第２の論理マトリクスと、出力レジスタと
    を一直線上に配置した順序回路装置において、前記出力
    レジスタからの前記第１の論理マトリクスへのフィード
    バック線が前記第１の論理マトリクスと前記第２の論理
    マトリクス上を通過していることを特徴とする順序回路
    装置
JP63170605A 1988-07-08 1988-07-08 順序回路装置 Pending JPH0219922A (ja)

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JP63170605A JPH0219922A (ja) 1988-07-08 1988-07-08 順序回路装置

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JPH0219922A true JPH0219922A (ja) 1990-01-23

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ID=15907952

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074547A (ja) * 1983-09-30 1985-04-26 Toshiba Corp 半導体集積回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6074547A (ja) * 1983-09-30 1985-04-26 Toshiba Corp 半導体集積回路

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