JPH03187544A - 同期処理ｌｓｉインタフェース方式 - Google Patents
同期処理ｌｓｉインタフェース方式Info
- Publication number
- JPH03187544A JPH03187544A JP1326897A JP32689789A JPH03187544A JP H03187544 A JPH03187544 A JP H03187544A JP 1326897 A JP1326897 A JP 1326897A JP 32689789 A JP32689789 A JP 32689789A JP H03187544 A JPH03187544 A JP H03187544A
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- JP
- Japan
- Prior art keywords
- processing
- lsi
- data
- output
- control
- Prior art date
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- Granted
Links
- 238000000034 method Methods 0.000 claims abstract description 7
- 230000001360 synchronised effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期処理ＬＳＩインタフェース方式に関し、特
に複数個のＬＳＩ（大規模集積回路〉間で縦続して同期
処理する場合の同期処理ＬＳＩインタフェース方式に関
する。
に複数個のＬＳＩ（大規模集積回路〉間で縦続して同期
処理する場合の同期処理ＬＳＩインタフェース方式に関
する。
従来のこの種の同期処理ＬＳＩインタフェース方式を、
第２図に示す、各処理部ＬＳＩ４０および４１は、処理
すべき入力データＤ１およびＤ２を受け、処理タイミン
グを指示する制御信号を制御部ＬＳＩ２から与えられて
、処理結果の出力データＤ２およびＤ３を出力する。こ
れらのデータ処理用の制御信号は、処理に必要な本数だ
け制御部ＬＳＩ２でクロック信号ＣＬＫおよびフレーム
パルスＦＰを基準として発生され、各処理部ＬＳＩ４０
．４１に与えられる。
第２図に示す、各処理部ＬＳＩ４０および４１は、処理
すべき入力データＤ１およびＤ２を受け、処理タイミン
グを指示する制御信号を制御部ＬＳＩ２から与えられて
、処理結果の出力データＤ２およびＤ３を出力する。こ
れらのデータ処理用の制御信号は、処理に必要な本数だ
け制御部ＬＳＩ２でクロック信号ＣＬＫおよびフレーム
パルスＦＰを基準として発生され、各処理部ＬＳＩ４０
．４１に与えられる。
この従来の同期処理ＬＳＩインタフェース方式では、各
処理部のＬＳＩの外部で制御信号を発生しているので、
処理接続の順序などを変更するには制御信号の接続も変
更しなければならず、変更手続が煩雑であるという問題
点がある。
処理部のＬＳＩの外部で制御信号を発生しているので、
処理接続の順序などを変更するには制御信号の接続も変
更しなければならず、変更手続が煩雑であるという問題
点がある。
本発明の同期処理ＬＳＩインタフェース方式は、処理対
象の入力データのビットタイミングおよびフレーム先頭
タイミングを指示するクロック信号およびフレームパル
スを受けて、処理用タイミングを示す制御信号を発生す
ると共に、それぞれ出力データのビットタイミングおよ
びフレーム先頭タイミングを指示するクロック信号およ
びフレームパルスを出力する制御部と、前記制御信号に
応じて前記入力データに対する処理を実行して得る前記
出力データを出力する処理部とを、縦続接続すべき各Ｌ
ＳＩに具備している。
象の入力データのビットタイミングおよびフレーム先頭
タイミングを指示するクロック信号およびフレームパル
スを受けて、処理用タイミングを示す制御信号を発生す
ると共に、それぞれ出力データのビットタイミングおよ
びフレーム先頭タイミングを指示するクロック信号およ
びフレームパルスを出力する制御部と、前記制御信号に
応じて前記入力データに対する処理を実行して得る前記
出力データを出力する処理部とを、縦続接続すべき各Ｌ
ＳＩに具備している。
次に本発明について図面を参照して説明する。
第１図は本発明の実施例のブロック図である。
各ＬＳＩｌ０および１１は、処理すべき入力データＤ１
およびＤ２を受け、またクロック信号ＣＬＫと共に各入
力データＤ１およびＤ２の先頭タイミングを示すフレー
ムパルスＦ Ｐ （１）およびＦＰ（２）を受けて、制
御部２０および２１でデータ処理用の制御信号と出力デ
ータＤ２およびＤ３の先頭タイミングを示すフレームパ
ルスＦ Ｐ （２）およびＦ Ｐ （３）とを発生し、
処理部３０および３１の処理動作を制御させる。
およびＤ２を受け、またクロック信号ＣＬＫと共に各入
力データＤ１およびＤ２の先頭タイミングを示すフレー
ムパルスＦ Ｐ （１）およびＦＰ（２）を受けて、制
御部２０および２１でデータ処理用の制御信号と出力デ
ータＤ２およびＤ３の先頭タイミングを示すフレームパ
ルスＦ Ｐ （２）およびＦ Ｐ （３）とを発生し、
処理部３０および３１の処理動作を制御させる。
これにより、各ＬＳＩｌ０，１１は、入力されたフレー
ムパルスおよびクロック信号を基準としたタイミングで
、内部で必要となる各種制御信号を発生する。と共に、
処理後の出力データにフレームパルスおよび処理クロッ
ク信号を付加して出力する。従って、ＬＳＩを複数個従
続に接続していく場合には、前段のＬＳＩの出力端を次
段のＬＳＩの入力端に順次接続していけば良い。
ムパルスおよびクロック信号を基準としたタイミングで
、内部で必要となる各種制御信号を発生する。と共に、
処理後の出力データにフレームパルスおよび処理クロッ
ク信号を付加して出力する。従って、ＬＳＩを複数個従
続に接続していく場合には、前段のＬＳＩの出力端を次
段のＬＳＩの入力端に順次接続していけば良い。
以上説明したように本発明は、データの入出力の他にフ
レームパルスおよびタロツク信号の入出力を付加するこ
とにより、外部から各種制御信号を入力せずに内部で発
生でき、ＬＳＩを従続接続して処理をする場合に新たに
制御信号を必要とせず、また処理接続順の変更をしても
ＬＳＩそのものは何ら変更する必要がなくなるという効
果を有する。
レームパルスおよびタロツク信号の入出力を付加するこ
とにより、外部から各種制御信号を入力せずに内部で発
生でき、ＬＳＩを従続接続して処理をする場合に新たに
制御信号を必要とせず、また処理接続順の変更をしても
ＬＳＩそのものは何ら変更する必要がなくなるという効
果を有する。
第１図は本発明の実施例のブロック図、第２図は従来方
式のブロック図である。 １０．１１・・・ＬＳＩ、２０．２１・・・制御部、３
０．３１・・・処理部、２・・・制御部ＬＳＩ、４０゜
４１・・・処理部ＬＳＩや
式のブロック図である。 １０．１１・・・ＬＳＩ、２０．２１・・・制御部、３
０．３１・・・処理部、２・・・制御部ＬＳＩ、４０゜
４１・・・処理部ＬＳＩや
Claims (1)
- 処理対象の入力データのビットタイミングおよびフレー
ム先頭タイミングを指示するクロック信号およびフレー
ムパルスを受けて、処理用タイミングを示す制御信号を
発生すると共に、それぞれ出力データのビットタイミン
グおよびフレーム先頭タイミングを指示するクロック信
号およびフレームパルスを出力する制御部と、前記制御
信号に応じて前記入力データに対する処理を実行して得
る前記出力データを出力する処理部とを、縦続接続すべ
き各ＬＳＩに具備していることを特徴とする同期処理Ｌ
ＳＩインタフェース方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326897A JPH07112186B2 (ja) | 1989-12-15 | 1989-12-15 | 同期処理ｌｓｉインタフェース方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326897A JPH07112186B2 (ja) | 1989-12-15 | 1989-12-15 | 同期処理ｌｓｉインタフェース方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03187544A true JPH03187544A (ja) | 1991-08-15 |
| JPH07112186B2 JPH07112186B2 (ja) | 1995-11-29 |
Family
ID=18192970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326897A Expired - Lifetime JPH07112186B2 (ja) | 1989-12-15 | 1989-12-15 | 同期処理ｌｓｉインタフェース方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07112186B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131457A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | データ通信方式 |
-
1989
- 1989-12-15 JP JP1326897A patent/JPH07112186B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07131457A (ja) * | 1993-10-29 | 1995-05-19 | Nec Corp | データ通信方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07112186B2 (ja) | 1995-11-29 |
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