JP3380329B2 - ディジタルデータ調停装置 - Google Patents
ディジタルデータ調停装置Info
- Publication number
- JP3380329B2 JP3380329B2 JP09782194A JP9782194A JP3380329B2 JP 3380329 B2 JP3380329 B2 JP 3380329B2 JP 09782194 A JP09782194 A JP 09782194A JP 9782194 A JP9782194 A JP 9782194A JP 3380329 B2 JP3380329 B2 JP 3380329B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- signal
- clock
- multiplexer
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/04—Distributors combined with modulators or demodulators
- H04J3/047—Distributors with transistors or integrated circuits
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S370/00—Multiplex communications
- Y10S370/916—Multiplexer/demultiplexer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、多数のデータ源からの
ディジタルデータを合成して単一のデータストリームを
形成する装置に関する。
ディジタルデータを合成して単一のデータストリームを
形成する装置に関する。
【０００２】
【発明の背景】いくつかの異なるデータ源からの非同期
データを合成して単一のデータストリームを形成するこ
とがしばしば必要であり、また望ましく、合成されたデ
ータストリーム内のサンプルは一定の周波数で発生す
る。例えば、圧縮されたビデオデータを或る特定のプロ
トコルに従ってフォーマット化する際に、状態マシン
（ｓｔａｔｅ ｍａｃｈｉｎｅ）を使用して、このよう
なデータのフォーマット化を制御する。システムの状況
に依り、状態マシンの現在の動作状態を再設定すること
が必要となる。これを行うために、状態マシンが処理し
ている入力データストリームの中に或る特定の符号ワー
ドを挿入する。この特定の符号ワードは、フォーマット
化装置に入力されるデータと非同期に動作している、シ
ステムのマイクロプロセッサから成るコントローラから
供給される。
データを合成して単一のデータストリームを形成するこ
とがしばしば必要であり、また望ましく、合成されたデ
ータストリーム内のサンプルは一定の周波数で発生す
る。例えば、圧縮されたビデオデータを或る特定のプロ
トコルに従ってフォーマット化する際に、状態マシン
（ｓｔａｔｅ ｍａｃｈｉｎｅ）を使用して、このよう
なデータのフォーマット化を制御する。システムの状況
に依り、状態マシンの現在の動作状態を再設定すること
が必要となる。これを行うために、状態マシンが処理し
ている入力データストリームの中に或る特定の符号ワー
ドを挿入する。この特定の符号ワードは、フォーマット
化装置に入力されるデータと非同期に動作している、シ
ステムのマイクロプロセッサから成るコントローラから
供給される。
【０００３】
【発明の概要】本発明は、複数のデータ路からのデータ
を合成するデータ調停装置に関し、それぞれのデータ路
からのデータは、それぞれのクロック信号によって、非
同期に且つ異なる周波数でクロック制御される。それぞ
れのデータ路はマルチプレクサのそれぞれの入力ポート
に結合される。マルチプレクサの出力は、それぞれのク
ロック信号の１つに結合されるクロック入力端子を有す
る“Ｄ”型レジスタに供給される。このＤ型レジスタは
合成されたデータ信号を供給する。
を合成するデータ調停装置に関し、それぞれのデータ路
からのデータは、それぞれのクロック信号によって、非
同期に且つ異なる周波数でクロック制御される。それぞ
れのデータ路はマルチプレクサのそれぞれの入力ポート
に結合される。マルチプレクサの出力は、それぞれのク
ロック信号の１つに結合されるクロック入力端子を有す
る“Ｄ”型レジスタに供給される。このＤ型レジスタは
合成されたデータ信号を供給する。
【０００４】論理回路はそれぞれのクロック信号に結合
され、それぞれのデータ路の重要性の階層構造に従って
制御信号を供給する。これらの制御信号はマルチプレク
サをを条件づけるように結合され、条件づけられたマル
チプレクサは、設定された階層構造に従ってそれぞれの
データ路からデータサンプルを供給する。この論理回路
の構成において、マルチプレクサは、そのデータ路に関
連するクロック信号の予め定められる遷移で、別のデー
タ路に切り替えられ、また、そのデータ路に関連するク
ロック信号の次の予め定められる遷移で、前に接続され
ていたデータ路に再び切り替えられる。
され、それぞれのデータ路の重要性の階層構造に従って
制御信号を供給する。これらの制御信号はマルチプレク
サをを条件づけるように結合され、条件づけられたマル
チプレクサは、設定された階層構造に従ってそれぞれの
データ路からデータサンプルを供給する。この論理回路
の構成において、マルチプレクサは、そのデータ路に関
連するクロック信号の予め定められる遷移で、別のデー
タ路に切り替えられ、また、そのデータ路に関連するク
ロック信号の次の予め定められる遷移で、前に接続され
ていたデータ路に再び切り替えられる。
【０００５】
【実施例】図１と図２に関して述べると、クロック信号
ＣＬＯＣＫ１により定められるサンプル周波数で発生す
る第１のデータ信号“ＤＡＴＡ ＩＮ１”（以下、ＤＡ
ＴＡ１と称する）はマルチプレクサ１３の第１の入力ポ
ート１０に供給される。別のクロック信号ＣＬＯＣＫ２
により定められるサンプル周波数で発生する第２のデー
タ信号“ＤＡＴＡ ＩＮ２”（以下、ＤＡＴＡ２と称す
る）は、Ｄ型ラッチまたはレジスタ１２のデータ入力ポ
ート１１に供給される。レジスタ１２の出力はマルチプ
レクサ１３の第２の入力ポートに結合される。マルチプ
レクサ１３から供給される出力データは、Ｄ型ラッチま
たはレジスタ１４のデータ入力ポートに結合される。レ
ジスタ１４は、選択的に合成された出力信号を供給す
る。
ＣＬＯＣＫ１により定められるサンプル周波数で発生す
る第１のデータ信号“ＤＡＴＡ ＩＮ１”（以下、ＤＡ
ＴＡ１と称する）はマルチプレクサ１３の第１の入力ポ
ート１０に供給される。別のクロック信号ＣＬＯＣＫ２
により定められるサンプル周波数で発生する第２のデー
タ信号“ＤＡＴＡ ＩＮ２”（以下、ＤＡＴＡ２と称す
る）は、Ｄ型ラッチまたはレジスタ１２のデータ入力ポ
ート１１に供給される。レジスタ１２の出力はマルチプ
レクサ１３の第２の入力ポートに結合される。マルチプ
レクサ１３から供給される出力データは、Ｄ型ラッチま
たはレジスタ１４のデータ入力ポートに結合される。レ
ジスタ１４は、選択的に合成された出力信号を供給す
る。
【０００６】この例において、データ信号ＤＡＴＡ２は
データ信号ＤＡＴＡ１よりも優先され、散発的に発生す
る。クロック信号ＣＬＯＣＫ２はイネーブルパルスを供
給するものと仮定する。イネーブルパルスは、クロック
信号ＣＬＯＣＫ１の周期よりも持続期間が狭く、データ
信号ＤＡＴＡ２のデータワードの存在する間に発生す
る。従って、処理しようとするデータの大部分はデータ
信号ＤＡＴＡ１内で生じる。それぞれの信号ＤＡＴＡ
１、ＤＡＴＡ２，ＣＬＯＣＫ１，ＣＬＯＣＫ２は、図２
において同じ名称の波形で示されている。
データ信号ＤＡＴＡ１よりも優先され、散発的に発生す
る。クロック信号ＣＬＯＣＫ２はイネーブルパルスを供
給するものと仮定する。イネーブルパルスは、クロック
信号ＣＬＯＣＫ１の周期よりも持続期間が狭く、データ
信号ＤＡＴＡ２のデータワードの存在する間に発生す
る。従って、処理しようとするデータの大部分はデータ
信号ＤＡＴＡ１内で生じる。それぞれの信号ＤＡＴＡ
１、ＤＡＴＡ２，ＣＬＯＣＫ１，ＣＬＯＣＫ２は、図２
において同じ名称の波形で示されている。
【０００７】Ｄ型ラッチは、その“Ｃ”端子すなわちク
ロック入力端子にクロック信号の立上り（遷移）が供給
される直前に“Ｄ”ポートすなわちデータ入力ポートに
存在する新しいデータをロード（ｌｏａｄ）し貯える。
この例では、ＤＡＴＡ１とＤＡＴＡ２のデータサンプル
は並列ビットのデータサンプルであるものと仮定し、ラ
ッチ１２と１４は同じ複数の並列１ビットのデバイスで
あるものと仮定する。データ信号ＤＡＴＡ２のサンプル
は、信号ＣＬＯＣＫ２の立上りすなわち前縁でラッチ１
２の中に保持される。マルチプレクサ１３から供給され
るサンプルは、信号ＣＬＯＣＫ１の立上りすなわち前縁
でラッチ１４の中に保持される。
ロック入力端子にクロック信号の立上り（遷移）が供給
される直前に“Ｄ”ポートすなわちデータ入力ポートに
存在する新しいデータをロード（ｌｏａｄ）し貯える。
この例では、ＤＡＴＡ１とＤＡＴＡ２のデータサンプル
は並列ビットのデータサンプルであるものと仮定し、ラ
ッチ１２と１４は同じ複数の並列１ビットのデバイスで
あるものと仮定する。データ信号ＤＡＴＡ２のサンプル
は、信号ＣＬＯＣＫ２の立上りすなわち前縁でラッチ１
２の中に保持される。マルチプレクサ１３から供給され
るサンプルは、信号ＣＬＯＣＫ１の立上りすなわち前縁
でラッチ１４の中に保持される。
【０００８】マルチプレクサ１３は排他的オアゲート１
５により条件づけられ、通常はデータ信号ＤＡＴＡ１を
通過させ、信号ＣＬＯＣＫ２のパルスが発生するとデー
タ信号ＤＡＴＡ２を通過させる。ゲート１５は排他的オ
アまたは排他的ノアであり、入力サンプルがマルチプレ
クサ１３の入力ポートに供給される限り、システムの動
作に何も影響を与えず、マルチプレクサ１３は通常はデ
ータ信号ＤＡＴＡ１を通過させる。
５により条件づけられ、通常はデータ信号ＤＡＴＡ１を
通過させ、信号ＣＬＯＣＫ２のパルスが発生するとデー
タ信号ＤＡＴＡ２を通過させる。ゲート１５は排他的オ
アまたは排他的ノアであり、入力サンプルがマルチプレ
クサ１３の入力ポートに供給される限り、システムの動
作に何も影響を与えず、マルチプレクサ１３は通常はデ
ータ信号ＤＡＴＡ１を通過させる。
【０００９】第１と第２の単一ビットＤ型ラッチ１７と
１８は、ラッチ１８の“Ｄ”入力ポートに接続されたラ
ッチ１７の“Ｑ”出力ポートと縦続に結合される。ラッ
チ１８の“Ｑ”出力ポートは、インバータ１６を介し
て、ラッチ１７の“Ｄ”入力ポートに結合される。クロ
ック信号ＣＬＯＣＫ２はラッチ１７のクロック入力端子
に供給され、クロック信号ＣＬＯＣＫ１はラッチ１８の
クロック入力端子に供給される。ラッチ１７と１８の
“Ｑ”出力端子は排他的オアゲート１５のそれぞれの入
力端子に接続される。
１８は、ラッチ１８の“Ｄ”入力ポートに接続されたラ
ッチ１７の“Ｑ”出力ポートと縦続に結合される。ラッ
チ１８の“Ｑ”出力ポートは、インバータ１６を介し
て、ラッチ１７の“Ｄ”入力ポートに結合される。クロ
ック信号ＣＬＯＣＫ２はラッチ１７のクロック入力端子
に供給され、クロック信号ＣＬＯＣＫ１はラッチ１８の
クロック入力端子に供給される。ラッチ１７と１８の
“Ｑ”出力端子は排他的オアゲート１５のそれぞれの入
力端子に接続される。
【００１０】前述の条件が与えられたとすると、新しい
データは、クロック信号ＣＬＯＣＫ１のクロック周波数
に対してまれにラッチ１７の中にクロック制御される。
従って、時刻ｔ０以前にラッチ１７が論理“０”を貯え
ていると仮定すれば、この論理“０”は、ラッチ１８に
供給されるクロック信号ＣＬＯＣＫ１のそれぞれのパル
スによってラッチ１８の中に反復的にクロック制御され
る。従って、時刻ｔ０以前に２つのラッチ１７と１８は
同じ出力状態を呈しており、排他的オアゲート１５は論
理“０”の出力状態を呈し、この論理“０”の出力状態
はＤＡＴＡ１を通過させるようにマルチプレクサを条件
づける。時刻ｔ０で、クロック信号ＣＬＯＣＫ２のパル
スはデータ信号ＤＡＴＡ２のサンプルと同時に発生す
る。ＣＬＯＣＫ２のパルスの前縁は、ラッチ１８からの
反転された出力をラッチ１７の中にロードする。ＣＬＯ
ＣＫ２の前縁からＣＬＯＣＫ１の次の前縁まで（ラッチ
１７の変化した出力がラッチ１８の中にロードされる時
に）２つのラッチ１７と１８は異なる出力状態を呈し、
排他的オアゲート１５は論理“１”の出力状態を呈す
る。この論理“１”の出力状態は、データ信号ＤＡＴＡ
２を通過させるようにマルチプレクサ１３を条件づけ
る。ＣＬＯＣＫ１の次の遷移の直後にラッチ１７と１８
は再び同じ出力状態（両方共論理“高”）を呈し、排他
的オアゲート１５は論理“０”を呈し、マルチプレクサ
１３はデータ信号ＤＡＴＡ１を通過させるように再び条
件づけられる。図２に、選択的に合成された出力データ
信号を“ＤＡＴＡ ＯＵＴ”として示す。
データは、クロック信号ＣＬＯＣＫ１のクロック周波数
に対してまれにラッチ１７の中にクロック制御される。
従って、時刻ｔ０以前にラッチ１７が論理“０”を貯え
ていると仮定すれば、この論理“０”は、ラッチ１８に
供給されるクロック信号ＣＬＯＣＫ１のそれぞれのパル
スによってラッチ１８の中に反復的にクロック制御され
る。従って、時刻ｔ０以前に２つのラッチ１７と１８は
同じ出力状態を呈しており、排他的オアゲート１５は論
理“０”の出力状態を呈し、この論理“０”の出力状態
はＤＡＴＡ１を通過させるようにマルチプレクサを条件
づける。時刻ｔ０で、クロック信号ＣＬＯＣＫ２のパル
スはデータ信号ＤＡＴＡ２のサンプルと同時に発生す
る。ＣＬＯＣＫ２のパルスの前縁は、ラッチ１８からの
反転された出力をラッチ１７の中にロードする。ＣＬＯ
ＣＫ２の前縁からＣＬＯＣＫ１の次の前縁まで（ラッチ
１７の変化した出力がラッチ１８の中にロードされる時
に）２つのラッチ１７と１８は異なる出力状態を呈し、
排他的オアゲート１５は論理“１”の出力状態を呈す
る。この論理“１”の出力状態は、データ信号ＤＡＴＡ
２を通過させるようにマルチプレクサ１３を条件づけ
る。ＣＬＯＣＫ１の次の遷移の直後にラッチ１７と１８
は再び同じ出力状態（両方共論理“高”）を呈し、排他
的オアゲート１５は論理“０”を呈し、マルチプレクサ
１３はデータ信号ＤＡＴＡ１を通過させるように再び条
件づけられる。図２に、選択的に合成された出力データ
信号を“ＤＡＴＡ ＯＵＴ”として示す。
【００１１】ラッチ１４から供給される出力データ“Ｄ
ＡＴＡ ＯＵＴ”は大多数のデータデータ信号ＤＡＴＡ
１と同期しているが、データ信号ＤＡＴＡ２が常に優先
することが分る。
ＡＴＡ ＯＵＴ”は大多数のデータデータ信号ＤＡＴＡ
１と同期しているが、データ信号ＤＡＴＡ２が常に優先
することが分る。
【００１２】図３は図１の回路の変形例であるが、同じ
様に動作し且つ図２の波形に従う。唯一の構成上の相違
は、図１のインバータ１６が省かれており、その機能を
実現 “Ｄ”入力に結合すると共に、排他的オアゲート１５の
入力端子の１つに結合する。
様に動作し且つ図２の波形に従う。唯一の構成上の相違
は、図１のインバータ１６が省かれており、その機能を
実現 “Ｄ”入力に結合すると共に、排他的オアゲート１５の
入力端子の１つに結合する。
【００１３】図４は図３と同様な、更に別の変形例であ
る。しかしながら、図４では、追加のラッチ２３がラッ
チ１７と１８の間に結合されている。ラッチ２３は新し
いデータをクロック信号ＣＬＯＣＫ１の立下りすなわち
後縁で保持するように構成されている。ラッチ２３を追
加することにより、排他的オアゲート１５はＣＬＯＣＫ
１の周期の１／２の間に論理“１”の出力を呈し、乱調
状態（ｒａｃｅ ｃｏｎｄｉｔｉｏｎｓ）を除去する。
しかしながら、この構成では、データ信号ＤＡＴＡ２の
サンプルの持続期間は信号ＣＬＯＣＫ１の周期の少なく
とも１と１／２周期に等しいことが要求される。
る。しかしながら、図４では、追加のラッチ２３がラッ
チ１７と１８の間に結合されている。ラッチ２３は新し
いデータをクロック信号ＣＬＯＣＫ１の立下りすなわち
後縁で保持するように構成されている。ラッチ２３を追
加することにより、排他的オアゲート１５はＣＬＯＣＫ
１の周期の１／２の間に論理“１”の出力を呈し、乱調
状態（ｒａｃｅ ｃｏｎｄｉｔｉｏｎｓ）を除去する。
しかしながら、この構成では、データ信号ＤＡＴＡ２の
サンプルの持続期間は信号ＣＬＯＣＫ１の周期の少なく
とも１と１／２周期に等しいことが要求される。
【００１４】乱調状態を防止するために、別の構成も可
能である。例えば、図４の回路においては、ラッチ２３
の代わりにＲＣ回路を使用できる。この場合、ラッチ１
７の出力とラッチ１８の入力の間に直列抵抗が接続さ
れ、ラッチ１８の入力と固定電位点の間に分路コンデン
サが結合される。排他的オアゲート１５の入力は、抵抗
とコンデンサの相互接続部に接続される。ＲＣ要素の時
定数は、ラッチ１２からマルチプレクサ１３を通ってラ
ッチ１４の入力に至るデータの移動時間よりも大きくな
るように選定される。
能である。例えば、図４の回路においては、ラッチ２３
の代わりにＲＣ回路を使用できる。この場合、ラッチ１
７の出力とラッチ１８の入力の間に直列抵抗が接続さ
れ、ラッチ１８の入力と固定電位点の間に分路コンデン
サが結合される。排他的オアゲート１５の入力は、抵抗
とコンデンサの相互接続部に接続される。ＲＣ要素の時
定数は、ラッチ１２からマルチプレクサ１３を通ってラ
ッチ１４の入力に至るデータの移動時間よりも大きくな
るように選定される。
【００１５】図３の回路に対応する更に別の構成は、ラ
ッチ１７の代わりに透過性（ｔｒａｎｓｐａｒｅｎｔ）
ラッチを使用することである。透過性ラッチとは、クロ
ックまたはイネーブル信号が供給されている期間中、そ
のデータ入力ポートに供給されるデータをその出力接続
部に通過させ、その後、クロックまたはイネーブル信号
が除去される直前にその入力端子に供給されるデータを
保持するものである。カリフォルニア州サンタクララの
ナショナル・セミコンダクタ社が製作するＭＭ７４ＨＣ
７５型のラッチはこの用途に適している。しかしなが
ら、この場合、乱調状態を防止するために透過性ラッチ
を使用すると、クロック信号ＣＬＯＣＫ２のパルスはク
ロック信号ＣＬＯＣＫ１の１周期よりも持続期間が長い
ことが要求される。
ッチ１７の代わりに透過性（ｔｒａｎｓｐａｒｅｎｔ）
ラッチを使用することである。透過性ラッチとは、クロ
ックまたはイネーブル信号が供給されている期間中、そ
のデータ入力ポートに供給されるデータをその出力接続
部に通過させ、その後、クロックまたはイネーブル信号
が除去される直前にその入力端子に供給されるデータを
保持するものである。カリフォルニア州サンタクララの
ナショナル・セミコンダクタ社が製作するＭＭ７４ＨＣ
７５型のラッチはこの用途に適している。しかしなが
ら、この場合、乱調状態を防止するために透過性ラッチ
を使用すると、クロック信号ＣＬＯＣＫ２のパルスはク
ロック信号ＣＬＯＣＫ１の１周期よりも持続期間が長い
ことが要求される。
【図１】本発明を具体化するデータ調停装置のブロック
図である。
図である。
【図２】本発明を説明するのに役に立つ、システムの波
形である。
形である。
【図３】本発明を具体化するデータ調停装置のブロック
図である。
図である。
【図４】本発明を具体化するデータ調停装置のブロック
図である。
図である。
１０ マルチプレクサ１３の第１の入力ポート
１１ ラッチまたはレジスタ１２のデータ入力ポート
１２ ラッチまたはレジスタ
１３ マルチプレクサ
１４ ラッチまたはレジスタ
１５ 排他的オアゲート
１６ インバータ
１７ ラッチ
１８ ラッチ
２３ ラッチ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 グレゴリー ジヨージ テーマー
アメリカ合衆国 インデイアナ州 イン
デイアナポリス キヤツスル・リツジ・
レーン 8447
(56)参考文献 特開 昭63−86916（ＪＰ，Ａ)
特開 昭56−50672（ＪＰ，Ａ)
特開 平６−302127（ＪＰ，Ａ)
米国特許3781818（ＵＳ，Ａ)
米国特許3838296（ＵＳ，Ａ)
米国特許5111455（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04J 3/00
H04L 29/06
ＪＩＣＳＴファイル（ＪＯＩＳ)
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】 別々のデータ路からのデータ信号を選択
的に非加算的に合成するデータ調停装置であって、それ
ぞれのデータ路からのデータ信号は関連するそれぞれの
クロック信号により定められる異なるサンプル周波数で
発生され且つ非同期であり、 前記別々のデータ信号を供給する第１および第２のデー
タ路と、 前記第１および第２のデータ路で得られるサンプル信号
にそれぞれ関連する第１および第２のクロック信号源
と、 前記第１のデータ路に結合される第１の入力ポート、前
記第２のデータ路に結合される第２の入力ポート、制御
入力ポート、および出力ポートを有するマルチプレクサ
と、 前記マルチプレクサの出力ポートに結合され、前記第１
のクロック信号に応答して、前記マルチプレクサから供
給される信号をサンプルし、前記第１のデータ路から得
られるデータ信号のサンプルと同期する非加算的に合成
されたサンプルを供給する手段と、 前記第１および第２のクロック信号を受け取るように結
合され、前記第２のクロック信号に応答して制御信号の
発生を開始させ、前記第１のクロック信号に応答して該
制御信号の発生を終了させる論理手段であって、前記制
御信号は前記マルチプレクサの制御入力ポートに結合さ
れ、該マルチプレクサを制御して、前記第２のクロック
信号のパルスが発生した場合に前記第２のデータ路から
のデータを通過させ、そうでない場合には前記第１のデ
ータ路からのデータを通過させる前記論理手段とを含ん
でいる、前記データ調停装置。 - 【請求項２】 前記論理手段が、 第１および第２のラッチであって、それぞれの入力端子
と出力端子が該第２および第１のラッチの出力端子と入
力端子にそれぞれ結合されると共に、それぞれのクロッ
ク入力端子が前記第１と第２のクロック信号を受け取る
ように結合される前記第１および第２のラッチと、 前記第１および第２のラッチのそれぞれの出力端子に結
合され、前記制御入力ポートに制御信号を供給し、前記
マルチプレクサを制御して、前記第２のクロック信号の
クロックパルスが発生した場合に前記第２のデータ路か
らのデータ信号を通過させ、そうでない場合には前記第
１のデータ路からのデータ信号を通過させる手段とを含
んでいる、請求項１のデータ調停装置。 - 【請求項３】 制御信号を供給する前記手段が、第１お
よび第２のラッチの出力端子にそれぞれ結合される第１
および第２の入力端子を有する排他的オアゲートから成
る、請求項２のデータ調停装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/042,179 US5329529A (en) | 1993-04-02 | 1993-04-02 | Digital data arbitration apparatus |
| US042179 | 1993-04-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06311127A JPH06311127A (ja) | 1994-11-04 |
| JP3380329B2 true JP3380329B2 (ja) | 2003-02-24 |
Family
ID=21920474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09782194A Expired - Fee Related JP3380329B2 (ja) | 1993-04-02 | 1994-04-01 | ディジタルデータ調停装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5329529A (ja) |
| JP (1) | JP3380329B2 (ja) |
| DE (1) | DE4410563B4 (ja) |
| GB (1) | GB2276795B (ja) |
| TW (1) | TW251357B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2697703B1 (fr) * | 1992-10-30 | 1995-01-13 | Sgs Thomson Microelectronics | Multiplexeur recevant en entrée une pluralité de signaux identiques mais déphasés. |
| US5481215A (en) * | 1993-07-20 | 1996-01-02 | Advanced Micro Devices, Inc. | Coherent multiplexer controller |
| SE503702C2 (sv) * | 1993-10-12 | 1996-08-05 | Ericsson Telefon Ab L M | Signalbearbetande enhet vilken omvandlar ingående överföringshastighet till en därifrån skild utgående överföringshastighet |
| US5552745A (en) * | 1994-09-21 | 1996-09-03 | International Business Machines Corporation | Self-resetting CMOS multiplexer with static output driver |
| US5555540A (en) * | 1995-02-17 | 1996-09-10 | Sun Microsystems, Inc. | ASIC bus structure |
| US5815020A (en) * | 1996-09-24 | 1998-09-29 | Motorola, Inc. | Balance differential receiver |
| US6988207B2 (en) * | 2001-06-15 | 2006-01-17 | Adc Dsl Systems, Inc. | Scan insertion testing of ASICs |
| DE102006033502A1 (de) | 2006-05-03 | 2007-11-15 | Osram Opto Semiconductors Gmbh | Strahlungsemittierender Halbleiterkörper mit Trägersubstrat und Verfahren zur Herstellung eines solchen |
| WO2010009142A1 (en) * | 2008-07-14 | 2010-01-21 | The Trustees Of Columbia University In The City Of New York | Asynchronous digital circuits including arbitration and routing primitives for asynchronous and mixed-timing networks |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3781818A (en) * | 1972-05-08 | 1973-12-25 | Univ Johns Hopkins | Data block multiplexing system |
| US3838296A (en) * | 1973-10-29 | 1974-09-24 | Nat Semiconductor Corp | Emitter coupled logic transistor circuit |
| DE3248566C2 (de) * | 1982-12-30 | 1986-08-21 | Philips Kommunikations Industrie AG, 8500 Nürnberg | Verfahren und Schaltungsanordnung zur Übertragung von Datensignalen |
| DE3531991A1 (de) * | 1985-08-06 | 1987-02-12 | Kabelmetal Electro Gmbh | Verfahren zur rbertragung von digitalen daten |
| DE3917432A1 (de) * | 1989-05-29 | 1990-12-06 | Siemens Ag | Laufzeitunkritische schnittstelle fuer zeitparallele bitstroeme |
| JP2536929B2 (ja) * | 1989-07-21 | 1996-09-25 | 富士通株式会社 | 位相整合回路 |
| US5111455A (en) * | 1990-08-24 | 1992-05-05 | Avantek, Inc. | Interleaved time-division multiplexor with phase-compensated frequency doublers |
| GB2267415B (en) * | 1992-05-19 | 1996-02-07 | Sony Broadcast & Communication | Signal switching |
-
1993
- 1993-04-02 US US08/042,179 patent/US5329529A/en not_active Expired - Lifetime
-
1994
- 1994-03-24 GB GB9405840A patent/GB2276795B/en not_active Expired - Fee Related
- 1994-03-26 DE DE4410563A patent/DE4410563B4/de not_active Expired - Fee Related
- 1994-03-28 TW TW083102710A patent/TW251357B/zh active
- 1994-04-01 JP JP09782194A patent/JP3380329B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| GB2276795B (en) | 1997-04-16 |
| GB9405840D0 (en) | 1994-05-11 |
| GB2276795A (en) | 1994-10-05 |
| DE4410563B4 (de) | 2005-04-28 |
| US5329529A (en) | 1994-07-12 |
| JPH06311127A (ja) | 1994-11-04 |
| TW251357B (ja) | 1995-07-11 |
| DE4410563A1 (de) | 1994-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5760612A (en) | Inertial delay circuit for eliminating glitches on a signal line | |
| JP3380329B2 (ja) | ディジタルデータ調停装置 | |
| US5781765A (en) | System for data synchronization between two devices using four time domains | |
| JP3320469B2 (ja) | データ処理回路配置 | |
| JP2744724B2 (ja) | データフロー型システムにおけるパケット収集回路 | |
| US7276942B2 (en) | Method for configurably enabling pulse clock generation for multiple signaling modes | |
| JPH05134007A (ja) | 半導体集積論理回路 | |
| JP3116834B2 (ja) | 論理回路 | |
| JP3388656B2 (ja) | シフトレジスタ | |
| JP2638337B2 (ja) | エラーカウンタ回路 | |
| US20040174752A1 (en) | Output buffer register, electronic circuit and method for delivering signals using same | |
| JPH0325229Y2 (ja) | ||
| JPH0396034A (ja) | 先優先選択回路 | |
| JPH0799805B2 (ja) | リセット機能付きラッチ回路 | |
| JPH1168858A (ja) | ノイズ除去装置 | |
| JPH0923148A (ja) | 同時動作制御回路 | |
| JPH0344212A (ja) | 論理パス多重化方式 | |
| JPS62266645A (ja) | シリアルインタ−フエ−ス回路 | |
| JPH10107592A (ja) | 保持装置および保持回路 | |
| JPH061432B2 (ja) | デ−タ整列装置 | |
| JPH05122207A (ja) | ｎ段ジツタ吸収回路 | |
| JP2004110705A (ja) | データ転送装置 | |
| JPS62195920A (ja) | 多モ−ド論理回路 | |
| JPH0628151A (ja) | シリアルデータのパラレルラッチ回路 | |
| JPH03187544A (ja) | 同期処理ｌｓｉインタフェース方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071213 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081213 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091213 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101213 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |