DE3248566C2

DE3248566C2 - Verfahren und Schaltungsanordnung zur Übertragung von Datensignalen

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Publication number: DE3248566C2
Application number: DE19823248566
Authority: DE
Inventors: Edgar Dipl.-Ing. 8501 Rückersdorf Bader
Original assignee: Philips Kommunikations Industrie AG
Current assignee: Philips Kommunikations Industrie AG
Priority date: 1982-12-30
Filing date: 1982-12-30
Publication date: 1986-08-21
Also published as: DE3248566A1

Abstract

In bestimmten Fällen ist es angebracht, nicht ein komplettes Multiplexsignal (beispielsweise das komplette Multiplexsignal von 64 kbit/s gemäß der CCITT-Empfehlung X.51) oder einen einzigen Kanal zu übertragen, sondern eine einzelne Kanalgruppe. Eine Kanalgruppe ist jeweils aus k Kanälen homogen im Zeitmultiplex zusammengesetzt, wobei jeder Kanal dieselbe Envelope-Struktur mit einem fest zugeordneten Synchronisierbit aufweist. Die Kanäle sind in der Kanalgruppe envelope-verschachtelt eingeordnet. Die Rahmensynchronisierinformation ist dadurch gegeben, daß k aufeinanderfolgende Synchronisierbits in einer Kanalgruppe gleich sind und die Synchronisierbits aufeinanderfolgender Gruppen mit je k Envelopes abwechselnd binär "0" und binär "1" sind.

Description

dadurch gekennzeichnet, daß k aufeinanderfolgende Synchronisierbits in einer Kanalgruppe , gleich sind und die Synchronisierbits aufeinander-■ i folgender Gruppen mit je k Envelopes abwechselnd binär »0« und binär »1« sind.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Synchronisierbits aufeinanderfolgender Envelopes jedes einzelnen, unverschachtelten Kanals abwechselnd binär »0« und binär »1« sind.

3. Schaltungsanordnung zur empfangsseitigen Erkennung der Rahmensynchronisation und zur Erkennung der Anzahl k der in einer Kanalgruppe vorkommenden Kanäle nach Anspruch 1 oder 2, mit k = 2^m (ot = 0,1, 2,3,...) Kanälen, wobei ein Envelope eines Kanals aus η bit besieht, dadurch gekennzeichnet, daß die empfangene Bitfolge (a_x) mittels eines ersten Antivalenzgliedes (MO) mit derselben, um η Takte (71 verzögerten Bitfolge (SRI) verglichen wird,

daß die am Ausgang des Anlivalenzgliedes (MO) anliegende Bitfolge (b_x) dem ersten Eingang eines ersten UND-Gatters (t/0) zugeführt wird,
daß der Ausgang des ersten UND-Gatters (i/0) mit dem Eingang eines k ■ η-stufigen Schieberegisters (SRI) verbunden ist,

daß der Ausgang des Schieberegisters (SRI) auf den zweiten Eingang des ersten UND-Gatters (i/0) zurückgeführt ist,

daß bei dem Schieberegister (SRZ) Abgriffe nach jeweils/? · n, mW. ρ = 1,2,4,..., A:, vorgesehen sind, daß zu Beginn der Synchronisationssuche und Kanalzahlbestimmung alle Stufen des Schieberegisters (SRI) auf »1« gesetzt werden,
daß der Eingang und die Abgriffe des Schieberegisters (SRI) einer Prüfschaltung (PR) und einer Ausgangslogik (Z.) zugeführt werden
und daß die Ausgangslogik (Z.) k Ausgänge (A 1, A2, A4) aufweist, aus deren Ausgangssignale die Rahmensynchronisation ableitbar und die Anzahl der vorhandenen Kanäle erkennbar ist.

4. Schaltungsanordnung nach Anspruch 3, dadurch gekennzeichnet, daß die Prüfschaltung (PR) die Ausgänge (Al, Al, A4) der Ausgangslogik (L) nur beim Auftreten eines Synchronisierbits freigibt.

5. Schaltungsanordnung nach Anspruch 4, dadurch gekennzeichnet, daß die Prüfschaltung (PR) aus einem «-stelligen Zähler (Z), einem zweiten Antivalenzglied (Ml) und einem ODER-Gatter(Ol) besteht, daß der Eingang und die Abgriffe des Schieberegisters (SR2) dem ODER-Gatter (01) zugeführt Die Erfindung betrifft ein Verfahren zur Übertragung von Datensignalen in Kanalgruppen im Zeitmultiplexverfahren gemäß dem Oberbegriff des Patentanspruchs 1.

Zeitmultiplexe zur Übertragung von Datensignalen können mehrere Kanalgruppen enthalten, die ihrerseits wieder homogen in ein oder mehrere Kanäle unterteilt sein können. Ein solches Multiplexschema ist beispielsweise in der Empfehlung X.51 des CCITT definiert. Dieses enthält fünf Kanalgruppen mit einer Bitrate von je 12 kbit/s. Dies ergibt zusammen mit einer Padding-Bitfolge von 4 kbit/s, die unter anderem empfangsseitig die Suche und stetige Kontrolle des Rahmensynchronismus ermöglicht, eine zu übertragende Gesamt-Bitrate von 64 kbit/s. Einzelheiten dieses Rahmenaufbaus spielen aber für das erfindungsgemäße Verfahren keine Rolle.

Jeder der genannten Kanalgruppen kann homogen in einen, zwei, vier, acht oder sechzehn Kanäle unterteilt sein, wobei die Bitraten dieser Kanäle 12, 6, 3,1,5 oder 0,75 kbit/s betragen. Die homogene Unterteilung in 8 Kanäle zu je 1,5 kbit/s ist in der oben genannten Empfehlung zwar nicht erwähnt, wird aber ebenfalls angewandt.

Die einzelnen Kanäle besitzen gemäß der Empfehlung X.51 eine 10-bit-Envelope-Struktur, wie in Fig. 1 dargestellt. Ein Envelope besteht aus dem Statusbil S, das zur Unterscheidung von Nutzdatenübertragungsund Signaiisierungszustand dient, dem Synchronisierbit (Alignment-Bit) A und 8 Informationsbits. In einer Kanalgruppe sind die einzelnen Kanäle envelopeverschachtelt eingeordnet. Die einem bestimmten Kanal zugehörigen Envelopes und Bits haben eindeutig festgelegte Plätze innerhalb des Rahmens des Zeitmultiplexsignals.

In bestimmten Fällen, beispielsweise wenn ein Teilst) nehmer mehr als einen Kanal benötigt, ist es sinnvoll oder notwendig, nicht ein komplettes Multiplex-signal (beispielsweise das oben erwähnte komplette X.51-Multiplexsignal von 64 kbit/s) oder einen einzigen Kanal zu übertragen, sondern eine einzelne Kanalgruppe. Diese einzelne Kanalgruppe kann z. B. aus einem X.51-Multiplexsignal herausgenommen sein oder sie kann aus einzelnen Kanälen zur gemeinsamen Übertragung zusammengestellt worden sein.

Um die empfangsseitige Auflösung in die einzelnen Kanäle bzw. die richtige Einordnung der Kanalgruppe in ein anderes Multiplexsignal zu ermöglichen, muß diese einzelne Kanalgruppe eine Rahmensynchronisierinformation enthalten. Dies kann beispielsweise dadurch erfolgen, daß dem Kanalgruppcnsignal eine Rahmensynchronisierbitfolge hinzugefügt wird, wie dies bei der Bildung des oben erwähnten X.51-Multiplexsignals der Fall ist. Dies hat aber den Nachteil, daß die Übertragungsrate erhöht wird.

Eine andere Möglichkeit ist, die Envelope-Synchronisierbilfolge (A-Bit-Folge) der aufeinanderfolgenden »Kanäle sendeseitig durch eine Rahmensynchronisierbitfolge zu ersetzen. Dies ist aus der DE-OS 3002929 (Anspruch 2) und fur ein Multiplexsignal gemäß der CCITT-EmpfehIungX.50 aus den NTG-Fachberichten, Band 55 (1976), »Datennetze«, Seiten 268 bis 269 (Abschnitt »3. Multiplexer für Envelopes«) bekannt. Auf der Sendeseite erfolgt also hier die Markierung der Rahmenphase durch Überschreiben der Envelope- ίο Synchronisierbits mit den Rahmensynchronisierbits. Dies kann dazu führen, daß die Rahmenlänge des Multiplexsignals größer als die Länge der Kanalgruppe ist, insbesondere wenn eine Kanalgruppe eine verhältnismäßig geringe Anzahl von Kanälen enthält, was auf der Empfangsseite einen erhöhten Aufwand beim Demultiplexieren des empfangenen Multiplexsignals und beim Zuordnen der Envelopes zu den entsprechenden Kanälen bedeutet.

Aufgabe der Erfindung ist es, ein Verfahren der eingangs genannten Art anzugeben, bei dem die Rahmenlänge des Multiplexsignals möglichst kurz bleibt, keinesfalls aber größer als eine Kanalgruppe ist.

Die Lösung dieser Aufgabe ist im Kennzeichenieil des Anspruchs 1 angegeben.

Ein Vorteil dieser erfindungsgemäßen Lösung besteht auch darin, daß auf der Empfangsseite die Anzahl der Kanäle in einer Kanalgruppe auf einfache Art und Weise festgestellt werden kann, da der Anfang einer Kanalgruppe und damit der Umfang eines Multiplexrahmens durch die Änderung des Binärzustandeu der Synchronisierbitfolge festgelegt ist.

Besonders vorteilhaft ist das Verfahren anwendbar, wenn die Synchronisierbitfolge (A-Bit-Folge) jedes einzelnen Kanals immer die Folge 101010 ... ist, was in den bisher bekannt gewordenen Fällen zutrifft, da dann auf der Empfangsseite nach dem Demultiplexieren des Kanalgruppensignals das kanalweise Einführen neuer Envelope-Synchrorisierbits entfällt. Beim Stand der Technik muß das Signal sowohl sende- als auch empfangsseitig bearbeitet werden, während hier die Synchronisierbitfolge (A-Bit-Folge) der einzelnen Kanäle, aus welchen sich die zu übertragende Kanalgruppe zusammensetzt, gar nicht verändert oder höchstens sendeseitig invertiert werden muß. Empfangsseitig entfallt auf jeden Fall das kanalweise Einführen neuer Envelope-Synchronisierbits. Ist auf der Sendeseite eine Inversion des Synchronisierbits notwendig, kann dies durch eine unmittelbare Inversion des Synchronisierbits oder durch Verzögerung des Kanalsignals um die Dauer eines Envelopes erfolgen. Eine Verzögerung des Kanalsignals ist häufig bei der Einordnung in ein Multiplex ohnehin notwendig.

Eine Schaltungsanordnung und vorteilhafte Ausgestaltungen zur empfangsseitigen Erkennung der Rahmensynchronisation und der Anzahl der in einer Kanalgruppe vorkommenden Kanäle sind in den übrigen Unteransprüchen angegeben.

Anhand der Zeichnung werden im folgenden Ausführungsbeispiele des erfindungsgemäßen Verfahrens sowie Schaltungsanordnungen hierzu erläutert. Es zeigt

Fig. 1 ein 10-bit-Envelope eines Kanals gemäß der CCITT-Empfehiung X.51,

Fig. 2 die Darstellung einer Kanalgruppe mit vier Kanälen,

Fig. 3A die Darstellung der Synchronisierbits einer Kanalgruppe mit zwei Kanälen,

Fig. 3B die Darstellung der Synchronisierbits einer Kanalgruppe mit acht Kanälen,

Fig. 4 eine Schaltungsanordnung zur Durchführung des Verfahrens bei einer Kanalgruppe mit vier Kanälen, Fig. 5 ein Impulsdiagramm zu Fig. 4,

Fig. 6 eine Schaltungsanordnung zur empfangsseitigen Erkennung der Rahmensynchronisation und der Kanalgruppenunterteilung bei maximal vier vorkommenden Kanälen.

Bei dem in Fig. 2 gezeigten Datensignal besteht eine Kanalgruppe beispielsweise aus k = 4 Kanälen. Die hier an zweiter Stelle der Envelopes stehenden Synchronisierbits sind in der vollständig dargestellten Kanalgruppe alle »1«. In der vorhergehenden und darauffolgenden Signalgruppe sind alle Synchronisierbits »0«. Der Anfang eines Multiplexrahmens ist somit durch die Änderung des Binärzustands der Synchronisierbitfolge (A-Bit-Folge) festgelegt.

Wie auch aus der Fig. 3A und 3B ersichtlich ist, entspricht die Rahmenlänge eines solchermaßen gebildeten Multiplexsignals jeweils der Länge einer Kanalgruppe, entsprechend der Anzahl der in einer Kanalgruppe vorhandenen Kanäle. Fig. 3A zeigt dies anhand der Synchronisierbitfolge eines aus zwei Kanälen je Kanalgruppe und Fig. 3B anhand der Synchronisierbitfolge eines aus acht Kanälen je Kanalgruppe bestehenden Multiplexsignals. Werden also weniger oder mehr Kanäle im Multiplex zusammengefaßt, so ergeben sich kürzere oder längere Abstände zwischen den Übergängen (Änderung des Binärzustandes) in der Synchronisierbitfolge. Daraus ergibt sich der Vorteil, daß die Rahmenlänge möglichst kurz bleibt. Außerdem kann hierdurch empfangsseitig die Zahl der Kanäle im Multiplex erkannt werden.

Das in Fig. 4 gezeigte Ausführungsbeispiel einer Schaltungsanordnung zur Durchführung des Verfahrens besteht aus der Baugruppe G und aus den Kanalbaugruppen Kl, Kl, K3 und K4. Für jeden Kanal einer Kanalgruppe ist eine Kanalbaugruppe erforderlich, wobei jede gleich aufgebaut ist, weshalb hier lediglich die Kanalbaugruppe Kl detailliert dargestellt ist. Das gezeigte Beispiel ist also für vier Kanäle ausgelegt. Die aus der Baugruppe G kommenden Signale werden allen Kanalbaugruppen Kl. . . K4 zugeführt. Entsprechend der Kanalzahl enthält der Multiplexer M der Baugruppe G vier Eingänge El, El, £3 und EA.

Außer dem Multiplexer M enthält die Baugruppe G in Fig. 4 (vergleiche hierzu auch die Impulsdiagramme in Fig. 5) die Flip-Flops a, b, d, e, g, A, m, die NAND-Gatter h, i, den 5 :1-Frequenzteiler c und den 4:1-Frequenzteiler 1. Der Grundtakt Tg wird dem Takteingang des ersten Flip-Flops α zugeführt. Am nicht invertierenden Ausgang des zweiten Flip-Flops b liegt der Takt TO an, mit dem das Multiplexsignal DO mit Hilfe des Flip-Flops m aus dem Multiplexer M ausgelesen wird. Es ist also Tg = 470. Aus dem Takt TO werden über den 4: l-Frequenzteiler die Takte 71, 72, 73, TA gewonnen, mit denen die Datensignale Dl, Dl, D3, DA in die Kanalbaugruppen ATI, Kl, K3, KA übernommen werden. Da alle vier Kanalbaugruppen gleich aufgebaut sind, wird im folgenden nur noch die Kanalbaugruppe Kl betrachtet. Diese besteht aus dem Register η mit Serieneingang und Parallelausgang, dem Zwischenregister ο mit parallelem Eingang und parallelem Ausgang, dem Register ρ mit parallelem Eingang und seriellem Ausgang sowie dem UND-Gatter q. Die Zahl der Speicherplätze der Register η, ο, ρ entspricht jeweils der Zahl der Bitplätze eines

Envelopes. Das Datensignal Dl des ersten Kanals wird also mit dem Takt 71 in das Register η gegeben. Mit dem Envelope-Takt £71, der aus dem Datensignal Dl abgeleitet werden kann, werden die Daten envelopeweise in das Zwischenregister ο übernommen. Mit dem Steuer- s signal L (L = LOAD) aus dem Flip-Flop g und dem Takt Ti aus der NAND-Schaltung ι der Baugruppe G wird der Inhalt dem Zwischenregister ο in das Register ρ umgespeichert. Das Synchronisierbit (Alignment-Bit A) wird dabei durch das im Flip-Flop kdsr Baugruppe G enthaltene Bit ^41 ersetzt. Das neue Synchronisierbit ist für alle Kanäle innerhalb einer Kanalgruppe, d.h. hier innerhalb eines Rahmens des Multiplexsignals, gleich und wechselt von Kanalgruppe zu Kanalgruppe seine Polarität. Dieses Ersetzen ist praktisch ein Beibehalter. oder eine Inversion der ursprünglichen Synchronisierbitfolge, wenn die Synchronisierbits aufeinanderfolgender Envelopes jedes einzelnen, unverschachtelten Kanals abwechselnd ο und 1 sind.

Der Inhalt der Register ρ in den Kanalbaugruppen Kl . . . K4 wird über den 4:1-Multiplexer M der Baugruppe G dem Flip-Flop m reihum seriell übermittelt und bildet dann das Multiplexsignal DO. Zu Beginn jedes Zyklus des Multiplexers M werden die Register ρ der Kanalbaugruppen Kl ... KA durch die parallele Übernahme des Inhalts der Zwischenregister ο mit dem Statusbit und den Informationsbits der nächsten Envelopes geladen. Das neue Synchronisierbit wird aus dem Flip-Flop k übernommen. Die Übernahme wird gesteuert durch die aus dem Flip-Flop g und den UND-Gattern h, i bestehenden Logik. Diese schaltet die Betriebsweise der Register ρ für einen 7D-Halbtakt vom Schiebebetrieb (S = Shift) in den Ladebetrieb (L = LOAD) um und führt über die Takteingänge den Registern ρ einen Zwischentaktimpuls (vergleiche Ti in Fig. 5) zu, mit dem die parallele Datenübernahme erfolgt. Danach geht die Schaltung g, h, i wieder in den normalen Zustand zurück. Zur Verhinderung eines Einspeichervorganges in das Zwischenregister ο während des Ladens von Registerp unterdrückt das UND-Gatter q während der Ladezeit einen eventuell in dieser Zeit kommenden Übernahmeimpuls £71.

Fig. 6 zeigt ein Ausführungsbeispiel einer Schaltungsanordnung, die bei Anwendung des erfindungsgemäßen Verfahrens empfangsseitig die Rahmensynchronisation und die Anzahl der in einer Kanalgruppe vorkommenden Kanäle erkennt und prüft. Zur besseren Übersicht beschränkt sich das hier dargestellte Ausführungsbeispiel auf maximal vier vorkommende Kanäle, d. h. bei Anwendung des Verfahrens bei einer Kanalgruppe entsprechend der CCITT-Empfehlung X.51 enthält das Multiplexsignal (die Kanalgruppe) entweder einen Kanal zu 12 kbit/s oder 2 Kanäle zu je 6 kbit/s oder 4 Kanäle zu je 3 kbit/s.

Die empfangene Bitfolge a_x wird einem Schieberegister SRI zugeführt und mit derselben, um 10 Takte T verzögerten Bitfolge mittels eines Antivalenzgliedes (modulo 2-Gatter) MQ verglichen. Die Stufenzahl des Schieberegisters SRI entspricht der Anzahl η der Bits in einem Envelope (gemäß der X.51-Empfehlung ist η = 10). Dieser Vergleich ergibt eine Bitfolge b_x, die dem ersten Eingang eines UND-Gatters UO zugeführt wird. Der Ausgang dieses UND-Gatters I/O ist mit dem Eingang eines Schieberegisters SRI verbunden, das hier aus 40 Stufen besteht und Abgriffe nach 10 und nach 20 Stufen aufweist. Der Ausgang des Schieberegisters SR2 ist auf den zweiten Eingang des UND-Gatters {70 zurückgeführt.

Die Zahl der Stufen S und die Zahl und Orte der Abgriffe des Schieberegisters SR2 richten sich nach der Zahl η der Bits eines Envelopes und nach der in einer Kanalgruppe möglichen Anzahl k von Kanälen. Die Zahl der Stufen ist S = k ■ η (hier ist S = 40 Tür η = 10 und k = 4). Wenn die Anzahl der möglichen Kanäle k—2^m(m =0,1,2,3 ...)ist, sind jeweils Abgriffe nach den Stufen k ■ η vorzusehen, also für η = 10 Abgriffe nach den Stufen 10, 20, 40, 80, ...

Der Eingang und die Abgriffe des Schieberegisters SRI werden einem ODER-Gatter O\ und, teilweise invertiert, UND-Schaltungen Ul, Ul, i/3 zugeführt. Das ODER-Gatter 01, ein Zähler Z und ein A ntivalenzglied Ml sind Teile einer Prüfschaltung PR. Der Ausgang des ODER-Gatters Ol ist mit dem ersten Eingang des Antivalenzgliedes Ml verbunden, dessen Ausgang dem Rücksetzeingang R des Zählers Z zugeführt ist. Der Ausgang des lOstufigen (n = 10) Zählers Z ist mit dem zweiten, invertierten Eingang des Antivalenzgliedes Ml und mit jeweils einem Eingang der UND-Gatter i/l, Ul und i/3 verbunden. An diesem Ausgang liegt eine »1« an, wenn der Zähler Z seinen Höchststand erreicht hat.

Zu Beginn der Synchronisationssuche und Kanalzahlbestimmung werden alle Stufen des Schieberegisters SRI auf »1« gesetzt (die Schaltung hierzu ist nicht dargestellt). Sobald die Empfangsbitfolge a_x in gerade für die Vermeidung eines vorgetäuschten Synchronisationsmusters ausreichender Länge empfangen wurde, sind im Schieberegister SRI nur noch eine einzige »EINS«, 2 »EINS«en im Abstand von 10 Takten T enthalten, je nachdem, ob die empfangene Kanalgruppe vier, zwei oder einen Kanal enthält. Die Prüfschaltung PR erkennt somit den Zeitpunkt, wann im ankommenden Datenstrom a_x ein Synchronisierbit auftritt, womit Anfang und Ende eines Envelopes festgestellt werden können, und gibt zu diesem Zeitpunkt die aus den UND-Gattern i/1, Ul, i/3 und Invertern (einige Eingangssignale der UND-Gatter werden invertiert) bestehende Ausgangslogik L frei.

Die UND-Gatter UX, Ul und i/3 haben die Ausgänge Al, Al und A4. Wenn am Eingang die Synchronisierbitfolge im ankommenden Multiplexsignal a_x die Polarität wechselt, d. h. wenn am Eingang des Antivalenzgliedes MQ unterschiedliche Werte anliegen, tritt der Wert »1« am Ausgang Al auf (Al = 0, A4 = 0), wenn die Kanalgruppe, d.h. das ankommende Multiplexsignal a„ nur einen Kanal (mit z. B. 12 kbit/s) enthält. Dieser Polaritätswechsel des Synchronisierbits tritt in diesem Fall bei jedem Envelope auf, da die Synchronisierbitfolge 1010... ist. Die Rahmenlänge beträgt ein Envelope. Der Wert »1« tritt bei Polaritätswechsel am Ausgang Al auf (Al = 0 und /44 = 0), wenn die Kanalgruppe 2 Kanäle (mit z. B. je 6 kbit/s) enthält. Dann tritt ein Polaritäts-■wechsel nach jedem zweiten Envelope auf, da die Synchronisierbitfolge 11001100 . . . ist, d. h. die Rahmenlänge beträgt 2 Envelope. Enthält die ankommende Kanalgruppe 4 Kanäle (mit z. B. je 3 kbit/s), tritt der Wert »1« bei Polaritätswechsel am Ausgang A4 auf (Al = 0, Al = 0). Die Synchronisierbitfolge ist in diesem Fall 1111000011110000..., d. h. die Rahmenlänge beträgt 4 Envelope.

Mit dieser verhältnismäßig einfachen Schaltungsanordnung ist es bei Anwendung des erfindungsgemäßen Verfahrens also möglich, empfangsseitig sowohl die Rahmensynchronisation zu erkennen und zu prüfen als auch gleichzeitig auf einfache Art und Weise die Anzahl der im Multiplexsignal vorhandenen Kanäle zu erkennen.

Können mehr als 4 Kanäle in einem Multiplexsigrial vorkommen, braucht lediglich zusammen mit der Erweiterung des Schieberegisters SRI (siehe oben) die Anzahl der UND-Gatter vergrößert und die Ausgangslogik entsprechend erweitert zu werden. Bei k = 2'" (m = 0,1,2,3 ...) Kanälen beträgt die Anzahl der UND-Gatter I + m.

Hierzu 5 Blatt Zeichnungen

20

30

35

40

50

S5

•0

•5

Claims

Patentansprüche:

1. Verfahren zur Übertragung von Datensignalen in Kanalgruppen im Zeitmultiplexverfahren, wobei

a) eine Kanalgruppe jeweils aus k Kanälen homogen im Zeitmultiplex zusammengesetzt ist,

b) jeder Kanal dieselbe Envelope-Struktur mit mindestens einem fest zugeordneten Synchronisierbit (A) aufweist,

c) die Kanäle in der Kanalgruppe envelopeverschachtelt eingeordnet sind,

d) Synchronisierbits (A) der verschachtelten Kanäle die Rahmensynchronisierinformation enthalten,

werden, daß der Ausgang des ODER-Gatters (01) mit dem ersten Eingang des Antivalenzgliedes (Ml) verbunden ist, daß der Ausgang des Zählers (Z) auf den zweiten, invertierenden Eingang des zweiten Antivalenzgliedes (Ml) zurückgeführt ist und gleichzeitig zur Ausgangslogik (L) geführt ist und daß der Ausgang des ODER-Gatters (01) mit dem Rücksetzeingang (R) des Zählers (Z) verbunden ist.