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Verfahren zur Wandlung serieller Datensignate Stand der Technik Die
Erfindung geht aus von einem Verfahren nach der Gattung des Hauptanspruchs. Es sind
Verfahrei bekannt, bei welchen seriell vorliegende Datensignale in parallele gewandelt
werden, wobei ein Worttaktsignal erzeugt wird welches eine feste zeitliche Zuordnung
zu den seriellen Datenworten hat. Die seriellen Datensignale werden dann bei dem
bekannten Verfahren im sog. Bit-Takt in ein Schieberegister eingeschrieben und parallel
mit Hilfe des Worttaktes ausgelesen. Die Ableitung des Worttaktsignals ist bei dem
bekannten Verfahren, insbesondere bei einer hohen Datenrate, nicht problemlos, da
beispielsweise die Erkennung von Synckronwörtern bei den dann auftretenden hohen
Frequenzen schwierig ist.
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Aufgabe der Erfindung ist es, ein Verfahren zur Wandlung
serieller
Daten anzugeben, bei welche die vorerwähnten Schwieflgkeiten nicht auftreten Vorteile
der Erfindung Das erfindungsgemäße Verfahren mit den kennzeichnenden Merkmalen des
Hauptanspruchs hat demgegenüber den Voteil, daß die Erkennung von Synchronworten
in der psoalrelen Ebene erfolgen kann, in welcher wesentlich niedrigere Frequenzen
auftreten Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte
Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Verfahrens möglich,
ferner sind in weiteren Unteransprüchen vorteilhafte Schaltungen zur Durchführung
des erfindungsgemäßen Verfahrens angegeben Zeichnuna Ausführungsbeispiele der Erfindung
sind in der Zeichnung anhand mehrerer Figuren dargestellt und in der nachfolgenden
Beschreibung näher erläutert.
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Fig. 1 zeigt ein Blockschaltbild einer Schaltung zur Durchführung
des erfindungsgemäßen Verfahrens, Fig. 2 zeigt ebenfalls ein Blockschaltbild einer
Schaltung zur Durchführung des erfindungsgemäßen Verfahrens in etwas detaillierterterDarstellung,
Fig. 3 zeigt eine Wahrheitstabelle für einen bei der Schaltung nach Fig. 2 verwendeten
Auslesespeicher, Fig. 4 zeigt schematisch mehrere Fälle der zeitlichen Zuordnung
zwischen einem Synchronwort und dem Worstakt, Fig. 5 zeigt ein weiteres Ausfu"hrunsbeispiel
für eine
in den Fig. 1 und 2 stark verallgemeinert dargestellte
Verknüpfungsschaltung, Fig. 6 zeigt einw2iteres Ausführungsbeispiel für eine Verknüpfungsschaltung,
Fig. 7 ein Ausführungsbeispiel einer Schaltung zur Korrektur der Zuordnung der Bits
zu jeweils einem Datenwort, Fig. 8 zeigt eine Schaltungsanordnung zur Regenerierung
des Taktes, Fig. 9 zeigt Spannungszeitdiagramme von bei der Anordnung nach BSg.
8 auftretenden Signalen und Fig.10 zeigt eine weitere Schaltung zur Durchführung
des erfindungsgemäßen Verfahrens.
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Beschreibung der Ausführungsbeispiele Der Schalt mg nach Fig. 1 werden
bei 1 serielle Datensignale zugeführt. Diese können beispielsweise aus aufeinanderfolgenden
Jeweils 8 Bit umfassenden Datenworten bestehen, wobei nach einer von der jeweiligen
Anwendung abhängenden Anzahl von Datenworten ein oder mehrere Synchronworte eingeschoben
sind. So hat es sich beispielsweise als günstig herausgestellt, bei der digitalen
Ubertragung von Video signalen für etwa 200 Acht-Bit-Datenworte zwei jeweils 16
Bit umfassende Synchronworte vorzusehen. Die vorliegende Erfindung ist Jedoch nicht
auf diesen Sonderfall beschränkt. Der Einfachheit halber werden verschiedene Schaltungen
anhand eines Beispiels mit einem 8-Bit-Synchronwort erläutert. Als praktisches Beispiel
sei für die Folgefrequenz der Datenworte 12,5 flF.z angegeben, womit sich eine Bit-Fo1g,efrequenz
von 100 Niiz ergibt.
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Die so beschriebenen Datensignale gelangen nun bei der Schaltung nach
Fig. 1 in einen ReSenerator 2, welcher aus den Datenworten ein Taktsignal mit der
Bit-Folge-
frequenz - im folgenden Bitfrequenz genannt - erzeugt.
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Diese Frequenz wird im Frequenzteiler 3 durch 8 geteilt und ergibt
somit ein Worttaktsignal - im folgenden auch taktsignal Tw genannt - welches jedoch
in Bezug auf die zeitliche Zuordnung zu den einzelnen Bits eines jeden Datenwortes
mehrdeutig ist. Es enthält also keine Information darüber, wann ein Datenwort beginnt.
Bei dem anschließenden SeriellfParallel-Wandler 4 kann daher ebenfalls keine Zuordnung
der 8 Ausgänge zu den 8 Bits eines jeden Datenwortes erfolgen. Es liegt somit hier
mit eine Art vorläufige Seriell/Parallel-Wandlung vor.
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Um nun diese Zuordnung nachträglich herzustellen, werden die parallel
vorliegenden Daten in einen Zwischenspeicher 5 eingeschrieben, weicher die Kapazität
von 15 Bit hat. Der ausgang einer Jeden Speicherzelle des Zwischenspeichers 5 ist
mit Je einem Eingang einer Schaltung 6 verbunden, welche im folgenden als Mehrfachumschalter
bezeichnet wird. Ferner sind die Ausgange der Speicherzellen des Zwischenspeichers
5 mit den Eingängen einer Verknüpfungsschaltung 7 verbunden, deren Ausgänge wiederum
mit den Steuereingängen des Mehrfachumschalters in Verbindung stehen. Wie im folgenden
näher beschrieben, ist die Verknüpfungsschaltung 7 derart aufgebaut, daß bei Vorhandensein
eines Synchronwortes im Zwischenspeicher 5 am Ausgang der Verknüpfungsschaltung
7 ein Signal ansteht, welches Informationen über das Vorhandensein und über die
Position des Synchronwortes im Zw.schenspeicher 5 enthält. Entsprechend wird dann
der flehrfachumschalter 6 angesteuert, so daß die zu jeweils einem Daten- bzw.
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Synchronwort gehörenden Bits gleichzeitig an den Ausgängen des Mehrfachumschalters
6 nnlieg,en.
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Eine unordnung nach Fig. 1 ist in Fig. 2 etwas detaillierter dargestellt.
Der Regenerator 2 besteht im
wesentlichen aus einem steuerbaren
Oszillator (VCO) @@ und einer Phasenvergleichsschaltung 10. Die Eingangssignale
werden in der Phasenvergleichsschaltung 10 mit den Ausgangssignalen des steuerbaren
Oszillators 11 bezüglich ihrer Phasenlage verglichen. Mit dem Ergebnis dieses Vergleichs
wird die Frequenz des Oszillators 11 nachgesteuert. Die Frequenz der Ausgangsspannung
des steuerbaren Oszillators 11 wird in dem Frequenzteiler 3 durch8geteilt. Das damit
entstehende Taktsignal wird den Takteingängen eines8-fachen D-Flip-Flops 12 zugeführt.
Die bei 1 zugeführten seriellen Daten gelangen in ein Schieberegister 13, welchem
als Takt die Ausgang spannung des steuerbaren Oszillators 11 zugeführt ist.
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Die seriellen Daten werden somit durch das Scnieberegister 13 durchgeschoben.
Nach jeweils 8 Bitperioden werden 8 Bit gleichzeitig in das 8-fach-D-Flip-Flop 12
übernommen. Sämtliche weiteren in den Figuren gezeigten D-Flip-Flops werden mit
dem mit Hilfe des Frequenzteilers 3 gewonnen Taktsignals Tw getaktet, was jedoch
der Ubersichtlichkeit halber im einzelnen nicht dargestellt ist.
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Die Ausgänge des D-Flip-Flops 12 sind mit den Eingangen eines weiteren
D-Flip-Flops 14 verbunden. Durch die oben erwähnte Taktung auch dieses Flip-Flops
14 ergibt es sich, daß in beiden Flip-Flops zusammen 16 im seriellen Signal zeitlich
aufeinanderfolgenden Bits für eine Taktperiode gespeichert werden. Da jedoch bisher
keine Wortsynchronisierung erfolgte, ist bei dieser Zwischenspeicherung keine Zuordnung
der einzelnen Zellen zu vorgegebenen Bits eines jeden Datenwortes gegeben.
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Mit anderen Worten: Durch die bisherige Schaltungsmaß@ nahmen ist
nicht sichergestellt, daß sich ein komplettes Datenwort im Flip-Flop 14 und ein
weiteres im Flip-Flop 12 befindet. Eine als Beispiel angenommene zufällige
Verteilung,
eines Datenwortes auf die Flip-Flops 12 und 14 ist in FíF 2 gestrichelt dargestellt.
Da jedoch - wie eingangs erwähnt - auch bei den bekannten Verfahren Synchronworte
erforderlich sind und diese voraussetzungsgemäß in den seriellen Signalen enthalten
sind, werden erfindungsgemäß die Synchronworte zur Feststellung einer möglicherweise
falschen Zuordnung des Takts zu den Datenworten benutzt. Hierzu werden sowohl die
Ausgänge des Flip-Flops 12 als auch die Ausgänge des Flip-Flops 14 mit den Eingängen
eines PROMS 16 verbunden. Wie später anhand der WahrheitstaDelle und anhand von
Fig. 4 noch genauer erläutert wird, genügen 15 Eingänge. Mit Hilfe des PROMS 16
wird nun festgestellt, ob und an welchen Eingängen ein Synchronwort anliegt. Entsprechend
dieser Information werden am Ausgang 17 des PROM 16 Signale gegeben, die einerseits
ein Synchronsignal S und andererseits eine Information über die Anzahl von Bits
enthalten, um welche die vorläufige Zuordnung der Datenworte zum Takt falsch ist.
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Zur Korrektur dieser Zuordnung werden die Ausgangssignale des D-Flip-Flops
14 in ein weiteres D-Flip-Flop 18 eingeschrieben, so daß an den Eingängen des Nehrfachumschalters
6 15 im seriellen Signal auf ein anderfolgende Bits parallel zur Verfügung stehen.
Entsprechend der mit Hilfe des PROMS 16 gewonnenen Information werden nun 8 der
15 Eingänge des Mehrfach--mschelters 6 mit 8 Ausgängen verbunden. Wie ein derartiger
Hehrfachumschalter mit Hilfe von Bauelementen der Digitaltechnik verwirklicht werden
kann, ist in Fig. 7 dargestellt.
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Fig. 3 zeigt eine Wahrheitstabelle für das PROM 16, wobei jeweils
an einem der Ausgänge 1 bis 8 ein t
anlie>t, wenn ein Synchronwort
in entsprechender Position den Eingängen 1 bis 15 zugeführt ist. Als Beispiel für
ein Synchronwort wurde LDLLLOLO gewählt. Liegt dieses Synchronwort beispielsweise
- wie in der ersten Zeile der Wahrheitstclhelle gezeigt - an den Eingängen 1 bis
8 an, so erscheint ein L am Ausgang 1. Da voraussetzungsgemäß an den anderen Eingängen
des PROM 16 ein Datensignal, dessen Inhalt natürlich je nach Informationsgehalt
der Daten unterschiedlich ist, anliegt, dürfen die an den Eingängen 9 bis 15 liegenden
Daten keinen Einfluß auf das Auftreten eines L am Ausgang 1 haben und sind entsprechend
programmiert, wofür im angelsächsischen Sprachraum der Ausdruck "don't care" üblich
ist. In Fig. 3 sind die entsprechenden Eingänge mit X gekennzeichnet.
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In Zeile 2 der Wahrheitstabelle ist das Synchronwort um ein Bit verschoben.
Als Meldung, ob überhaupt und wo das Synchronwort auftritt, gibt das PROM 16 am
Ausgang Nr. 2 ein L ab. Mit dieser Information wird nun der Umschalter 6 (Fig. 2)
gesteuert. Durch eine entsprechende ODER-Verknüpfung kann aus den Ausgangssignalen
des PROM 16 ein Synchronsignal gewonnen werden.
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Zur weiteren Veranschaulichung des erfindungsgemäßen Verfahrens ist
in Fig. 4 schematisch der Ausschnitt aus einem an dem FRON anliegenden Datensignal
dargestellt.Und zwar handelt es sich hierbei um 24 Bit, welche in drei Datenworten
à 8 Bit aufgeteilt sind.
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Das Synchronwort besteht in diesem Ausführungsbeispiel aus 16 Bit.
In Zeile a der Fig. 4 befindet sich das erste Bit des Synchrotwortes 01O1C--011111010
in Position 5 eines Worten. Zeile b stellt eine andere Zuordnung des Synchronwortes
dar, und zwar befindet
sich hier das erste Bit in Position 8 des
Wortes. In beiden Fällen ist eine entsprechende Änderung der Zuordnung erforderlich,
so diR sich nm Ausgang des Umschalters 6 der in Zeile c dargestellte Zustand ergibt.
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Die Schaltung nach Fig 2 setzt ein PROM mit 15 Eingängen und 8 Ausgängen
voraus. Derartige PROMs sind jedoch in der Technik unüblich und wurde nur zur Erläuterung
der Funktion der Schaltungsanordnung nach Fig. 2 angenommen. Eine Schaltung, welche
von handelsüblichen PROMs Gebrauch macht und gleichzeitig noch einige Verbesserungen
der Erfindung umfaßt, ist in Fig. 5 dargestellt. Die Flip-Blops 12 und 14 entsprechen
denjenigen, welche in Fig. 2 dargestellt sind. Da mit Hilfe der Schaltung nach Fig.
5 16-Bit-Synchronworte -rarbeitet werden sollen, ist ein weiteres Flip-Flop 20 hinzugefügt.
Die Ausgänge der Flip-Flops 12, 14 und 20 sind jeweils mit den Eingängen der PROMs
21, 22 und 23 verbunden. Diese PROMs weisen 8 Eingänge und 8 Ausgänge auf. Die Ausgänge
sind parallelgeschaltet, wodurch sich eine fest verdrahtete UMD-Verknüpfung bei
PROMs mit Open-Collector-Ausgangsstufen ergibt. Diese steht mit zwei weiteren in
Reihe geschalteten D-Flip-Flops 24 und 25 in Verbindung. In ähnlicher Weise wie
bei dem PROM 16 (Fig. 2) liegt an einem der acht Ausgänge der PROMs 21, 22 und 23
je nach Zuordnung des Synchronwortes zum Takt signal ein t an. Dieses Signal wird
mit Hilfe der D-Flip-Flops 24 und 25 um 16 Bit verzögert und über ein weiteres D-Flip-Flop
26 zum Ausgang 26t der Anordnung nach Fig. 5 geleitet.
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Die Anordnung nach Fig. 5 ist darauf eingerichtet, daß zur Erhöhung
der Erkennungssicherheit von Synchronwor-
ten fjewei1s zwei 16-Bit-Synchronworte
nacheinander übertragen werden. Da diese dann die gleiche Zuordnung zu dem Takc
aufweisen, ergibt sich eine Möglichkeit zu überprüfen, ob die Synchronworte richtig
erkannt wurden.
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Hierzu werden die Signale vor dem D-Flip-Flop 24 und nach dem D-Flip-Flop
25 in einer Vergleichs schaltung 27 miteinander vergleichen und nur bei bbereinstimmung
ein entsprechendes Signal zur Torschaltung 28 weitergegeben.
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Dadurch wird erreicht, daß ein ebenfalls mit Hilfe der Schaltung nach
Fig. 5 abgeleiteter Synchronimpuls nur dann weitergegeben wird, wenn zwei Synchronworte
hintereinander mit gleicher Zuordnung zum Taktsignal festgestellt wurden. Ferner
wird durch das D-Flip-Flop 26 auch nur dann ein Signal weitergegeben.
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Wie im Zusammerhang mit der Wahrheitstabelle zum PROM 16 (Fig. 9)
erläutert wurde, kann ein Synchronsignal durch eine ODER-Verknüpfung der Ausgänge
des PROMs 16 abgeleitet werden. Beider Schaltung nach Fig. 5 wurde jedoch die Ableitung
eines Synchronsignals in anderer Weise gelöst. Und zwar wurde bei der Schaltung
nach Fig. 5 davon ausgegangen, daß in den zugeführten Datensignalen mehrere verschiedene
Synchronwe@te enthalten sind, welche bei der Umwandlung in serielle Daten voneinander
zu unterscheiden wären und verschiedene Synchronimpulse zur Folge haben. Es werden
deshalb die Ausgangssignale der D-Flip-Flops 12, 14 und 20 weiteren PROfis 31, 32
und 33 zugeführt. Diese PROMs sind derart programmiert, daß sie unabhangig von der
Zuordnung der Synchronworte zum Takt Ausgangssignale abgeben, wenn ein Synchronwort
vorliegt.
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Die Ausgangssignale sind Jedoch abhängig von der Art des Synchronsignals.
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In ähnlicher Weise wie die Ausgänge der PROFIL 21, 22
und
23 sind auch die Ausgänge der PROMS 31, 32 und 33 zu einer Um)Schaltung miteinander
verknüpft und dem Eingang einer Reihenschaltung aus zwei D-Flip-Flops 34 und 35
zugeführt Im Fall von zwei unterschiedlichen Synchronworten genügt hier eine 2-Bit-Parallel-Verarbeitung.
Wird nun beispielsweise ein 16-Bit-Synchronwort aus Gründen der Erkennungssicherheit
zweimal hintereinander @bertragen, so gibt die Vergleichsschaltung 37 ein entsprechendes
Ausgangssignal ab, welches die Torschaltung 38 öffnet, so daß das Synchronsignal
von Ausgang des D-Flip-Flops 35 zum Eingang der Torschaltung 28 ge'sngt, welche
unter der oben erläuterten Voraussetzung das Synchronsignal zum Ausgang 39 weiterleitet.
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Fig. 6 zeigt eine weitere schaltungstechnische Ifõglicnkeit, die vorläufige
und somit ggf. falsche Zuordnung der Datenworte zum dem Taktsignal zu erkennen.
Sie kann anstelle des PROMs 16 verwendet werden. Von den Eingang und Ausgangssignalen
des D-Flip-Flops 14 (s. auch Fig.
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2) werden jeweils 8 Bit mit dem vorgegebenen Synchronwort mitelnander
verglichen. Dieses erfolgt derart, daß die Bits 1 bis 8 den Eingängen eines ersten
Komparators 41 zugeführt werden, die Bits 2 bis 9 den Eingängen eines zweiten Komparators
42 undso fort,bis die Bits 8 bis 15 den ingängen eines achten Komparators 48 zugeführt
werden. Jedem Komparator wird - was in Fig.
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6 nicht daigestellt ist - als Sollwert das Synchronwort zugeführt.
Derjenige Komparator, bei welchem die zugeführten 8 Bits denen des Synchronworts
entsprechen, gibt ein Signal ab, das dem Umschalter 6 (Fig. 2)zugeführt werden kann
Fig. 7 stellt ein Beispiel für eine Realisierung des Umschalters 6 (Fig. 2) mit
üblichen Bauelementen dar.
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Das D-Fllp-Flop 18 ist das gleiche wie das D-Flip-Flop 18 in der Schaltung
nach Fig. 2. Die Ausgangs-
signale des D-Flip-Flops 18 werden gemeinsam
mit den Eingangssignalen wie folgt auf die D-Flip-Flops 51 bis 58 verteilt@ Die
Eingänge des D-Flip-Flops 51 sind sämtlich mit den Ausgängen des D-Flip-Flops 18
verbunden. Von den Eingängen des D-Flip-Blops 52 sind jedoch nur sieben mit entsprechenden
Ausgängen des D-Flip-Flops 18 verbunden; wahren ein Eingang mit einem Eingang des
D-Flip-Flops 18 verbunden ist. Beim D-Flip-Flop 53 sind nur noch 6 Eingänge mit
Ausgängen des Flip-Flops 18 verbunden, wahrend zwei Eingänge an Eingänge des D-Flip-Flops
18 angeschlossen sind, bis dann schließlich beim D-Blip-Flop 58 nur noch ein Eingang
mit einem Ausgang des D-Flip-Flops 18 und die übrigen Eingänge mit Eingängen des
D-Flip-Flops 18 verbunden sind. Dadurch wird erreicht, daß in einem der D-Flip-Flops
die zu einem Datenwort gehören n Bits vollständig vorhanden sind.
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Die Ausgänge der D-Flip-Flops 51 bis 58 sind parallelgeschaltet und
mit den Eingängen eines weiteren D-Flip-Flops 59 verbunden, an dessen Ausgängen
die richtig zugeordneten 8-Bit-parallelen Dat enworte abnehmbar sind. Die D-Flip-Flops
51 bis 58 sind sogenannte "Tri-State-Flip-Flops", welche einen "Enable#Eingang aufweisen.
Nur bei Vorhandensein eines entsprechenden Signals an diesem Eingang werden die
in dem D-Flip-Flop gespeicherten Daten zum Ausgang weitergeleitet.
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Den Eingängen 61 bis 68 werden deshalb diejenigen Signale, welche
die vorläufige Zuordnung der Datenworte zum Taktsignal kennzeichnen, zugeleitet.
Je nach Ausführung erfolgt dieses vom PROM 16 (Fig. 2), vom Ausgang 26 der Schaltung
nach Fig. 5 oder den Ausgängen der Komparatoren 41 bis 48 der Schaltung nach Fig.
6.
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Fig. 8 zeigt eine Schaltung zum Regenerieren des Bit taktes, welche
sich besonders zur Durchführung des erfindungsgemäßen Verfahrens eignet. Bei herkömmlichen
Schaltungen zur Taktregeneration wird ein zweistufiges
Prinzip
angewandt. Zunächst erfolgt eine grobe Regenerierung durch Laufzeitoszillatoren
oder Start/Stop-Oszillatoren, Ihre Genauigkeit ist abhängig von de-r Zahl der Sprünge
im Datensignal. Deshalb wird dieses vorkorrigierte Taktsignal einem Phasenvergleich
mit einem stabileren Taktsignal zugeführt. Dieses zweite stabilere Taktsignal wird
einem steuerbaren Oszillator entnommen, dessen Frequenz bzw. phase von der Regelspannung
des Phasenvergleichers nachgeregelt wird. Die im folgenden beschriebene Schaltung
weist einen einstufigen Charakter auf. Der Phasenvergleich erfolgt direkt zwischen
Takt signal und Datensignal ohne Zwischenschaltung eines Hilfsoszillators. Damit
verringert sich der Schaltungsaufwand gegenüber herkömmlichen Schaltungen.
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Bei 71 werden det Schaltung nach Fig. 8 Datensignale zageführt, welche
beispielhaft in Fig. 9, Zeile a, dargestellt sind. Eine Bitperiode ist mit TB gekennzeichnet.
Diese Signale werden in einem Verzögerungsglied 72 um eine halbe Bitperiode-verz@gert.
Die verzögerten und die unverzögerten Signale weiden über ein Exclusiv-ODER-Gatter
73 einem Eingang eines Phasen-ergleichers(einer Nicht-UND-Schaltung 74) zugeführt.
Am Ausgang des Exclusiv-ODER-Gatters 73 entstehen die in Zeile b dargestellten Impulse,
die jeweils mit einer Flanke des Datensignals beginnen und eine halbe Bitperiode
danach enden. Der steuerbare Oszillator 11 gibt eine mäanderförmige Spannung, welche
in Zeile c dargestellt ist, ab. Je nach Phasen:Lage dieser mäanderförmigen Spannung
in Bezug auf die in Zeile b dargestellten Impulse ändert sich die Impulsbreite der
Ausgangsimpulse des Phasenvergleichers 74. In Fig. 8 ist dieser Phasenvergleicher
beispielhaft mit einem Exclus-v-ODER-Gatter realisiert.
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Eine Integration dieser Impulse mit Hilfe des RC-Gliedes 75, 76 ergibt
eine Steuerspannung für den steuerbaren Oszillator 11.
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In Zeile c der Fig. 9 sind drei verschiedene Phasenlagen der Ausgangsspannung
des steuerbaren Oszillators 11 dargestellt, welche die in Zeile d gezeigte Steuerspannung
zur Folge haben Die Schaltung nach Fig. 8 weist noch eine weitere Besonderheit auf:
und zwar ist zur weiteren Steuerung der Frequenz des Oszillators 11 ein D/A-Wandler
77 vorgesehen. Werden nämlich die nach dem erfindungsgemäßen Verfahren zu wandelnden
Signale durch die Wiedergabe einer Aufzeichnung gewonnen, so ist bei manchen Anwendingen
die Taktfrequenz nicht konstant Dies tritt beispielsweise bei Fernseh-Magnetaufzeichnungsgeräten
mit Zeitlupen- und Zeitrafferwiedergabe auf. Dem D/A-Wandler 77 wird nun ein digitales
Signal z'igefübrt, welches von der eingestellten Wiedergabegeschwindigkeit abhängt
und die für die jeweilige Taktfrequenz erforderliche Osbillasorfrequenz beinhaltet.
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Während bei den Anordnungen nach den Figuren 1, 2 und 7 die richtige
Zuordnung zwischen den Datenworten und dem Takt bzw. den für die Datenworte vorgesehenen
parallelen Leitungen durch eine Art Mehrfachumschalter erreicht wird, ist in Fig.
10 eine Schaltung dargestellt, bei welcher parallel zum 3)-Flip-Flop 12 ein weiteres
D-Flip-Flop 12' angeordnet ist. Dieses weitere D-Flip-Flop 12 ' wird mit einem Taktsignal
Tw ( an gesteuert, welches aus dem Taktsignal Tw durch Verzögerung mit Hilfe des
Zählers 19 abgeleitet wird. Die Größe der Verzögerung ist abhängig von der Abweichung
der Zuordnung zwischen Datenwort und Taktsignal vom Sollwert - also vom Ausgangssignal
des PROfis 16.
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Der Zähler 16 wird mit der Ausgangsspannung des Oszillators 11 getaktet.
Durch das Ausgangssignal des eKuMs 16 wird
der Zähler aus eine
entsprechende Zahl gesetzt. Mit dem Taktsignal Tw wird ein Riiekwarts-Zählvorgang
ausgelöst.
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Bei Erreichen von Null wird das Taktsignal Tw' an den Takteingang
des Flip-Flops 12' abgegeben. Die Daten werden also dann aus dem Schieberegister
13 übernommen, wenn die Bits eines Datenworts jeweils gleichzeitig an den Ausgängen
anliegen. Am Ausgang 8' der Schaltung nach Fig. 10 stehen dann die Datensignale
in Paralleldarstellung zur Verfügung.