JPS5923647A - 直列デ−タ信号の変換方法および変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連する技術分野 本発明は、特許請求の範囲第１項の」１位概念に記載の
方法から出発している。直列に現われるデータ信号が並
列な信号に変換され、その際直列データ語に対して固定
の時間的対応関係を有する語クロックが発生される方法
が公知である。この公知の方法においてそれから直列デ
ータ信号は、所謂ピットクロックにおいてシフトレジス
タに書込まれかつ語クロックを用いて並列に読出される
。

語クロック信号の導出は、この公知の方法において、殊
にデータ伝送速度が高い場合問題がある。

というのは例えばその場合に発生する高い周波数では同
期語の検出が難しいからである。

発明の課題 本発明の課題は、上記の難点が生じない、直列データの
方法およびこの方法を実施する回路装置を提供すること
である。

発明の構成および効果 特許請求の範囲第１項の要旨に記載の特徴を有する本発
明の方法は公知の方法に比べて、大幅に低い周波数が生
じる並列レベルにおいて、同期語の検出を行なうことが
できるという利点を有する。

特許請求の範囲第４項、第９項には、特許請求の範囲第
１項に記載の本発明の方法を実施するための本発明の直
列デ＝メの変換回路が記載されており、また、その他の
特許請求の範囲の実施態様項にはそれぞれの発明の有利
な実施例が記載されている。

実施例の説明 次に本発明を実施例につき図面を用いて詳細に説明する
。

第１図は、本発明の方法を実施するための回路のブロッ
ク図である。第１図の回路において１で示す端子に、直
列データ信号が供給される。

これらデータ信号は例えば、それぞれ８ビツトを有する
、連続するデータ語から成っており、その際その都度の
使用に依存する数のデータ語の後、１つまたは複数の同
期語が挿入されている。即ら例えば、ビデオ信号のデジ
タル伝送において例えば２００の８ビツトデータ語に対
して、それぞれ１６ビツトを有する２つの同期語を設け
ると有利であることが明らかである。しかし本発明は上
記の例に限定されない。簡単にするために、種々の回路
を、以下８ビット−同期語を用いた例に基づいて説明す
る。実施例として、データ語の繰返し周波数を１２．５
　ＫＨ２とする。この場合ｉ　Ｑ　Ｑ　ＭＨｚのビット
繰返し周波数が生じる。

さて上記のデータ語は第１図の回路において再生器２に
達する。再生器はデータ語から、ビット繰返し周波数−
以下ビット周波数と略称するーでクロック信号を発生す
る。この周波数は分周器３において１／８に分周され、
これにより語クロック信号−以下クロック信号Ｔｗ　　
と称する−が生じる。しかしこの語クロック信号は、そ
れぞれのデータ語の個々のビットに対する時間的な対応
に関して一義的ではない。即らいっデータ語が始まるか
に関しての情報を含んでいない。従って後続の直列／並
列変換器４において同じく、８つの出力側の、それぞれ
のデータ語の８ビツトに対する対応を行なうことができ
ない。従ってこれにより暫定的な直列／並列変換の形式
が生じる。ところで一対応を後から行なうために、並列
に現われるデータは、１５ビツトの容量を有する一時メ
モリ５に書込まれる。

一時メモリ５のそれぞれの記憶セルの出力側は、以下多
重切換スイッチと称する回路６のそれぞれの入力側に接
続されている。更に一時メモリ５の記憶セルの出力側は
、論理結合回路７０入力側に接続されている。論理結合
回路の出力側は多重スイッチの制御入力側に接続されて
いる。

以下詳しく説明するように、論理結合回路は次のように
構成されている。即ら一時メモリ５に同期語があると、
論理結合回路７の出力側に、一時メモリ５における同期
語の存在および位置に関する情報を含んでいる信号が現
われる。それから相応に多重切換スイッチ６が制御され
。

その結果その都度のデータないし同期語に所属するビッ
トが同時に多重切換スイッチ６の出力側に生じる。

第２図には、第１図の回路装置が多少詳しく図示されて
いる。再生器２は実質的に、制御可能な発振器（ｖＣＯ
）１１と位相比較回路１０とから成る。入力信号は、位
相比較回路１０において制御可能な発振器１１の出力信
号と、位相について比較される。この比較の結果によっ
て発振器１１０周波数が追従制御される。制御可能な発
振器１１の出力電圧の周波数は、分周器３において１／
８に分周される。このようにして生じるクロック信号は
、８段のＤ−フリップ・フロッノ１２のクロック入力側
に供給される。端子１に供給される直列データはシフト
レゾスフ１３に達する。他方シフトレジスタにはクロッ
クとして制御可能な発振器１１の出力電圧も供給される
。このようにして直列データは、シフトレゾスフ１３に
おいて順次シフトされる。８ビット同期後その都度、８
ビツトが同時に８段り−フリップ・フロップ１２に転送
される。更に、図示のＤ−フリップ・７０ツブは分周器
３を用いて生じるクロック信号ＴＷ　によってクロック
制御されるが、わかり易くするために詳細に図示されて
いない。

Ｄ−フリップ・クロック１２の出力側は、別のＤ−フリ
ップ・フロップ１４の入力側に接続されている。上記の
クロック制御によってこのフリップ・フロップ１４も、
次のような作用をする。即ら両フリップフロップに、直
列信号において時間的に連続する全部で１６のビットが
、１クロック周期に対して記憶される。しかしこれ れまで語同期化が行なといないので、この一時記憶にお
いては、個々のセルはそれぞれのデータ語の前身って決
められたビットと対応していない。即らこれまでの回路
装置によっては、フリップ・クロック１４に１つのまと
まったデータ語があり、フリップ・クロック１２に別の
データ語があるとは限らない。しかし−冒頭で説明した
ように一公知の方法においても同期語が必要でありかつ
それは前提に従って直列信号中に含まれているので、本
発明によれば同期語は、クロックとデータ語との間に生
じる口」能性がある誤った対応を検出するために利用さ
れる。

このために、フリップフロップ１２の出力側も、フリッ
プフロップ１４の出力側も、ＰＲＯＭ１（ｉの入力側に
接続されている。後で真理値表および第６図に基いて詳
しく説明するように、ＰＲＯＭ１６は１５０入力側で十
分である、。

さてＰＲＯＭ１６を用いて、同期語が加わったかどうか
またどの入力側に加わったかが検出される。この情報に
相応してＦＲＯＭ　　１６の出力側１７に、一方におい
て同期信号Ｓを含み、他方においてデータ語の、クロッ
クに対する暫定対応がどれ程誤っているかについてを表
わすビットの数に関する情報を含む信号が送出される。

この対応を修正するために、Ｄ−フリップ・フロップ１
４の出力信号は別のＤ−フリップ・フロップ１８に書込
まれ、その結果多重切換スイッチ６の入力側に、直列信
号において順番に生じる１５０ビツトが並列に現われる
。そこでＦＲＯＭ　　１６を用いて取出される情報に相
応して、多重切換スイッチ６の１５の入力側のうら８つ
が、８つの出力側に接続される。この形式の多重切換ス
イッチを、デジタル素子を用いてどのように構成できる
かは、第７図に図示されている。

／ の　　　　　　　　　　　　　　　　　　　　　−咋旧
− ａ　　　寸　　　　　　　　　　　− Ｒ（イ）− ＋１へ− 一 ”１ｘｉｌ’ｉＭ１４ＭＸｋ。

寸　１’　ｌｘ！　ｌｘ！　Ｍ　Ｎ　Ｍ　Ｏ−ｒリ　　
　　ＸＭＨＨＭＯ−。

へ　　Ｍｌ−ｄｌ−ｄｌ＜Ｏ−〇　− ′　　　　ＭＹ　　　凶　　ｏ　　−０−−ＯＭＩ）’
！　　　　　　　１．２ｏｑ　　　−ｑ口　　　　　　
　　　　　。

（イ）　　　　−−−ｋｋＸＮ［ ヘ　　　　−　　−Ｘ　　　Ｘ　　　Ｘ　　　ＩＡ　　
　Ｘ　　　Ｍ−＋−ＩＭＮ１ｇＭｋ　　　ｘ　　ｋ 上の表は、ＰＲＯＭ１５に対する真理値表を示し、その
際同期語が相応の位置において入力側１ないし１５に供
給されているとき、出力側１ないし８０１つにその都度
りが現われる。同期語に対する例としてＬＬＬＬＬＯＬ
Ｏが選択された。

この同期語が例えば−真理値表の第１列に示されている
ように一入力端１ないし８に加えられると、出力側１に
Ｌが現われる。前提によりＰＲＯＭ１６の別の入力側に
は、勿論データの情報内容に応じて種々異なった内容を
有するデータ信号が印加されるので、入力側９ないし１
５に加わるデータは、出力側１におけるＬの発生に何ら
の影響も与えてはならずかつ相応にプログラミングされ
ており、そのために英語圏における表現”　ａｏｎ’ｔ
　　ｃａｒｅ　’″　が通例使用されている。第１表に
おいて相応の入力側は、Ｘで示されている。

真理値表の第２列において同期語は１ビツトだけシフト
されている。そもそも同期語が発生したか、またどこに
同期語が発生したかのメツセージとして、ＦＲＯＭ　　
１５は第２出力側においてＬを送出する。そこでこの情
報によって、切報スイッチ６（第２図）が制御される。

相応のＯＲ論理結合によって、ＦＲＯＭ　　１５の出力
信号から同期信号を取出すことができる。

本発明の方法を一層明確にするために、第６図にはＦＲ
ＯＭ　　に印加されるデータ信号の部分が略示されてい
る。しかもこ＼では、２４ビツトが取扱われている。２
４ビツトは、それぞれ８ビツトの、３つのデータ語に分
割されている。

同期語は、この実施例においては１６ビツトから成る。

第６図のａ）列において、同期語０１０１００００１１
１１１０１０　　の第１ビツトは１つめの語の位置５に
ある。ｂ）列には同期語の別の配列が図示されており、
こ５では１つめの語の位置８に第１ビツトがある。両方
の場合とも、配置関係を相応に変えることが必要であり
、その結果切換スイッチ６の出力側にはＣ）列に図示の
状態が生じる。

第２図の回路では、１５０入力側と８つの出力側を有す
るＦＲＯＭ　が設けられているものとしている。しかし
この形式のＦＲＯＭ　は、技術的に通例のものでないの
で、第２図の回路装置の機能を説明するためにのみ仮定
されたものである。

市販のＦＲＯＭ　　を使用し、同時に更に本発明の若干
改良した実施例である回路が、第４図に図示されている
。クリップ・クロック１２および１４は、第２図に図示
のフリップ・フロップに相応する。第４図の回路を用い
て１６ビツトの同期語を処理しようとするものなので、
別のクリップ・フロツノ２０が付加的に設けられている
。クリップ・フロップ１２．１４および２０の出力側は
それぞれ、ｐｕｏＭ　２１．２２および２３の入力側に
接続されている。これらＦＲＯＭは、８つの入力側およ
び８つの出力側を有する。

これら出力側は並列に接続されており、これによりオー
プンコレクタ出力段を有するＦＲＯＭ　　における固定
配線されたＡＮＤ結合が生じる。この固定配線は、直列
に接続された２つの別のフリップ・クロック２４および
２５に接続されている。ＦＲＯＭ　　１６　（第２図）
の場合と類似して。

ＦＲＯＭ　　２１．２２および２３の８つの出力側の１
つに、同期語の、クロック信号に対する配置関係に応じ
て、Ｌが現われる。この信号は、Ｄ−フリップ・フロッ
プ２４および２５を用いて１６ビツト分遅延されかつ別
のＤ−フリツノ・フロップ２６を介して第４図の装置の
出力側２６′に導かれる。

第４図の装置は、同期語を一層確実に検出できるように
、その都度２つの１６ビツト同期語が順次伝送されるも
のと決められている。その際これら同期語は、クロック
に対して同じ配置関係を有するので、同期語が正しく検
出されたかどうかを検査することが可能である。このた
めにＤ−フリツノ・クロック２４の前の信号とＤ−フリ
ップ・クロック２５の後の信号とが比較回路２１におい
て相互に比較されかつこれら信号が一致したときにのみ
相応の信号がケゞ−ト回路２８に転送される。これによ
り、第４図の回路を用いて導出される同期パルスも、２
つの同期語がｊ喧次クロック信号に対して同じ配置関係
でもって検出されたときにだけ送出されるようにするこ
とができる。更に、Ｄ−クリップ・ノロツブ２６を介し
てもそのときにのみ信号が送出される。

ＰＲＯＭ　　Ｉ　６　（第２図）に対する真理値表との
関連において説明したように、同期信号はＦＲＯＭ１６
の出力側のＯＲ論理結合によって導出することができる
。しかし第４図の回路において、同期信号の導出は別の
方法で行なわれた。しかも第４図の回路では、供給され
るデータ信号には、直列データへの変換の際区別されか
つ結果として異なった同期パルスを生せしめる複数の異
なった同期語が含まれていることから出発している。従
ってＤ−フリップ・フロップ１２゜１４および２０の出
力信号は別のＦＲＯＭ　　３　ｉ　。

３２および３３に供給される。これらＦＲＯＭは、次の
ようにプログラミングされている。即らこれらＦＲＯＭ
　は、同期語の、クロックに対する配置関係とは無関係
に、同期語が存在するとき、出力信号が送出される。し
かし出力信号は、同期信号の形式に依存している。

ＦＲＯＭ　　２１　、２２および２３の出力側と類似し
て、ＦＲＯＭ３１．３２および３３の出力側もＡＮＤ回
路で、相互に論理結合されておりかつ２つのＤ−フリッ
プ・フロップ３４および３５から成る直列回路の入力側
に接続されている。２つの異なった同期語の場合こ５で
は２−ビット−並列処理で十分である。ところで例えば
１６−ピッド−同期語が、確実に検出できるようにする
ため、２回相次いで伝送されれば、比較回路３７は相応
の出力信号を送出する。この出力信号はデート回路３８
を開放するので、その結果同期信号はＤ−フリップ・フ
ロップ３５の出力側からデート回路２８の入力側に達し
、このデート回路は上記の前提に基いて同期信号を出力
側３９に転送する。

第５図は、仮りの、従って場合に応じて誤った、データ
語の、クロック信号に対する配置関係を検出するために
別の回路の実施例を示す。

この回路はＦＲＯＭ　　１６の代わりに使用することが
できる。Ｄ−フリップ・フロップ１４（第２図のもので
あってよい）の入力信号および出力信号からその都度８
ビツトが前取って決められた同期語と相互に比較される
。このことは次のように行なわれる。即らビット１ない
し８は、第１比較器４１０入力側に供給され、ビット２
ないし９が第２比較器４２０入力側に供給され、相応の
ことがビット８ないし−１５が第８比較器４８の入力側
に供給されるまで行なわれる。それぞれの比較器には、
−第５図には図示されていないが一般定値として同期語
が供給される。

供給された８ビツトが、同期語の８ビツトに相応する比
較器は、切換スイッチ６（第２図）に供給することがで
きる信号を発生する。

第６図は、従来の素子を有する切換スイッチ６（第２図
）の１実施例を示す。Ｄ−フリップ・フロツノは、第２
図の回路におけるＤ−フリップ・クロックと同じもので
ある。Ｄ−フリップ・クロック１８の出力信号は、入力
信号と一緒に次のようにＤ−フリップ・フロップ５１な
いし５８に分配される。即らＤ−フリップ・フロップ５
１０入力側は全部Ｄ−フリップ・フロップ１８の出力側
に接続されている。しかしＤ−フリップ・フロップ５２
０入力側はそのうらの７つじかＤ−フリップ・フロップ
１８の相応の出力側に接続されておらず、１つの入力側
はＤ−フリツゾ・クロック１８の入力側に接続されてい
る。Ｄ−７リツプ・フロップ５３の場合６つの入力側が
フリップ・フロップ１８の出力側に接続されており、一
方２つの入力側はＤ−フリップ・フロップ１８の入力側
に接続されている。

以下フリップ・フロップ５３ないし５７において相応の
接続がなされており、最後にＤ−フリップ・フロップ５
８においては唯一の入力側しかＤ−フリップ・フロップ
１８の出力側に接続されておらず、その他の入力側はＤ
−フリップ・フロップ１８の入力側に接続されている。

これにより、Ｄ−フリップ・クロックの１つにおいて、
１つのデータ語に所属するビットが完全に生じるように
なる。Ｄ−フリップ・フロップ５１ないし５８の出力側
は、並列に接続されていて、別の１〕−７リツプ・フロ
ップ５９の入力側に接続されている。このフリップ・フ
ロップの出力側では、正しく配列された８ビツトの並列
なデータ語が取出し可能である。Ｄ−フリップ・フロッ
プ５１ないし５８は、１つの°゛イネーブル入力側を有
する所謂゛トライステートーフリップ・フロップ″であ
る。この入力側にａ応の信号が加わったときにのみ、Ｄ
−フリツノ・フロップに記憶されたデータが出力側に転
送される。従って入力側６１ないし６８に、データ語の
、クロック信号に対する一時的な配置関係を表わす信号
が供給される。実施例次第で、このことはＰＲＯＭ　　
ｉ　６（第２図）、第４図の回路の出力側２６または第
５図の回路の比較器４１ないし４８の出力側によって行
なわれる。

第７図は、本発明の方法を実施するために特に適してい
るピットクロックを再生する回路の１実施例を示す。ク
ロック再生の従来の回路では、２段階の原理が使用され
た。第１に、走行時間発振器またはスタートストップ発
振器による粗再生が行なわれる。その精度は、データ信
号におけるジャンプの数に依存している。従って予備修
正されたこのクロック信号は、比較的安定したクロック
信号との位相比較部に供給される。この第２の安定した
クロック信号は、周波数ないし位相が位相比較器の調整
電圧によって追従調整される制御可能な発振器から取出
される。以下説明する回路は、一段階の特性を有する。

位相比較は、補助発振器の中間回路なしに、クロック信
号とデータ信号との間で直接行なわれる。これにより従
来の回路に比べて回路コストが低減される。

第７図の回路においてγ１で示された端子に、第８図の
ａ）列に１例として示されているデータ信号が供給され
る。ビット周期は、ＴＢ　　で示されている。これら信
号は、遅延素子７２において、ビット周期の１／２のτ
だけ遅延される。

遅延された信号および遅延されない信号は、排他的ＯＲ
？＋−ドア３を介して位相比較器（ＮＡＮＤ回路７４）
の入力側に供給される。排他的ＯＲケゞ−ドア３の出力
側に、第８図ｂ）列に図示のパルスが現われる。これら
パルスはそれぞれ、データ信号の側縁によって始まり、
それからビット周期の１／２の経過後終了する。制御可
能な発振器１１は、Ｃ）列に図示されているミアンダ状
の電圧を送出する。このミアンダ状の電圧の、ｂ）列に
図示のパルスに関した位相位置に応じて位相比較器７４
の出力パルスのパルス幅が変化する。第７図においてこ
の位相比較器は、排他的ＯＲケゞ−トによって実現され
ている例が示されている。比較器の出力パルスを、Ｒｃ
素子１５．７６を用いて積分することによって、制御可
能な発振器１１に対する制御電圧が生じる。

第８図のＣ）列には、制御可能な発振器１１の出力電圧
の６つの異なった位相位置が図示されている。これら出
力電圧は、ｄ）列に図示の制御電圧を生せしめる。

第７図に図示の回路は更に別の特殊性を有する。即し発
振器１１の周波数を更に制御するために、Ｄ　／　Ａ変
換器１７が設けられている。本発明の方法により変換す
べき信号は、記録の再生によって得られるとき、クロッ
ク周波数が一定でない場合が多い。このことは例えば、
スローモーションおよびクイックモーション再生を備え
たテレビジョン磁気記録装置において生じる。さてＤＡ
　変換器７７には、調整設定された再生速度に依存しか
つその都度のクロック周波数に対して必要な発振器周波
数を含んでいるデジタル信号が供給される。

第１図、第２図および第６図の装置において、データ語
と、クロックないしデータ語に対して設けられている並
列な導線との間の正しい対応が多重切換スイッチの形式
によって行なうことができる一方、第９図にはＤ−７リ
ツプ・７０ツブ１２に並列に別のフリップ・フロップ１
２′が設けられている回路が図示されている。この別の
Ｄ−フリップ・フロツノ１２′は、クロック信号Ｔｗ　
から計数器１９を用いた遅延によって導出されるクロッ
ク信号Ｔ　Ｗ／によって制御される。遅延塵は、データ
語とクロック信号との間の対応の、設定値からの偏差−
即ｔ、）ＦＲＯＭ１６の出力信号に依存している。

計数器１６は、発振器１１　　の出力電圧によってクロ
ック制御される。ＦＲＯＭ　　１６の出力信号によって
、計数器は相応の数にセットされる。

クロック信号ＴＷ　　によって、逆方向計数過程が開始
される。零に達すると、クロック信号Ｔｗ′カフリツゾ
・フロップ１２′のクロック人力１ｆｆ！Ｉに送出され
る。それから、データ語のビットがその都度同時に出力
側に現われるとき、データはシフトレジスタ１３からト
ランスファされる。

それから第９図の回路の出力側８′に、データ信号が並
列表示において取出される。

【図面の簡単な説明】

第１図は、本発明の直列データの変換方法を実施するた
めの回路のブロック図であり、第２図は、同じく本発明
の方法を実施するための回路を多少詳しく示したブロッ
ク図であり、第３図（転）＝ニ日は仁＃≠札、同期語と
語クロックとの間の時間的対応例を示しており、第４図
は、第１図および第２図では極めて一般化して図示した
論理結合回路に対する別の実施例を示すブロック線図で
あり、第５図は、論理結合回路に対する別の実施例のブ
ロック線図であり、第６図はビットの、その都度のデー
タ語に対する対応を修正するための回路の実施例のブロ
ック線図であり、第７図は、クロックの再生するだめの
本発明の回路のブロック図であり、第８図初コ；＃は、
第７図の装置において生じる信号の電圧一時間ダイヤグ
ラムの波形図であり、第９図は、本発明の方法を実施す
るための別の回路のブロック図である。 ２・・・再生器、３・・・分周器、４．１３・・・直列
／並列変換器、５．１２．１２’、１４・・・一時メモ
リ、６・・・多重切換スイッチ、７．１６．２１゜２２
．２３・・・論理結合回路、１１・・・制御可能な発振
器、１９・・・計数器、４１〜４８・・・比較器、１８
．５１〜５８．５９・・・Ｄ−フリップ・フロップ、７
２．７３・・・パルス成形器、７４・・・相関回路、７
５．７６・・・積分回路。 一２４７− Ｄ　　　　　　Ｕ　　　　　　ｖ

Claims (1)

1. 【特許請求の範囲】 １、　それぞれある数のビットから成るデータ語および
   同期語を有する直列データ信号の変換方法において、 データ語の繰返し周波数に相応する周波数を有するが、
   データ語ないし同期語に対して時間的に固定対応されて
   いないクロック信号（ＴＷ）　　を導出し、該クロック
   信号を用いて直列／並列変換を行ない、かつ並列データ
   信号を一時記憶し、かつデータ信号の、クロック信号に
   対する時間的対応が、設定値と異なっているその分のビ
   ット周期の数を求めかつ並列データ信号を一時メモリか
   ら、並列信号線に同時に前身って決められた分配におい
   てその都度１つのデータ語に所属するビットが現われる
   ように、読出すことを特徴とする直列データ信号の変換
   方法。 ２、　クロック信号を、ビットクロックから分周によっ
   て導出する特許請求の範囲第１項記載の直列データ信号
   の変換方法。 ６、少な（とも２つのデータ語に相応する数のビットを
   記憶する特許請求の範囲第１項記載の直列データの変換
   方法。 ４、それぞれある数のビットから成るデータ語および同
   期語を有する直列データ信号の変換回路であって、制御
   可能な発振器（１１）が、直列データ信号のビットクロ
   ックと同期されており、分周器（３）が設けられており
   、該分周器が制御可能な発振器（１１）の周波数を、直
   列データ信号のデータ語のビットの数に相応する数で分
   周し、かつ制御可能な発振器（１１）の出力信号が、一
   時メモ！Ｊ（１２）に接続されている直列／並列変換器
   （１３）に供給され、前記分周器（３）の出方信号かに 一時メモリ（１４γ供給されかつ一時メモリ（１２）の
   出力側は論理結合回路（１６）に接続されており、該論
   理結合回路の出力側においてデータ信号ないし同期信号
   の、クロック信号に対する時間的対応と設定値との偏差
   に相応する信号が取出し可能であり、かつ該信号を多重
   切換スイッチ（６）の制御入力側に供給可能であるよっ
   てしたことを特徴とする直列信号の変換回路。 ５、論理結合回路（１６）は、１つまたは複数の読出し
   専用メモリ（’ＦＲＯＭ　）　　（１６，２１。 ２２．２３）から成る特許請求の範囲第４項記載の直列
   データの変換回路。 ６、　論理結合回路（１６）は、ｎ個の入力側を有する
   ものとし、たＷｌ、ｎをデータ語が、クロック信号に対
   して対応する可能性がある数プラスそれぞれのデータ語
   のビット数マイナス１と−する特許請求の範囲第４項記
   載の直列データの変換回路。 Ｚ　論理結合回路は、それぞれ、データ語のビットの数
   に相応する数のビットを、前取って決められた同期語と
   比較する複数の比較器（４１，・・・、４８）から成る
   特許請求の範囲第４項記載の直列データ変換回路。 ８、多重切換スイッチ（６）は、それぞれのデータ語の
   ビットの数に相応する数のＤ−フリップ・フロップ（５
   １，・・・、５８）から成り、該Ｄ−７リツプ・フロッ
   プはそれぞれ、複数のピットセルを有し、がっ該Ｄ−フ
   リップ・フロップの入力側は、同じピットセル数を有す
   る別のＤ−フリップ・フロップ（１８）の入力側および
   出力側に、各Ｄ−フリップ・フロップ（５１，・・・、
   ５８）の入力側にＪ順次、クロック信号に対してそれぞ
   れ１ビツトだけずらされて対応されているデータ語が加
   わるように接続されており、かっＤ−フリツノ・フロッ
   プの出力側は並列接続されておりがっＤ−フリップ・フ
   ロップのイネーブル入力側は、論理結合回路（１６）の
   出力側に接続されている特許請求の範囲第４項記載の直
   列データの変換回路−０ ９それぞれある数のビットから成るデータ語および同期
   語を有する直列データ信号の変換回路であって、制御可
   能な発振器（１１）が、直列データ信号のピットクロッ
   クによって同期され、分周器（３）が設けられており、
   該分周器が、制御可能な発振器の周波数を、直列データ
   信号のデータ語のビットの数に相応する数によって分周
   し、かつ制御可能な発振器（１１）の出力信号が一時メ
   モリ（１２）に接続されている直列／並列変換器（１３
   ）に供給され、分周器（３）の出力信号は、一時メモリ
   （１２）に供給されがク一時メモリ（１２，１４）の出
   力側は論理結合回路（１６）ＶＣ接続されており、該論
   理結合回路の出力側においてデータ信号ないし同期信号
   の、クロック信号に対する時間的対応と設定値との偏差
   に相応する信号が取出し可能であり、かつ更に直列／並
   列変換器（１３）の出力側に、別の一時メモ！Ｊ（１２
   ’）が接続されており、該一時メモリは、直列／並列変
   換器の出力側に現われる信号を、論理結合回路の出力信
   号に依存してクロック信号から導出されるクロック（Ｔ
   ｗ’　）　Ｋよって引受けるようにしたことを特徴とす
   る直列データの変換回路。