JPH06162669A - 同期符号抽出回路 - Google Patents
同期符号抽出回路Info
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- JPH06162669A JPH06162669A JP33803592A JP33803592A JPH06162669A JP H06162669 A JPH06162669 A JP H06162669A JP 33803592 A JP33803592 A JP 33803592A JP 33803592 A JP33803592 A JP 33803592A JP H06162669 A JPH06162669 A JP H06162669A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/10—Arrangements for initial synchronisation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/08—Speed or phase control by synchronisation signals the synchronisation signals recurring cyclically
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 パターン一致検出による同期符号の検出に検
出漏れや誤検出があっても、正しい同期符号を抽出す
る。 【構成】 バレルシフタ４により正規の並びにシフトさ
れたパラレルデータは第２のパターン一致回路５に入力
され、同期符号２バイトのパターンが検出される。そし
て、一致が検出されたタイミングでステートマシン８に
第１の同期パルスを出力し、かつゲート回路６に一致フ
ラグを出力する。ゲート回路６はステートマシン８がサ
ーチモードの時に開いて、フライホイールカウンタ７を
リセットする。フライホイールカウンタ７は同期符号の
周期を有する第２の同期パルスをステートマシン８に供
給する。ステートマシン８は第１の同期パルスと第２の
同期パルスの論理和を第３の同期パルスとして出力し、
かつそれらのタイミングの一致／不一致に応じて第３の
同期パルスの有効性を示す信号を出力する。
出漏れや誤検出があっても、正しい同期符号を抽出す
る。 【構成】 バレルシフタ４により正規の並びにシフトさ
れたパラレルデータは第２のパターン一致回路５に入力
され、同期符号２バイトのパターンが検出される。そし
て、一致が検出されたタイミングでステートマシン８に
第１の同期パルスを出力し、かつゲート回路６に一致フ
ラグを出力する。ゲート回路６はステートマシン８がサ
ーチモードの時に開いて、フライホイールカウンタ７を
リセットする。フライホイールカウンタ７は同期符号の
周期を有する第２の同期パルスをステートマシン８に供
給する。ステートマシン８は第１の同期パルスと第２の
同期パルスの論理和を第３の同期パルスとして出力し、
かつそれらのタイミングの一致／不一致に応じて第３の
同期パルスの有効性を示す信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル信号記録再
生装置等における同期符号の抽出回路に関するものであ
る。
生装置等における同期符号の抽出回路に関するものであ
る。
【０００２】
【従来の技術】従来、ディジタル信号記録再生装置とし
ては、ディジタルオーディオテープレコーダ（以下、Ｄ
ＡＴという）やディジタルビデオテープレコーダ（以
下、ディジタルＶＴＲという）が知られている。これら
のディジタル信号記録再生装置においては、ディジタル
信号に変換されたビデオ信号やオーディオ信号の所定長
ごとに同期符号、ＩＤ、誤り訂正符号等を付加し、シン
クブロックを構成して記録する。そして、再生時は同期
符号を検出してシンクブロックの先頭を判別し、誤り訂
正処理、ディジタル／アナログ変換処理等を行う。
ては、ディジタルオーディオテープレコーダ（以下、Ｄ
ＡＴという）やディジタルビデオテープレコーダ（以
下、ディジタルＶＴＲという）が知られている。これら
のディジタル信号記録再生装置においては、ディジタル
信号に変換されたビデオ信号やオーディオ信号の所定長
ごとに同期符号、ＩＤ、誤り訂正符号等を付加し、シン
クブロックを構成して記録する。そして、再生時は同期
符号を検出してシンクブロックの先頭を判別し、誤り訂
正処理、ディジタル／アナログ変換処理等を行う。
【０００３】同期符号を検出する方法として、ＤＡＴに
おいては、同期符号を構成する１バイトのパターンの一
致と単純パリティのチェックのみで、同期符号の抽出を
行なっている。
おいては、同期符号を構成する１バイトのパターンの一
致と単純パリティのチェックのみで、同期符号の抽出を
行なっている。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うなパターンの一致と単純パリティのチェックのみで同
期符号の抽出を行う方法では、検出漏れや誤検出のがあ
った時に正しい同期符号を抽出できないという問題点を
あった。本発明は、このような問題点を解決するために
なされたもので、同期符号の検出漏れや誤検出があって
も正しい同期符号を抽出することのできる同期符号抽出
回路を提供することを目的とする。
うなパターンの一致と単純パリティのチェックのみで同
期符号の抽出を行う方法では、検出漏れや誤検出のがあ
った時に正しい同期符号を抽出できないという問題点を
あった。本発明は、このような問題点を解決するために
なされたもので、同期符号の検出漏れや誤検出があって
も正しい同期符号を抽出することのできる同期符号抽出
回路を提供することを目的とする。
【０００５】また、本発明は、ディジタルＶＴＲの変速
再生時や高速サーチ時等、再生信号のＳ／Ｎが悪い時で
も、同期符号の検出漏れの少ない同期符号抽出回路を提
供することを目的とする。
再生時や高速サーチ時等、再生信号のＳ／Ｎが悪い時で
も、同期符号の検出漏れの少ない同期符号抽出回路を提
供することを目的とする。
【０００６】
【課題を解決するための手段】前記問題点を解決するた
めに、本願第１発明は、ディジタルＶＴＲの再生データ
等から同期符号を抽出する回路において、入力されたデ
ィジタルデータから所定ビットの同期符号を検出する第
１の回路と、第１の回路の出力によりリセット可能に構
成され、かつ前記同期符号の周期で出力を発生する第２
の回路と、第１の回路の出力と第２の回路の出力の論理
和を同期符号として出力すると共に、第１の回路の出力
と前記第２の回路の出力とのタイミングの一致／不一致
により状態が変化する第３の回路とを設けたものであ
る。
めに、本願第１発明は、ディジタルＶＴＲの再生データ
等から同期符号を抽出する回路において、入力されたデ
ィジタルデータから所定ビットの同期符号を検出する第
１の回路と、第１の回路の出力によりリセット可能に構
成され、かつ前記同期符号の周期で出力を発生する第２
の回路と、第１の回路の出力と第２の回路の出力の論理
和を同期符号として出力すると共に、第１の回路の出力
と前記第２の回路の出力とのタイミングの一致／不一致
により状態が変化する第３の回路とを設けたものであ
る。
【０００７】また、本願第２発明は、第３の回路がその
状態に基づいて同期符号の有効性を示す信号を出力する
ように構成した。さらに、本願第３発明は、第３の回路
の状態に応じて第１の回路における同期符号検出時の許
容ビット数を設定するように構成した。そして、本願第
４発明は、同期符号が２バイトで構成さており、かつ入
力されたディジタルデータから同期符号の１バイトを検
出する第４の回路を備え、第４の回路により同期符号の
１バイトを検出し、さらに第１の回路により同期符号の
２バイトを検出するように構成した。
状態に基づいて同期符号の有効性を示す信号を出力する
ように構成した。さらに、本願第３発明は、第３の回路
の状態に応じて第１の回路における同期符号検出時の許
容ビット数を設定するように構成した。そして、本願第
４発明は、同期符号が２バイトで構成さており、かつ入
力されたディジタルデータから同期符号の１バイトを検
出する第４の回路を備え、第４の回路により同期符号の
１バイトを検出し、さらに第１の回路により同期符号の
２バイトを検出するように構成した。
【０００８】
【作用】本願第１発明によれば、第２の回路は同期符号
の周期で出力を発生するので、第１の回路が同期符号を
検出して第２の回路をリセットした後は、第１の回路に
おいて同期符号の検出漏れや誤検出があっても、第３の
回路から同期符号が出力される。また、本願第２発明に
よれば、第３の回路の状態に基づいて、第３の回路が出
力する同期符号の有効性を示す信号を出力する。この信
号は、例えば第１の回路が同期符号を１個検出し、次に
第２の回路の出力と一致するタイミングで同期符号を検
出した時にハイレベルになり、同期符号が２個続けて抜
けた時にローレベルになる。
の周期で出力を発生するので、第１の回路が同期符号を
検出して第２の回路をリセットした後は、第１の回路に
おいて同期符号の検出漏れや誤検出があっても、第３の
回路から同期符号が出力される。また、本願第２発明に
よれば、第３の回路の状態に基づいて、第３の回路が出
力する同期符号の有効性を示す信号を出力する。この信
号は、例えば第１の回路が同期符号を１個検出し、次に
第２の回路の出力と一致するタイミングで同期符号を検
出した時にハイレベルになり、同期符号が２個続けて抜
けた時にローレベルになる。
【０００９】さらに、本願第３発明によれば、例えばデ
ィジタルＶＴＲの変速再生時や高速サーチ時には、第１
の回路が同期符号を１個検出し、次に第２の回路の出力
と一致するタイミングで同期符号を検出した時は、第１
の回路が同期パターンの完全な一致を検出しなくても、
同期符号を検出したものとする。そして、本願第４発明
によれば、第４の回路が同期符号の１バイトを検出し、
さらに第１の回路が同期符号の２バイトを検出するの
で、同期符号の検出精度を高くすることができる。
ィジタルＶＴＲの変速再生時や高速サーチ時には、第１
の回路が同期符号を１個検出し、次に第２の回路の出力
と一致するタイミングで同期符号を検出した時は、第１
の回路が同期パターンの完全な一致を検出しなくても、
同期符号を検出したものとする。そして、本願第４発明
によれば、第４の回路が同期符号の１バイトを検出し、
さらに第１の回路が同期符号の２バイトを検出するの
で、同期符号の検出精度を高くすることができる。
【００１０】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。 （第１実施例）図１は本発明の第１実施例による同期符
号抽出回路の構成を示すブロック図である。端子１から
入力されたシリアルデータはシリアル／パラレル変換回
路２によりシリアルデータの８ビットごとに区切られ、
８ビットのパラレルデータに変換される。
ながら詳細に説明する。 （第１実施例）図１は本発明の第１実施例による同期符
号抽出回路の構成を示すブロック図である。端子１から
入力されたシリアルデータはシリアル／パラレル変換回
路２によりシリアルデータの８ビットごとに区切られ、
８ビットのパラレルデータに変換される。
【００１１】８ビットのパラレルデータは第１のパター
ン一致回路３に入力される。第１のパターン一致回路３
は、２バイトの同期符号の先頭の１バイトのパターン及
びそれをビット単位でずらした７個のパターンと入力さ
れた８ビットのパラレルデータとを比較し、入力された
８ビットのパラレルデータ中の同期符号の先頭の１バイ
トが何ビットずれて区切られたのか検出する。そして、
このずれ量に相当する制御信号をバレルシフタ４に供給
して、ここで８ビットのパラレル信号を正規の並びにシ
フトする。
ン一致回路３に入力される。第１のパターン一致回路３
は、２バイトの同期符号の先頭の１バイトのパターン及
びそれをビット単位でずらした７個のパターンと入力さ
れた８ビットのパラレルデータとを比較し、入力された
８ビットのパラレルデータ中の同期符号の先頭の１バイ
トが何ビットずれて区切られたのか検出する。そして、
このずれ量に相当する制御信号をバレルシフタ４に供給
して、ここで８ビットのパラレル信号を正規の並びにシ
フトする。
【００１２】正規の並びにシフトされたパラレルデータ
は、第２のパターン一致回路５に入力される。第２のパ
ターン一致回路５では、入力されたデータ中の同期符号
２バイトのパターンの一致が検出される。そして、一致
が検出されたタイミングでステートマシン７に第１の同
期パルスＳＹＮＣ１を供給する。また、ゲート回路６に
一致フラグを出力する。ゲート回路６はステートマシン
８がサーチモードにいる時に開き、一致フラグをフライ
ホイールカウンタ７に供給してリセットする。
は、第２のパターン一致回路５に入力される。第２のパ
ターン一致回路５では、入力されたデータ中の同期符号
２バイトのパターンの一致が検出される。そして、一致
が検出されたタイミングでステートマシン７に第１の同
期パルスＳＹＮＣ１を供給する。また、ゲート回路６に
一致フラグを出力する。ゲート回路６はステートマシン
８がサーチモードにいる時に開き、一致フラグをフライ
ホイールカウンタ７に供給してリセットする。
【００１３】フライホイールカウンタ７は、１シンクブ
ロックの周期で動作するカウンタであり、かつ前記した
ようにゲート回路６の出力によりリセットされる。そし
て、第２の同期パルスＳＹＮＣ２を出力する。ステート
マシン８は、フライホイールカウンタ７が出力した第２
の同期パルスＳＹＮＣ２と第２のパターン一致回路５が
出力した第１の同期パルスＳＹＮＣ１の論理和を第３の
同期パルスＳＹＮＣ３として端子９から出力すると共
に、データの有効性を示す信号（以下、データイネーブ
ル信号という）Ｄ−ＥＮを端子１０から出力する。ま
た、サーチモードの時に、ゲート回路６を開くための制
御信号を出力する。
ロックの周期で動作するカウンタであり、かつ前記した
ようにゲート回路６の出力によりリセットされる。そし
て、第２の同期パルスＳＹＮＣ２を出力する。ステート
マシン８は、フライホイールカウンタ７が出力した第２
の同期パルスＳＹＮＣ２と第２のパターン一致回路５が
出力した第１の同期パルスＳＹＮＣ１の論理和を第３の
同期パルスＳＹＮＣ３として端子９から出力すると共
に、データの有効性を示す信号（以下、データイネーブ
ル信号という）Ｄ−ＥＮを端子１０から出力する。ま
た、サーチモードの時に、ゲート回路６を開くための制
御信号を出力する。
【００１４】ステートマシンは、サーチモード、ベリフ
ァイモード、ホールドモード、プリアラームモードの４
個の状態を持っている。図２はこれらの状態の相互関係
を示す状態遷移図である。サーチモードでは、第２のパ
ターン一致回路５でパターンの一致が検出され、第１の
同期パルスＳＹＮＣ１が入力されると、ベリファイモー
ドに移行する。パターンの一致が検出されず、第１の同
期パルスＳＹＮＣ１が入力されない時は、サーチモード
に留まる。
ァイモード、ホールドモード、プリアラームモードの４
個の状態を持っている。図２はこれらの状態の相互関係
を示す状態遷移図である。サーチモードでは、第２のパ
ターン一致回路５でパターンの一致が検出され、第１の
同期パルスＳＹＮＣ１が入力されると、ベリファイモー
ドに移行する。パターンの一致が検出されず、第１の同
期パルスＳＹＮＣ１が入力されない時は、サーチモード
に留まる。
【００１５】ベリファイモードでは、フライホイールカ
ウンタ７から出力される第２の同期パルスＳＹＮＣ２と
第２のパターン一致回路５から出力される第１の同期パ
ルスＳＹＮＣ１のタイミングが一致した時は、ホールド
モードに移行する。また、一致しない時は、サーチモー
ドに移行する。ホールドモードでは、フライホイールカ
ウンタ７から出力される第２の同期パルスＳＹＮＣ２と
第２のパターン一致回路５から出力される第１の同期パ
ルスＳＹＮＣ１のタイミングが一致した時は、ホールド
モードに留まる。また、一致しない時は、プリアラーム
モードに移行する。
ウンタ７から出力される第２の同期パルスＳＹＮＣ２と
第２のパターン一致回路５から出力される第１の同期パ
ルスＳＹＮＣ１のタイミングが一致した時は、ホールド
モードに移行する。また、一致しない時は、サーチモー
ドに移行する。ホールドモードでは、フライホイールカ
ウンタ７から出力される第２の同期パルスＳＹＮＣ２と
第２のパターン一致回路５から出力される第１の同期パ
ルスＳＹＮＣ１のタイミングが一致した時は、ホールド
モードに留まる。また、一致しない時は、プリアラーム
モードに移行する。
【００１６】プリアラームモードでは、フライホイール
カウンタ７から出力される第２の同期パルスＳＹＮＣ２
と第２のパターン一致回路５から出力される第１の同期
パルスＳＹＮＣ１のタイミングが一致した時は、ホール
ドモードに移行する。また、一致しない時は、サーチモ
ードに移行する。
カウンタ７から出力される第２の同期パルスＳＹＮＣ２
と第２のパターン一致回路５から出力される第１の同期
パルスＳＹＮＣ１のタイミングが一致した時は、ホール
ドモードに移行する。また、一致しない時は、サーチモ
ードに移行する。
【００１７】図３は本発明の第１実施例による同期符号
抽出回路のエラーのない時の動作タイミングチャートで
あり、図４はエラーのある時の動作タイミングチャート
である。まず、図１〜図３を参照しながらエラーのない
時の動作を説明する。ここでは、図３（ａ）に示されて
いるように、５シクブロックのデータが２個間欠的に入
力された場合を考える。
抽出回路のエラーのない時の動作タイミングチャートで
あり、図４はエラーのある時の動作タイミングチャート
である。まず、図１〜図３を参照しながらエラーのない
時の動作を説明する。ここでは、図３（ａ）に示されて
いるように、５シクブロックのデータが２個間欠的に入
力された場合を考える。
【００１８】入力データはシリアル／パラレル変換器２
により８ビットのパラレルデータに変換され、第１のパ
ターン一致回路３とバレルシフタ４に入力される。バレ
ルシフタ４に入力されたパラレルデータは、第１のパタ
ーン一致回路３により検出された同期符号のずれ量に応
じて正規の並びにシフトされ、第２のパターン一致回路
５に入力される。
により８ビットのパラレルデータに変換され、第１のパ
ターン一致回路３とバレルシフタ４に入力される。バレ
ルシフタ４に入力されたパラレルデータは、第１のパタ
ーン一致回路３により検出された同期符号のずれ量に応
じて正規の並びにシフトされ、第２のパターン一致回路
５に入力される。
【００１９】第２のパターン一致回路５おいて、入力さ
れたパラレルデータ中の同期符号２バイトのパターンの
一致を検出し、ステートマシン８に図２（ｂ）に示され
ている第１の同期パルスＳＹＮＣ１を供給する。また、
図３（ｄ）に示されているステートがサーチモード
（Ｓ）である時は、フライホイールカウンタ７をリセッ
トする。ここでは、図３（ｂ）の１個目と６個目の第１
の同期パルスＳＹＮＣ１のタイミングでフライホイール
カウンタ７をリセットする。この時、ステートマシン８
はサーチモード（Ｓ）からベリファイモード（Ｖ）に移
行する。
れたパラレルデータ中の同期符号２バイトのパターンの
一致を検出し、ステートマシン８に図２（ｂ）に示され
ている第１の同期パルスＳＹＮＣ１を供給する。また、
図３（ｄ）に示されているステートがサーチモード
（Ｓ）である時は、フライホイールカウンタ７をリセッ
トする。ここでは、図３（ｂ）の１個目と６個目の第１
の同期パルスＳＹＮＣ１のタイミングでフライホイール
カウンタ７をリセットする。この時、ステートマシン８
はサーチモード（Ｓ）からベリファイモード（Ｖ）に移
行する。
【００２０】フライホイールカウンタ７は、図３（ｃ）
に示されている第２の同期パルスＳＹＮＣ２を出力す
る。第２の同期パルスＳＹＮＣ２は、第２のパターン一
致回路５の出力によりリセットされると、それ以後は第
１の同期パルスＳＹＮＣ１とタイミングが一致する。ス
テートマシン８は、第１の同期パルスＳＹＮＣ１と第２
の同期パルスＳＹＮＣ２の論理和を第２の同期パルスＳ
ＹＮＣ３として出力する。ただし、図３（ｅ）に示され
ているように、ステートマシン８における処理時間遅延
されて出力される（図ではシンクブロック間隔の３／４
遅延されたものとして記載したが、実際は数クロック程
度である）。
に示されている第２の同期パルスＳＹＮＣ２を出力す
る。第２の同期パルスＳＹＮＣ２は、第２のパターン一
致回路５の出力によりリセットされると、それ以後は第
１の同期パルスＳＹＮＣ１とタイミングが一致する。ス
テートマシン８は、第１の同期パルスＳＹＮＣ１と第２
の同期パルスＳＹＮＣ２の論理和を第２の同期パルスＳ
ＹＮＣ３として出力する。ただし、図３（ｅ）に示され
ているように、ステートマシン８における処理時間遅延
されて出力される（図ではシンクブロック間隔の３／４
遅延されたものとして記載したが、実際は数クロック程
度である）。
【００２１】次に、図３（ｈ）に示されているデータイ
ネーブル信号Ｄ−ＥＮについて説明する。データイネー
ブル信号Ｄ−ＥＮは下記の論理式で表わされる。 Ｄ−ＥＮ＝Ｈ２＋（Ｈ１×Ｖ２）＋（Ｈ１×Ｐ２） ここで、Ｈ、Ｖ、Ｐはそれぞれホールドモード、ベリフ
ァイモード、プリアラームモードを示す。また、数字１
は状態１を表し、図３（ｆ）に示されているように、図
３（ｄ）に示されている状態における各モードを第３の
同期パルスＳＹＮＣ３のタイミングでラッチした状態で
ある。さらに、数字２は状態２を表し、図３（ｇ）に示
されているように、図３（ｆ）に示されている状態１を
１シンクブロック時間遅延した状態である。
ネーブル信号Ｄ−ＥＮについて説明する。データイネー
ブル信号Ｄ−ＥＮは下記の論理式で表わされる。 Ｄ−ＥＮ＝Ｈ２＋（Ｈ１×Ｖ２）＋（Ｈ１×Ｐ２） ここで、Ｈ、Ｖ、Ｐはそれぞれホールドモード、ベリフ
ァイモード、プリアラームモードを示す。また、数字１
は状態１を表し、図３（ｆ）に示されているように、図
３（ｄ）に示されている状態における各モードを第３の
同期パルスＳＹＮＣ３のタイミングでラッチした状態で
ある。さらに、数字２は状態２を表し、図３（ｇ）に示
されているように、図３（ｆ）に示されている状態１を
１シンクブロック時間遅延した状態である。
【００２２】データイネーブル信号Ｄ−ＥＮは、この期
間にステートマシン８から出力される第３の同期パルス
ＳＹＮＣ３が有効であることを示す。図３（ｈ）から分
かるように、データイネーブル信号Ｄ−ＥＮはステート
マシン８の状態がホールドモードになった後、すなわち
第１の同期パルスＳＹＮＣ１が１個検出され、次に第２
の同期パルスＳＹＮＣ２と一致するタイミングで検出さ
れた時にハイレベルになる。そして、ステートマシン８
がプリアラームモードを経てサーチモードになった後、
すなわち第１の同期パルスＳＹＮＣ１が２個続けて抜け
た時にローレベルになる。出力データは、図３（ｉ）に
示されているように、データイネーブル信号Ｄ−ＥＮの
タイミングに合うように遅延される（遅延手段は図示を
省略）。
間にステートマシン８から出力される第３の同期パルス
ＳＹＮＣ３が有効であることを示す。図３（ｈ）から分
かるように、データイネーブル信号Ｄ−ＥＮはステート
マシン８の状態がホールドモードになった後、すなわち
第１の同期パルスＳＹＮＣ１が１個検出され、次に第２
の同期パルスＳＹＮＣ２と一致するタイミングで検出さ
れた時にハイレベルになる。そして、ステートマシン８
がプリアラームモードを経てサーチモードになった後、
すなわち第１の同期パルスＳＹＮＣ１が２個続けて抜け
た時にローレベルになる。出力データは、図３（ｉ）に
示されているように、データイネーブル信号Ｄ−ＥＮの
タイミングに合うように遅延される（遅延手段は図示を
省略）。
【００２３】次に、図４を参照しながらエラーのある時
の動作を説明するが、図３と重複する部分は説明を省略
する。ここでは、図４（ａ）に示されているように、１
１シンクブロックのデータが入力された場合を考える。
図４（ｂ）に示されているように、５個目の同期符号を
検出していないが、この時ステートマシン８はホールド
モードであるため、データイネーブル信号はハイレベル
てある。また、８個目のシンクブロックで同期符号を誤
検出しているが、これが第３の同期パルスＳＹＮＣ３と
して出力されることはない。
の動作を説明するが、図３と重複する部分は説明を省略
する。ここでは、図４（ａ）に示されているように、１
１シンクブロックのデータが入力された場合を考える。
図４（ｂ）に示されているように、５個目の同期符号を
検出していないが、この時ステートマシン８はホールド
モードであるため、データイネーブル信号はハイレベル
てある。また、８個目のシンクブロックで同期符号を誤
検出しているが、これが第３の同期パルスＳＹＮＣ３と
して出力されることはない。
【００２４】（第２実施例）図５は本発明の第２実施例
による同期符号抽出回路の構成を示すブロック図であ
る。ここで、図１と同一の部分には同一の番号を付し、
その説明をを省略する。本実施例は、ステートマシン８
の状態を第２のパターン一致回路５に供給し、この状態
に応じてパターンが一致したと判定する許容ビット数を
設定する点が特徴である。
による同期符号抽出回路の構成を示すブロック図であ
る。ここで、図１と同一の部分には同一の番号を付し、
その説明をを省略する。本実施例は、ステートマシン８
の状態を第２のパターン一致回路５に供給し、この状態
に応じてパターンが一致したと判定する許容ビット数を
設定する点が特徴である。
【００２５】例えば、ステートマシン８がホールドモー
ドにある時は、第２のパターン一致回路５において２バ
イト、すなわち１６ビット全部が一致せず、２〜３ビッ
トが一致しない場合でも一致したものとして第２の同期
パルスＳＹＮＣ２を出力する。ステートマシン８がベリ
ファイモード又はプリアラームモードにある時は、１６
ビット中１ビットが一致しない場合でも一致したものと
して第２の同期パルスＳＹＮＣ２を出力してもよい。
ドにある時は、第２のパターン一致回路５において２バ
イト、すなわち１６ビット全部が一致せず、２〜３ビッ
トが一致しない場合でも一致したものとして第２の同期
パルスＳＹＮＣ２を出力する。ステートマシン８がベリ
ファイモード又はプリアラームモードにある時は、１６
ビット中１ビットが一致しない場合でも一致したものと
して第２の同期パルスＳＹＮＣ２を出力してもよい。
【００２６】本実施例は、特にディジタルＶＴＲの変速
再生時、高速サーチ時等の再生信号のＳ／Ｎが悪い場合
に有効である。すなわち、再生信号のＳ／Ｎが悪い場
合、第１実施例では第２のパターン一致回路５での第１
の同期パルスＳＹＮＣ１の発生頻度が極端に悪くなる恐
れがある。ステートマシン８はこの第１の同期パルスＳ
ＹＮＣ１とフライホイールカウンタ７が出力する第２の
同期パルスＳＹＮＣ２とを比較して動くものであるか
ら、第１の同期パルスＳＹＮＣ１来なくなるとサーチモ
ードに移行し、結果としてデータイネーブル信号Ｄ−Ｅ
Ｎが出なくなってしまう。これに対して、本実施例で
は、誤りがあっても第１の同期パルスＳＹＮＣ１を発生
するように構成することによりそれを防ぐことができ
る。したがって、例えばマイコン（図示せず）によりデ
ィジタルＶＴＲが変速再生モード又は高速サーチモード
に設定されたことを検出し、ステートマシン８の状態を
第２のパターン一致回路５に供給するように制御するこ
とが適当である。
再生時、高速サーチ時等の再生信号のＳ／Ｎが悪い場合
に有効である。すなわち、再生信号のＳ／Ｎが悪い場
合、第１実施例では第２のパターン一致回路５での第１
の同期パルスＳＹＮＣ１の発生頻度が極端に悪くなる恐
れがある。ステートマシン８はこの第１の同期パルスＳ
ＹＮＣ１とフライホイールカウンタ７が出力する第２の
同期パルスＳＹＮＣ２とを比較して動くものであるか
ら、第１の同期パルスＳＹＮＣ１来なくなるとサーチモ
ードに移行し、結果としてデータイネーブル信号Ｄ−Ｅ
Ｎが出なくなってしまう。これに対して、本実施例で
は、誤りがあっても第１の同期パルスＳＹＮＣ１を発生
するように構成することによりそれを防ぐことができ
る。したがって、例えばマイコン（図示せず）によりデ
ィジタルＶＴＲが変速再生モード又は高速サーチモード
に設定されたことを検出し、ステートマシン８の状態を
第２のパターン一致回路５に供給するように制御するこ
とが適当である。
【００２７】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。例えば、第１及び第２実施例では、第１のパターン
一致回路で１バイトの同期符号を検出し、次に第２のパ
ターン一致回路で２バイトの同期符号を検出する、すな
わち２段階の検出を行っているが、第２のパターン一致
回路のみによる検出でもよい。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。例えば、第１及び第２実施例では、第１のパターン
一致回路で１バイトの同期符号を検出し、次に第２のパ
ターン一致回路で２バイトの同期符号を検出する、すな
わち２段階の検出を行っているが、第２のパターン一致
回路のみによる検出でもよい。
【００２８】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、同期符号の検出漏れや誤検出があっても、正し
い同期符号とデータイネーブル信号を出力することがで
きる。また、ディジタルＶＴＲの変速再生時や高速サー
チ時等、再生信号のＳ／Ｎが悪い時でも、同期符号の検
出漏れを低減することができる。さらに、精度の高い同
期符号抽出が実現できる。
よれば、同期符号の検出漏れや誤検出があっても、正し
い同期符号とデータイネーブル信号を出力することがで
きる。また、ディジタルＶＴＲの変速再生時や高速サー
チ時等、再生信号のＳ／Ｎが悪い時でも、同期符号の検
出漏れを低減することができる。さらに、精度の高い同
期符号抽出が実現できる。
【図１】本発明の第１実施例による同期符号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の第１実施例におけるステートマシンの
状態遷移図である。
状態遷移図である。
【図３】本発明の第１実施例による同期符号抽出回路の
エラーのない時の動作タイミングチャートである。
エラーのない時の動作タイミングチャートである。
【図４】本発明の第１実施例による同期符号抽出回路の
エラーのある時の動作タイミングチャートである。
エラーのある時の動作タイミングチャートである。
【図５】本発明の第２実施例による同期符号抽出回路の
構成を示すブロック図である。
構成を示すブロック図である。
３…第１のパターン一致回路、５…第２のパターン一致
回路、７…フライホイールカウンタ、８…ステートマシ
ン
回路、７…フライホイールカウンタ、８…ステートマシ
ン
Claims (4)
- 【請求項１】 入力されたディジタルデータから所定ビ
ットの同期符号を検出する第１の回路と、 該第１の回路の出力によりリセット可能に構成され、か
つ前記同期符号の周期で出力を発生する第２の回路と、 該第１の回路の出力と前記第２の回路の手段の論理和を
同期符号として出力すると共に、前記第１の回路の出力
と前記第２の回路の出力とのタイミングの一致／不一致
により状態が変化する第３の回路とを備えることを特徴
とする同期符号抽出回路。 - 【請求項２】 第３の回路が、その状態に基づいて同期
符号の有効性を示す信号を出力することを特徴とする請
求項１記載の同期符号抽出回路。 - 【請求項３】 第３の回路の状態に応じて、第１の回路
における同期符号検出時の許容ビット数を設定すること
を特徴とする請求項１又は２記載の同期符号抽出回路。 - 【請求項４】 同期符号が２バイトで構成さており、か
つ入力されたディジタルデータから同期符号の１バイト
を検出する第４の回路を備え、該第４の回路により同期
符号の１バイトを検出し、さらに第１の回路により同期
符号の２バイトを検出することを特徴とする請求項１、
２又は３記載の同期符号抽出回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33803592A JP3306938B2 (ja) | 1992-11-25 | 1992-11-25 | 同期符号抽出回路 |
| US08/155,291 US5523856A (en) | 1992-11-25 | 1993-11-22 | Synchronizing signal detecting and error-correcting apparatus |
| EP93118924A EP0599290B1 (en) | 1992-11-25 | 1993-11-24 | Synchronizing signal extracting apparatus |
| DE69328760T DE69328760T2 (de) | 1992-11-25 | 1993-11-24 | Gerät zum Extrahieren eines Synchronisierungssignals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33803592A JP3306938B2 (ja) | 1992-11-25 | 1992-11-25 | 同期符号抽出回路 |
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| Publication Number | Publication Date |
|---|---|
| JPH06162669A true JPH06162669A (ja) | 1994-06-10 |
| JP3306938B2 JP3306938B2 (ja) | 2002-07-24 |
Family
ID=18314321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33803592A Expired - Fee Related JP3306938B2 (ja) | 1992-11-25 | 1992-11-25 | 同期符号抽出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5523856A (ja) |
| EP (1) | EP0599290B1 (ja) |
| JP (1) | JP3306938B2 (ja) |
| DE (1) | DE69328760T2 (ja) |
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|---|---|---|---|---|
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| KR0127222B1 (ko) * | 1994-09-28 | 1998-04-03 | 구자홍 | 디지탈브이씨알의 식별코드 처리회로 |
| KR0147110B1 (ko) * | 1995-02-23 | 1998-10-15 | 구자홍 | 디브이씨알의 동기신호검출장치 |
| KR0148181B1 (ko) * | 1995-03-31 | 1998-10-15 | 김광호 | 디지탈 기록재생시스템의 가변적 동기패턴검출장치 및 방법 |
| US6098100A (en) * | 1998-06-08 | 2000-08-01 | Silicon Integrated Systems Corp. | Method and apparatus for detecting a wake packet issued by a network device to a sleeping node |
| US7012981B2 (en) * | 2001-04-17 | 2006-03-14 | Cyntrust Communications, Inc. | Method and apparatus for improving data frame synchronization in a low SNR environment |
| JP3760902B2 (ja) * | 2002-08-06 | 2006-03-29 | ソニー株式会社 | ディスク再生装置とディスク再生方法 |
| KR100721335B1 (ko) * | 2006-12-13 | 2007-05-25 | (주)이노스 | Ｔｄｄ 시스템에 사용되는 동기추출회로 및 동기신호를추출하는 방법 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4024571A (en) * | 1975-08-14 | 1977-05-17 | Rca Corporation | Synchronizing system employing burst crossover detection |
| JPS5485679A (en) * | 1977-12-20 | 1979-07-07 | Canon Inc | Wafer aligning unit |
| JPS5750021A (en) * | 1980-09-09 | 1982-03-24 | Victor Co Of Japan Ltd | Periodic signal detector |
| GB2089178B (en) * | 1980-11-18 | 1984-07-04 | Sony Corp | Digital signal processing |
| US4418364A (en) * | 1981-09-28 | 1983-11-29 | Rca Corporation | Video player apparatus having caption generator |
| US4541104A (en) * | 1982-06-10 | 1985-09-10 | Nec Corporation | Framing circuit for digital system |
| US4639792A (en) * | 1982-10-21 | 1987-01-27 | The Stypher Corporation | Apparatus for decoding video address code signals |
| JPH0760574B2 (ja) * | 1984-03-26 | 1995-06-28 | 株式会社日立製作所 | 光デイスク装置のセクタ開始信号発生回路 |
| US4769704A (en) * | 1985-06-04 | 1988-09-06 | Matsushita Electric Industrial Co., Ltd. | Synchronization signal generator |
| US4924447A (en) * | 1986-02-07 | 1990-05-08 | Sharp Kabushiki Kaisha | Optical memory device for recording, reproducing or erasing information onto a recording medium, including a recorded region detecting circuit. |
| GB2187366B (en) * | 1986-02-27 | 1989-11-08 | Sony Corp | Synchronizing signal decoding |
| GB8609499D0 (en) * | 1986-04-18 | 1986-05-21 | Gen Electric Co Plc | Digital transmission system |
| JPH02308424A (ja) * | 1989-05-24 | 1990-12-21 | Sony Corp | ピットパターンの検出方法 |
| US5229893A (en) * | 1989-05-31 | 1993-07-20 | Bts Broadcast Television Systems Gmbh | Circuit apparatus for deriving synchronizing pulses from playbacks of a video tape recording |
| JP2747077B2 (ja) * | 1990-02-22 | 1998-05-06 | 株式会社東芝 | フレーム同期回路 |
| ES2104629T3 (es) * | 1990-04-21 | 1997-10-16 | Sel Alcatel Ag | Metodo de sincronizacion para sistemas sdh y metodo y circuito para reconocer diversas estructuras de datos. |
| JPH04132431A (ja) * | 1990-09-25 | 1992-05-06 | Canon Inc | Ｒｅｓｙｎｃ検出回路 |
| JPH04134670A (ja) * | 1990-09-25 | 1992-05-08 | Olympus Optical Co Ltd | データ記録再生装置 |
-
1992
- 1992-11-25 JP JP33803592A patent/JP3306938B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-22 US US08/155,291 patent/US5523856A/en not_active Expired - Lifetime
- 1993-11-24 EP EP93118924A patent/EP0599290B1/en not_active Expired - Lifetime
- 1993-11-24 DE DE69328760T patent/DE69328760T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0599290B1 (en) | 2000-05-31 |
| DE69328760T2 (de) | 2000-12-28 |
| DE69328760D1 (de) | 2000-07-06 |
| JP3306938B2 (ja) | 2002-07-24 |
| US5523856A (en) | 1996-06-04 |
| EP0599290A1 (en) | 1994-06-01 |
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