JP2747077B2 - フレーム同期回路 - Google Patents
フレーム同期回路Info
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- JP2747077B2 JP2747077B2 JP2039857A JP3985790A JP2747077B2 JP 2747077 B2 JP2747077 B2 JP 2747077B2 JP 2039857 A JP2039857 A JP 2039857A JP 3985790 A JP3985790 A JP 3985790A JP 2747077 B2 JP2747077 B2 JP 2747077B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は受信データに同期したタイミング信号を発
生するためのフレーム同期回路に係り、特に高速度動作
と同期確立時間の短縮のために、複数の同期符号検出器
を用いて同期復帰処理を行うものに関する。
生するためのフレーム同期回路に係り、特に高速度動作
と同期確立時間の短縮のために、複数の同期符号検出器
を用いて同期復帰処理を行うものに関する。
（従来の技術） フレーム同期回路では同期確立時間の短縮が重要な課
題であり、従来より種々の方式が提案されている。同期
確立時間を短縮できる代表的な方式としては、即時シフ
ト方式が知られている。これは受信データ中のフレーム
同期符号と受信側で発生したフレームパルスを比較し、
両者の位相が不一致の場合にはフレームパルス発生用の
カウンタのクロックを停止する等の操作により、両者の
相対位相を即時にシフトして次のタイムスロットで同様
の比較を行う方式である。しかし、この方式は同期検
出、位相比較、位相シフトの一連の動作を１タイムスロ
ット以内に行う必要があるため、扱うデータの伝送速度
が数百メガビット以上の高速になると、論理素子の遅延
時間の制限から実現が難しくなるという問題を有する。
題であり、従来より種々の方式が提案されている。同期
確立時間を短縮できる代表的な方式としては、即時シフ
ト方式が知られている。これは受信データ中のフレーム
同期符号と受信側で発生したフレームパルスを比較し、
両者の位相が不一致の場合にはフレームパルス発生用の
カウンタのクロックを停止する等の操作により、両者の
相対位相を即時にシフトして次のタイムスロットで同様
の比較を行う方式である。しかし、この方式は同期検
出、位相比較、位相シフトの一連の動作を１タイムスロ
ット以内に行う必要があるため、扱うデータの伝送速度
が数百メガビット以上の高速になると、論理素子の遅延
時間の制限から実現が難しくなるという問題を有する。
このような問題を解決し、同期確立時間の短縮と高速
動作を実現する方法としては、例えば特開昭50−102206
号、特開昭63−245032号、特開昭63−107247号の公報等
に示されるように、フレーム同期符号を並列に検出して
同期復帰処理を行う方法がある。
動作を実現する方法としては、例えば特開昭50−102206
号、特開昭63−245032号、特開昭63−107247号の公報等
に示されるように、フレーム同期符号を並列に検出して
同期復帰処理を行う方法がある。
第９図はフレーム同期符号を並列に検出するフレーム
同期回路の構成を示すもので、１は直列並列変換回路、
２はＭ個の同期検出器＃１〜＃Ｍからなる同期符号検出
回路、３は選択信号発生回路、４はセレクター、５はフ
レームパルスを発生するタイミング発生回路、６は同期
保護回路である。直列並列変換回路１は、2M−１ビット
の直列入力並列出力のシフトレジスタ（SR）11と2M−１
ビットの並列入力並列出力のパラレルレジスタ（PR）12
と1/M分周器13によって構成されている。ここで、Ｍは
データをブロック化して処理する際の１ブロックのビッ
ト数である。
同期回路の構成を示すもので、１は直列並列変換回路、
２はＭ個の同期検出器＃１〜＃Ｍからなる同期符号検出
回路、３は選択信号発生回路、４はセレクター、５はフ
レームパルスを発生するタイミング発生回路、６は同期
保護回路である。直列並列変換回路１は、2M−１ビット
の直列入力並列出力のシフトレジスタ（SR）11と2M−１
ビットの並列入力並列出力のパラレルレジスタ（PR）12
と1/M分周器13によって構成されている。ここで、Ｍは
データをブロック化して処理する際の１ブロックのビッ
ト数である。
一例としてＭ＝８を仮定すると、フレーム同期回路に
入力された直列データ（フレーム同期符号を含む）は直
列並列変換回路１で15ビットの並列信号に変換される。
このとき、1/8分周器13と入力データ中のフレーム同期
符号とは非同期であるため、直列並列変換回路１の出力
端子に生ずるフレーム同期符号の位置は分周出力の位相
によって異なり、Ｍ＝８では８通りが存在する。同期符
号検出回路２は直列並列変換回路１の出力を取込み、８
通りのフレーム同期符号を８個の同期パターン検出器＃
１〜＃８のいずれかで検出する。この検出出力は選択信
号発生回路３に供給される。この選択信号発生回路３
は、８個の同期パターン検出器＃１〜＃８出力の論理和
をとって同期検出パルスを発生し、同期保護回路６に出
力する。また、フレーム同期符号が検出された同期パタ
ーン検出器の番号に対応する選択信号を同期保護回路６
からの制御信号に基づいて発生する。ここで発生された
選択信号はセレクター４に供給される。このセレクター
４は直列並列変換回路１から出力される15ビットの並列
データと選択信号発生回路３からの選択信号との論理積
をとる。これによって、15ビットの並列データからフレ
ーム同期符号の検出位置に等しい８ビットの並列データ
を選択出力することができる。
入力された直列データ（フレーム同期符号を含む）は直
列並列変換回路１で15ビットの並列信号に変換される。
このとき、1/8分周器13と入力データ中のフレーム同期
符号とは非同期であるため、直列並列変換回路１の出力
端子に生ずるフレーム同期符号の位置は分周出力の位相
によって異なり、Ｍ＝８では８通りが存在する。同期符
号検出回路２は直列並列変換回路１の出力を取込み、８
通りのフレーム同期符号を８個の同期パターン検出器＃
１〜＃８のいずれかで検出する。この検出出力は選択信
号発生回路３に供給される。この選択信号発生回路３
は、８個の同期パターン検出器＃１〜＃８出力の論理和
をとって同期検出パルスを発生し、同期保護回路６に出
力する。また、フレーム同期符号が検出された同期パタ
ーン検出器の番号に対応する選択信号を同期保護回路６
からの制御信号に基づいて発生する。ここで発生された
選択信号はセレクター４に供給される。このセレクター
４は直列並列変換回路１から出力される15ビットの並列
データと選択信号発生回路３からの選択信号との論理積
をとる。これによって、15ビットの並列データからフレ
ーム同期符号の検出位置に等しい８ビットの並列データ
を選択出力することができる。
尚、上記同期保護回路６は、同期検出パルスとタイミ
ング発生回路５で発生するフレームパルスの位相を比較
して同期保護動作を行い、ハンティングモードであれば
タイミング発生回路５内のカウンタをリセットしてフレ
ームパルスの位相を修正するものである。
ング発生回路５で発生するフレームパルスの位相を比較
して同期保護動作を行い、ハンティングモードであれば
タイミング発生回路５内のカウンタをリセットしてフレ
ームパルスの位相を修正するものである。
以上述べたような並列検出形のフレーム同期方式は、
同期検出、位相比較、位相シフトに要求される動作速度
が並列処理により1/Mに緩和されると共に、同期復帰時
間も即時シフト方式と大差ない値が得られる優れた方式
である。しかし、この方式は同期符号検出回路の回路規
模が大きくなる欠点があり、特にこの問題はフレーム同
期符号のビット数が多くなるほど深刻なものとなる。
同期検出、位相比較、位相シフトに要求される動作速度
が並列処理により1/Mに緩和されると共に、同期復帰時
間も即時シフト方式と大差ない値が得られる優れた方式
である。しかし、この方式は同期符号検出回路の回路規
模が大きくなる欠点があり、特にこの問題はフレーム同
期符号のビット数が多くなるほど深刻なものとなる。
一例をあげると、現在CCITT（国際電信電話諮問委員
会）で標準化作業が進められている新同期網において
は、第10図に示すように、基本となるSTM−１と呼ばれ
る信号のフレーム同期符号は、48ビットよりなり、STM
−１を多重して得られるSTM−Ｎ（Ｎは多重数）のフレ
ーム同期符号は48×Ｎビットで構成される。上述した並
列検出形のフレーム同期方式では同期符号検出回路にお
いてＭ個の同期パターン検出器が必要となるが、新同期
網ではバイト処理が基本となるため、Ｍ＝８が一般的で
ある。したがって、STM−16の全同期符号を検出する場
合を仮定すると、768ビットの同期パターン検出器が８
個必要となり、回路規模は非常に大きくなる。回路規模
の増大に対しては、IC化による小形化が有効であるが、
IC化したとしてもICチップ内の配線遅延の増加による動
作速度の低下、消費電力の増加は避けられない問題とな
る。
会）で標準化作業が進められている新同期網において
は、第10図に示すように、基本となるSTM−１と呼ばれ
る信号のフレーム同期符号は、48ビットよりなり、STM
−１を多重して得られるSTM−Ｎ（Ｎは多重数）のフレ
ーム同期符号は48×Ｎビットで構成される。上述した並
列検出形のフレーム同期方式では同期符号検出回路にお
いてＭ個の同期パターン検出器が必要となるが、新同期
網ではバイト処理が基本となるため、Ｍ＝８が一般的で
ある。したがって、STM−16の全同期符号を検出する場
合を仮定すると、768ビットの同期パターン検出器が８
個必要となり、回路規模は非常に大きくなる。回路規模
の増大に対しては、IC化による小形化が有効であるが、
IC化したとしてもICチップ内の配線遅延の増加による動
作速度の低下、消費電力の増加は避けられない問題とな
る。
（発明が解決しようとする課題） 以上述べたように、従来の並列検出形のフレーム同期
回路は、高速の同期復帰特性を有する反面、フレーム同
期符号のビット数の増大に伴って並列に設ける同期符号
検出回路の回路規模が大きくなり、消費電力が増加する
等の問題を有している。
回路は、高速の同期復帰特性を有する反面、フレーム同
期符号のビット数の増大に伴って並列に設ける同期符号
検出回路の回路規模が大きくなり、消費電力が増加する
等の問題を有している。
この発明は上記の課題を解決するためになされたもの
で、高速の同期復帰特性を維持すると共に、同期符号検
出回路の回路規模を削減することができ、消費電力を低
減することのできるフレーム同期回路を提供することを
目的とする。
で、高速の同期復帰特性を維持すると共に、同期符号検
出回路の回路規模を削減することができ、消費電力を低
減することのできるフレーム同期回路を提供することを
目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するためにこの発明に係るフレーム同
期回路は、 複数ブロックからなるフレーム同期符号が１フレーム
中に集中的に配置された直列データ信号を入力し、この
信号にタイミング信号を同期させる回路であって、 前記直列データ信号を並列信号に変換する直列並列変
換手段と、 この直列並列変換手段の出力からフレーム同期符号の
先頭ブロックの符号パターンを複数の同期パターン検出
器で並列に検出する第１の同期検出手段と、 この第１の同期検出手段の出力を記憶し同期検出出力
の生じた検出器の番号に対応した選択信号を発生する選
択信号発生手段と、 前記直列並列変換手段の出力を遅延させる遅延手段
と、 この遅延手段の出力から前記選択信号に対応した系列
の信号を選択する選択手段と、 この選択手段の出力からフレーム同期符号の全符号パ
ターンあるいはフレーム同期符号の主要パターンを検出
する第２の同期検出手段と、 １フレーム毎にフレームパルスを出力するタイミング
発生手段と、 前記第２の同期検出手段の出力と前記フレームパルス
の位相を比較し、その比較結果により位相ずれを検知し
たときハンティングモードとなって同期保護動作を行う
同期保護手段とを具備し、 前記同期保護手段のハンティングモードにより前記選
択信号発生手段における記憶動作を制御して選択信号の
保持、非保持を制御することを特徴とする。
期回路は、 複数ブロックからなるフレーム同期符号が１フレーム
中に集中的に配置された直列データ信号を入力し、この
信号にタイミング信号を同期させる回路であって、 前記直列データ信号を並列信号に変換する直列並列変
換手段と、 この直列並列変換手段の出力からフレーム同期符号の
先頭ブロックの符号パターンを複数の同期パターン検出
器で並列に検出する第１の同期検出手段と、 この第１の同期検出手段の出力を記憶し同期検出出力
の生じた検出器の番号に対応した選択信号を発生する選
択信号発生手段と、 前記直列並列変換手段の出力を遅延させる遅延手段
と、 この遅延手段の出力から前記選択信号に対応した系列
の信号を選択する選択手段と、 この選択手段の出力からフレーム同期符号の全符号パ
ターンあるいはフレーム同期符号の主要パターンを検出
する第２の同期検出手段と、 １フレーム毎にフレームパルスを出力するタイミング
発生手段と、 前記第２の同期検出手段の出力と前記フレームパルス
の位相を比較し、その比較結果により位相ずれを検知し
たときハンティングモードとなって同期保護動作を行う
同期保護手段とを具備し、 前記同期保護手段のハンティングモードにより前記選
択信号発生手段における記憶動作を制御して選択信号の
保持、非保持を制御することを特徴とする。
（作用） 上記構成によるフレーム同期回路では、複数ブロック
からなるフレーム同期符号が１フレーム中に集中的に配
置された直列データ信号は直列並列変換手段で並列信号
に変換されて、第１の同期検出手段に供給され、ここで
複数の同期パターン検出器でフレーム同期符号の先頭ブ
ロックの符号パターンが並列に検出される。この第１の
同期検出手段で検出された符号パターンは選択信号発生
手段に供給され、ここで一旦記憶されて、同期検出出力
の生じた検出器の番号に対応した選択信号の発生に供さ
れる。一方、前記直列並列変換手段の出力は遅延手段に
よって一定期間遅延されて選択手段に供給され、ここで
前記選択信号に対応した系列の信号が選択される。この
選択系列信号は第２の同期検出手段に供給され、ここで
フレーム同期符号の全符号パターンあるいはフレーム同
期符号の主要パターンが検出される。このパターン検出
結果は同期保護手段に供給され、ここでタイミング発生
手段で発生される１フレーム毎のフレームパルスと位相
比較される。ここで位相がずれている場合にはハンティ
ングモードとなって同期保護動作が実行され、前記選択
信号発生手段における記憶動作の制御により、選択信号
の保持、非保持が行われる。
からなるフレーム同期符号が１フレーム中に集中的に配
置された直列データ信号は直列並列変換手段で並列信号
に変換されて、第１の同期検出手段に供給され、ここで
複数の同期パターン検出器でフレーム同期符号の先頭ブ
ロックの符号パターンが並列に検出される。この第１の
同期検出手段で検出された符号パターンは選択信号発生
手段に供給され、ここで一旦記憶されて、同期検出出力
の生じた検出器の番号に対応した選択信号の発生に供さ
れる。一方、前記直列並列変換手段の出力は遅延手段に
よって一定期間遅延されて選択手段に供給され、ここで
前記選択信号に対応した系列の信号が選択される。この
選択系列信号は第２の同期検出手段に供給され、ここで
フレーム同期符号の全符号パターンあるいはフレーム同
期符号の主要パターンが検出される。このパターン検出
結果は同期保護手段に供給され、ここでタイミング発生
手段で発生される１フレーム毎のフレームパルスと位相
比較される。ここで位相がずれている場合にはハンティ
ングモードとなって同期保護動作が実行され、前記選択
信号発生手段における記憶動作の制御により、選択信号
の保持、非保持が行われる。
（実施例） 以下、第１図乃至第８図を参照してこの発明の実施例
を説明する。
を説明する。
第１図はその全体構成を示すもので、10は直列並列変
換回路、20はＭ個の同期パターン検出器＃１〜＃Ｍから
なる第１の同期符号検出回路、30は選択信号発生回路、
70は遅延回路、40はセレクター、50はフレームパルスを
発生するタイミング発生回路、60は同期保護回路、80は
第２の同期符号検出回路である。説明の便宜上、ここで
扱うフレーム同期符号は第10図に示したようなA1,A2ブ
ロックより構成されるものとし、１ブロックのビット数
Ｍ＝８とする。
換回路、20はＭ個の同期パターン検出器＃１〜＃Ｍから
なる第１の同期符号検出回路、30は選択信号発生回路、
70は遅延回路、40はセレクター、50はフレームパルスを
発生するタイミング発生回路、60は同期保護回路、80は
第２の同期符号検出回路である。説明の便宜上、ここで
扱うフレーム同期符号は第10図に示したようなA1,A2ブ
ロックより構成されるものとし、１ブロックのビット数
Ｍ＝８とする。
第１図において、入力直列データは直列並列変換回路
10で15ビットの並列信号に変換され、遅延回路70と第１
の同期符号検出回路20に入力される。この第１の同期符
号検出回路20はフレーム同期符号の先頭ブロックA1の符
号パターンを８個の同期パターン検出回路＃１〜＃８で
並列に検出する。直列並列変換回路10の出力端子（P1〜
P15）に生ずるA1パターンの様子を第２図に示す。尚、
第２図において、φ１〜φ８は分周器の位相、P1〜P15
は直列並列変換回路10の出力端子番号、Ｘ印は同期符号
以外のデータを示している。同図からわかるようにA1パ
ターンの検出される位置は、直列並列変換回路10内の1/
8分周器の初期位相の違い（φ１〜φ８）により変化す
る。このように、第１の同期符号検出回路20では、第２
図のφ１〜φ８のそれぞれに対応するビット位置にデコ
ーダを設けてA1パターンを検出し、その検出結果を選択
信号発生回路30に出力する。この選択信号発生回路30
は、A1パターンを検出した同期パターン検出器の番号を
記憶し、この番号に対応する選択信号を発生して、セレ
クター40に供給する。
10で15ビットの並列信号に変換され、遅延回路70と第１
の同期符号検出回路20に入力される。この第１の同期符
号検出回路20はフレーム同期符号の先頭ブロックA1の符
号パターンを８個の同期パターン検出回路＃１〜＃８で
並列に検出する。直列並列変換回路10の出力端子（P1〜
P15）に生ずるA1パターンの様子を第２図に示す。尚、
第２図において、φ１〜φ８は分周器の位相、P1〜P15
は直列並列変換回路10の出力端子番号、Ｘ印は同期符号
以外のデータを示している。同図からわかるようにA1パ
ターンの検出される位置は、直列並列変換回路10内の1/
8分周器の初期位相の違い（φ１〜φ８）により変化す
る。このように、第１の同期符号検出回路20では、第２
図のφ１〜φ８のそれぞれに対応するビット位置にデコ
ーダを設けてA1パターンを検出し、その検出結果を選択
信号発生回路30に出力する。この選択信号発生回路30
は、A1パターンを検出した同期パターン検出器の番号を
記憶し、この番号に対応する選択信号を発生して、セレ
クター40に供給する。
第３図は上記選択信号発生回路30の具体的な構成を示
すもので、31はラッチ、32はORゲート、33はＳ−Ｒフリ
ップフロップである。入力信号DET1〜DET8は同期符号検
出回路20の８個の同期パターン検出器＃１〜＃８の出力
であり、A1パターンが検出されると、該当する検出器の
出力だけが検出期間だけＨレベルとなる信号である。
すもので、31はラッチ、32はORゲート、33はＳ−Ｒフリ
ップフロップである。入力信号DET1〜DET8は同期符号検
出回路20の８個の同期パターン検出器＃１〜＃８の出力
であり、A1パターンが検出されると、該当する検出器の
出力だけが検出期間だけＨレベルとなる信号である。
上記ラッチ31は、イネーブル端子ENがＬ（ロー）レベ
ルのとき、入力端子D1〜D8に印加された信号をそのまま
出力Q1〜Q8に導出し（トランスファー状態）、イネーブ
ル端子ENがＨ（ハイ）レベルのとき、Ｈレベルになる直
前の出力状態を保持（記憶状態）するように動作する。
A1パターンが検出されてDET1〜DET8のいずれかがＨレベ
ルになると、ORゲート32の出力は能動となり、フリップ
フロップ33をセットし、ラッチ31のイネーブル端子ENを
ＬからＨレベルに変化させる。このイネーブル端子ENの
状態変化はDET1〜DET8の変化よりORゲート32とフリップ
フロップ33の伝播時間だけ遅れて生ずる。このため、ラ
ッチ31はA1パターンが検出された時点でのDET1〜DET8の
状態を内部に読込み、その後のイネーブル端子ENのＬか
らＨレベルへの変化により、読込んだ内容を保持するよ
うに動作する。このようにしてラッチ31に記憶された同
期パターン検出器＃１〜＃８の検出結果DET1〜DET8は選
択信号SL1〜SL8としてセレクター40に印加される。
ルのとき、入力端子D1〜D8に印加された信号をそのまま
出力Q1〜Q8に導出し（トランスファー状態）、イネーブ
ル端子ENがＨ（ハイ）レベルのとき、Ｈレベルになる直
前の出力状態を保持（記憶状態）するように動作する。
A1パターンが検出されてDET1〜DET8のいずれかがＨレベ
ルになると、ORゲート32の出力は能動となり、フリップ
フロップ33をセットし、ラッチ31のイネーブル端子ENを
ＬからＨレベルに変化させる。このイネーブル端子ENの
状態変化はDET1〜DET8の変化よりORゲート32とフリップ
フロップ33の伝播時間だけ遅れて生ずる。このため、ラ
ッチ31はA1パターンが検出された時点でのDET1〜DET8の
状態を内部に読込み、その後のイネーブル端子ENのＬか
らＨレベルへの変化により、読込んだ内容を保持するよ
うに動作する。このようにしてラッチ31に記憶された同
期パターン検出器＃１〜＃８の検出結果DET1〜DET8は選
択信号SL1〜SL8としてセレクター40に印加される。
このセレクター40では、第１図に示すように、遅延回
路70から出力される15ビットのデータから、A1パターン
が検出されたのと同じビット位置の８ビットデータを選
択して出力する。第４図は上記セレクター40の具体的な
構成を示すもので、41a〜41hはANDゲート、42a〜42hはO
Rゲートである。但し、41c〜41gは煩雑さを避けるため
記載を省略してある。
路70から出力される15ビットのデータから、A1パターン
が検出されたのと同じビット位置の８ビットデータを選
択して出力する。第４図は上記セレクター40の具体的な
構成を示すもので、41a〜41hはANDゲート、42a〜42hはO
Rゲートである。但し、41c〜41gは煩雑さを避けるため
記載を省略してある。
第４図において、入力信号DD1〜DD15は、直列並列変
換回路10の出力を遅延回路70で遅延させて得られる15ビ
ットのデータであり、第２図の端子P1〜P15から出力さ
れるデータに対応するものである。また、入力信号SL1
〜SL8は前述した選択信号である。
換回路10の出力を遅延回路70で遅延させて得られる15ビ
ットのデータであり、第２図の端子P1〜P15から出力さ
れるデータに対応するものである。また、入力信号SL1
〜SL8は前述した選択信号である。
ANDゲート41a〜41hは15ビットの入力データから１ビ
ットずつシフトした８ビット単位のデータ列８種類を抽
出するためのもので、ANDゲート41aはDD1〜DD8を選択信
号SL1でゲートし、ANDゲート41bはDD2〜DD9を選択信号S
L2でゲートし、また41cはDD3〜DD10をSL3でゲートす
る。以下41d〜41hも同様の手法でゲート処理を行う。OR
ゲート42a〜42hは、41a〜41hでゲートされた８種類の信
号列をそのビット番号毎に取込み、それぞれ論理和を取
って出力する。つまり、ここでは第１ビット目をORゲー
ト42aに集線し、第２ビット目を42bに集線し、以下、同
様にして第８ビット目を42hに集線するように構成す
る。
ットずつシフトした８ビット単位のデータ列８種類を抽
出するためのもので、ANDゲート41aはDD1〜DD8を選択信
号SL1でゲートし、ANDゲート41bはDD2〜DD9を選択信号S
L2でゲートし、また41cはDD3〜DD10をSL3でゲートす
る。以下41d〜41hも同様の手法でゲート処理を行う。OR
ゲート42a〜42hは、41a〜41hでゲートされた８種類の信
号列をそのビット番号毎に取込み、それぞれ論理和を取
って出力する。つまり、ここでは第１ビット目をORゲー
ト42aに集線し、第２ビット目を42bに集線し、以下、同
様にして第８ビット目を42hに集線するように構成す
る。
上述したように、選択信号SL1〜SL8はA1パターンを検
出した同期パターン検出器に対応する信号だけがＨレベ
ルとなるものである。したがって、上記構成によれば、
41a〜41hのゲート作用により直列並列変換された15ビッ
トのデータの中から同期符号が検出されたのと同じビッ
ト位置のデータ列だけを選択することができ、セレクタ
ー40の出力としてブロック同期のとれたデータを得るこ
とができる。
出した同期パターン検出器に対応する信号だけがＨレベ
ルとなるものである。したがって、上記構成によれば、
41a〜41hのゲート作用により直列並列変換された15ビッ
トのデータの中から同期符号が検出されたのと同じビッ
ト位置のデータ列だけを選択することができ、セレクタ
ー40の出力としてブロック同期のとれたデータを得るこ
とができる。
尚、遅延回路70はセレクター40に印加されるデータを
同期符号検出回路20と選択信号発生回路30の伝播時間よ
り遅らせるもので、A1パターンの途中でセレクター40が
動作して同期符号のビット欠落が発生するのを防ぐ目的
で挿入されている。
同期符号検出回路20と選択信号発生回路30の伝播時間よ
り遅らせるもので、A1パターンの途中でセレクター40が
動作して同期符号のビット欠落が発生するのを防ぐ目的
で挿入されている。
次に、第２の同期符号検出回路80、同期保護回路60、
タイミング発生回路50の動作について説明する。
タイミング発生回路50の動作について説明する。
第２の同期符号検出回路80はセレクター40から出力さ
れるデータからフレーム同期符号の全パターンあるいは
フレーム同期符号の主要パターンを検出し、検出結果を
同期保護回路60に出力する。第５図（ａ）は第２の同期
符号検出回路80の具体的な構成し、同図（ｂ）はその各
部タイミング関係を示すもので、同期符号パターンとし
てA1・A1・A1・A2・A2・A2を検出する場合を示してい
る。第５図（ａ）において、81はA1パターン検出器、82
はA2パターン検出器、83は６ビットのシフトレジスタ、
84は３ビットのシフトレジスタ、85は６入力のANDゲー
トである。OSD1〜OSD8はセレクター40から出力されるデ
ータである。前述したようにOSD1〜OSD8はブロック同期
されたデータであるため、A1,A2パターン検出器81,82各
々１個で同期符号パターンを容易に検出できる。つま
り、時間的にずれて検出されるA1パターン、A2パターン
の検出結果をシフトレジスタ83,84で遅延し、ANDゲート
85で遅延出力の論理積を取ることによって、同期符号パ
ターンＦ−DET（A1・A1・A1・A2・A2・A2）を検出する
ことができる。
れるデータからフレーム同期符号の全パターンあるいは
フレーム同期符号の主要パターンを検出し、検出結果を
同期保護回路60に出力する。第５図（ａ）は第２の同期
符号検出回路80の具体的な構成し、同図（ｂ）はその各
部タイミング関係を示すもので、同期符号パターンとし
てA1・A1・A1・A2・A2・A2を検出する場合を示してい
る。第５図（ａ）において、81はA1パターン検出器、82
はA2パターン検出器、83は６ビットのシフトレジスタ、
84は３ビットのシフトレジスタ、85は６入力のANDゲー
トである。OSD1〜OSD8はセレクター40から出力されるデ
ータである。前述したようにOSD1〜OSD8はブロック同期
されたデータであるため、A1,A2パターン検出器81,82各
々１個で同期符号パターンを容易に検出できる。つま
り、時間的にずれて検出されるA1パターン、A2パターン
の検出結果をシフトレジスタ83,84で遅延し、ANDゲート
85で遅延出力の論理積を取ることによって、同期符号パ
ターンＦ−DET（A1・A1・A1・A2・A2・A2）を検出する
ことができる。
このようにして得られた第２の同期符号検出回路80の
出力は同期保護回路60に入力される。この同期保護回路
60では同期符号検出出力とタイミング発生回路50で発生
するフレームパルスの位相を比較し、一致数、不一致数
を計数して同期保護動作を行う。第６図（ａ）は上記同
期保護回路60の具体的な構成し、同図（ｂ）はその各部
タイミング関係を示すものである。第６図（ａ）におい
て、61はＤフリップフロップ、62と63はANDゲート、64
は後方保護（一致）カウンタ、65は前方保護（不一致）
カウンタ、66,67は立上がり微分回路、68はＳ−Ｒフリ
ップフロップ、69a,69bはANDゲートである。入力信号Ｆ
−DETは第２の同期符号検出回路80の出力、FPはフレー
ムパルスである。出力信号SYNCはフレーム同期の同期状
態、非同期状態を示す信号であり、Ｈレベルが同期状
態、Ｌレベルが非同期状態を示す。FCRはタイミング発
生回路50内のフレームカウンタをリセットしてフレーム
パルスの位相を初期化するための信号である。またHUNT
はハンティングモードを示す信号であり、上記のSYNCと
共に選択信号発生回路30へ出力される。
出力は同期保護回路60に入力される。この同期保護回路
60では同期符号検出出力とタイミング発生回路50で発生
するフレームパルスの位相を比較し、一致数、不一致数
を計数して同期保護動作を行う。第６図（ａ）は上記同
期保護回路60の具体的な構成し、同図（ｂ）はその各部
タイミング関係を示すものである。第６図（ａ）におい
て、61はＤフリップフロップ、62と63はANDゲート、64
は後方保護（一致）カウンタ、65は前方保護（不一致）
カウンタ、66,67は立上がり微分回路、68はＳ−Ｒフリ
ップフロップ、69a,69bはANDゲートである。入力信号Ｆ
−DETは第２の同期符号検出回路80の出力、FPはフレー
ムパルスである。出力信号SYNCはフレーム同期の同期状
態、非同期状態を示す信号であり、Ｈレベルが同期状
態、Ｌレベルが非同期状態を示す。FCRはタイミング発
生回路50内のフレームカウンタをリセットしてフレーム
パルスの位相を初期化するための信号である。またHUNT
はハンティングモードを示す信号であり、上記のSYNCと
共に選択信号発生回路30へ出力される。
上記Ｄフリップフロップ61はフレームパルスFPの立上
がりでＦ−DETの論理レベルを識別し、Ｈレベルであれ
ば位相一致、Ｌレベルであれば位相不一致と判定する。
ANDゲート62,62はこの判定結果を用いて後方保護カウン
タ64と前方保護カウンタ65に供給するクロックを振り分
ける。後方保護カウンタ64と前方保護カウンタ65は、カ
ウント出力よりカウントイネーブル端子CENに帰還をか
け、それぞれ所定値のカウントを行うとそれ以上のカウ
ントを停止して計数内容を保持するカウンタである。こ
こでいう所定値は後方保護段数と前方保護段数に相当す
るもので、第６図（ａ）では両者とも２段（出力端子QB
より帰還）の場合を示している。後方保護カウンタ64と
前方保護カウンタ65のクロックはそれぞれANDゲート62,
63より供給されるが、後方保護カウンタ64のクロック端
子CKは前方保護カウンタ65のリセット端子Ｒに接続され
ており、また前方保護カウンタ65のクロック端子CKは後
方保護カウンタ64のリセット端子Ｒに接続されているた
め、後方保護カウンタ64は位相一致の連続数をカウント
し、前方保護カウンタ65は位相不一致の連続数をカウン
トすることになる。
がりでＦ−DETの論理レベルを識別し、Ｈレベルであれ
ば位相一致、Ｌレベルであれば位相不一致と判定する。
ANDゲート62,62はこの判定結果を用いて後方保護カウン
タ64と前方保護カウンタ65に供給するクロックを振り分
ける。後方保護カウンタ64と前方保護カウンタ65は、カ
ウント出力よりカウントイネーブル端子CENに帰還をか
け、それぞれ所定値のカウントを行うとそれ以上のカウ
ントを停止して計数内容を保持するカウンタである。こ
こでいう所定値は後方保護段数と前方保護段数に相当す
るもので、第６図（ａ）では両者とも２段（出力端子QB
より帰還）の場合を示している。後方保護カウンタ64と
前方保護カウンタ65のクロックはそれぞれANDゲート62,
63より供給されるが、後方保護カウンタ64のクロック端
子CKは前方保護カウンタ65のリセット端子Ｒに接続され
ており、また前方保護カウンタ65のクロック端子CKは後
方保護カウンタ64のリセット端子Ｒに接続されているた
め、後方保護カウンタ64は位相一致の連続数をカウント
し、前方保護カウンタ65は位相不一致の連続数をカウン
トすることになる。
第６図（ｂ）のタイミング図は同期状態から同期がは
ずれ、再び同期状態に至るまでの様子を示すものであ
る。Ｄフリップフロップ61でＦ−DETとFPの位相の不一
致が検出されると前方保護モードとなり、これによって
前方保護カウンタ65は計数を開始する。さらに２連続不
一致が検出されるとフリップフロップ68がリセットさ
れ、同期はずれ状態となる。このように同期はずれ状態
に移行すると、フレーム同期符号を捕捉するハンティン
グモードとなり、ANDゲート69aを開いて同期検出パルス
Ｆ−DETの待機状態となる。同期符号が検出され、Ｆ−D
ETが発生すると、Ｆ−DETの発生タイミングでタイミン
グ発生回路50内のフレームカウンタをリセットする。こ
のリセットにより位相修正されたフレームパルスFPで同
期検出パルスＦ−DETを識別して位相の一致を検出する
と後方保護モードとなり、後方保護カウンタ64は計数を
開始する。また、２連続の位相一致を検出するとフリッ
プフロップ68をセットして同期状態へ復帰する。
ずれ、再び同期状態に至るまでの様子を示すものであ
る。Ｄフリップフロップ61でＦ−DETとFPの位相の不一
致が検出されると前方保護モードとなり、これによって
前方保護カウンタ65は計数を開始する。さらに２連続不
一致が検出されるとフリップフロップ68がリセットさ
れ、同期はずれ状態となる。このように同期はずれ状態
に移行すると、フレーム同期符号を捕捉するハンティン
グモードとなり、ANDゲート69aを開いて同期検出パルス
Ｆ−DETの待機状態となる。同期符号が検出され、Ｆ−D
ETが発生すると、Ｆ−DETの発生タイミングでタイミン
グ発生回路50内のフレームカウンタをリセットする。こ
のリセットにより位相修正されたフレームパルスFPで同
期検出パルスＦ−DETを識別して位相の一致を検出する
と後方保護モードとなり、後方保護カウンタ64は計数を
開始する。また、２連続の位相一致を検出するとフリッ
プフロップ68をセットして同期状態へ復帰する。
以上のようなフレーム同期保護動作に関連して、選択
信号発生回路30は選択信号の保持、非保持を適宜実施し
てブロック同期のとり直しを行う。再度第３図を参照し
てこの動作を説明する。
信号発生回路30は選択信号の保持、非保持を適宜実施し
てブロック同期のとり直しを行う。再度第３図を参照し
てこの動作を説明する。
第３図において、35は遅延素子（DL）とインバータ及
びANDゲートからなる立下がり微分回路であり、同期保
護回路60から出力されるSYNC信号の立下がりを微分し、
微分した信号をORゲート34を介してＳ−Ｒフリップフロ
ップ33のリセット端子Ｒに印加する。フリップフロップ
33は、ラッチ31のイネーブル信号を発生して選択信号の
保持、非保持を制御するものである。したがって選択信
号の保持はSYNC信号がＨレベルからＬレベルに変化した
とき、つまり同期状態から非同期状態に移行した時点で
解除され、ハンティングモードで新たなA1パターンを検
出して再同期することが可能になる。
びANDゲートからなる立下がり微分回路であり、同期保
護回路60から出力されるSYNC信号の立下がりを微分し、
微分した信号をORゲート34を介してＳ−Ｒフリップフロ
ップ33のリセット端子Ｒに印加する。フリップフロップ
33は、ラッチ31のイネーブル信号を発生して選択信号の
保持、非保持を制御するものである。したがって選択信
号の保持はSYNC信号がＨレベルからＬレベルに変化した
とき、つまり同期状態から非同期状態に移行した時点で
解除され、ハンティングモードで新たなA1パターンを検
出して再同期することが可能になる。
尚、第３図中の301〜306で示す回路は、ハンティング
モードにおいて、データ中に含まれるA1パターンを同期
符号の先頭と見なして誤同期するのを防ぐ回路であり、
第１の同期符号検出回路20でA1パターンを検出した後、
所定時間以内にハンティングモードから後方保護モード
に移行するかどうかをタイマーによって検出し、所定時
間以内に後方保護モードに移行しない場合にはブロック
の誤同期と判断して選択信号の保持を解除する回路であ
る。
モードにおいて、データ中に含まれるA1パターンを同期
符号の先頭と見なして誤同期するのを防ぐ回路であり、
第１の同期符号検出回路20でA1パターンを検出した後、
所定時間以内にハンティングモードから後方保護モード
に移行するかどうかをタイマーによって検出し、所定時
間以内に後方保護モードに移行しない場合にはブロック
の誤同期と判断して選択信号の保持を解除する回路であ
る。
具体的に説明すると、第３図において、301はＳ−Ｒ
フリップフロップ、302,304はANDゲート、303はデコー
ダを内蔵したカウンタであり、ここでは10カウントで出
力を発生し、タイマーとして機能するものとする。305
はORゲート、306は立下がり微分回路である。
フリップフロップ、302,304はANDゲート、303はデコー
ダを内蔵したカウンタであり、ここでは10カウントで出
力を発生し、タイマーとして機能するものとする。305
はORゲート、306は立下がり微分回路である。
この回路の動作を第７図のタイミング図を参照して説
明する。尚、第７図の実線は正しくブロック同期がとら
れた場合、破線は誤同期の場合を示している。第１の同
期符号検出回路20でA1パターンが検出されると、フリッ
プフロップ301はセットされ、これによってANDゲート30
2はカウンタ303にクロックを供給するようになる。
明する。尚、第７図の実線は正しくブロック同期がとら
れた場合、破線は誤同期の場合を示している。第１の同
期符号検出回路20でA1パターンが検出されると、フリッ
プフロップ301はセットされ、これによってANDゲート30
2はカウンタ303にクロックを供給するようになる。
ここで、正しくブロック同期がとられた場合には、A1
パターンが検出された後、遅延回路70とセレクター40の
遅延時間及び第２の同期符号検出回路80の処理時間経過
後に同期検出パルスＦ−DETが出力されて、ハンティン
グモードから後方保護モードに移行し、これに伴って同
期保護回路60から出力されるHUNT信号はＨレベルからＬ
レベルに変化する。立下がり微分回路306はHUNT信号の
立下がりを検出し、ORゲート305を介してカウンタ303と
フリップフロップ301をリセットする。第７図ではカウ
ンタ303が８カウントした後にHUNT信号が立下がり、こ
の結果カウンタ303がリセットされる様子を示してい
る。
パターンが検出された後、遅延回路70とセレクター40の
遅延時間及び第２の同期符号検出回路80の処理時間経過
後に同期検出パルスＦ−DETが出力されて、ハンティン
グモードから後方保護モードに移行し、これに伴って同
期保護回路60から出力されるHUNT信号はＨレベルからＬ
レベルに変化する。立下がり微分回路306はHUNT信号の
立下がりを検出し、ORゲート305を介してカウンタ303と
フリップフロップ301をリセットする。第７図ではカウ
ンタ303が８カウントした後にHUNT信号が立下がり、こ
の結果カウンタ303がリセットされる様子を示してい
る。
一方、誤同期の場合には、第２の同期符号検出回路80
によってフレーム同期符号が検出されないため、HUNT信
号はＨレベルのまま変化せず、カウンタ303は10までカ
ウントして出力を発生し、自分自身とフリップフロップ
301をリセットして初期状態に戻る。カウンタ303の10カ
ウント出力はANDゲート304によってゲートされている
が、HUNT信号がＨレベルであるため、ANDゲート304を通
過し、ORゲート34を介してフリップフロップ33をリセッ
トする。前述した如く、フリップフロップ33はラッチ31
の動作状態を制御するものであるから、このフリップフ
ロップ33のリセットによってラッチ31は記憶状態からト
ランスファー状態になり、新たなフレーム同期信号の到
来で、第１の同期符号検出回路20の８本の出力状態を再
度記憶し直す。これによって、ラッチ31から正しい選択
信号を出力することができる。
によってフレーム同期符号が検出されないため、HUNT信
号はＨレベルのまま変化せず、カウンタ303は10までカ
ウントして出力を発生し、自分自身とフリップフロップ
301をリセットして初期状態に戻る。カウンタ303の10カ
ウント出力はANDゲート304によってゲートされている
が、HUNT信号がＨレベルであるため、ANDゲート304を通
過し、ORゲート34を介してフリップフロップ33をリセッ
トする。前述した如く、フリップフロップ33はラッチ31
の動作状態を制御するものであるから、このフリップフ
ロップ33のリセットによってラッチ31は記憶状態からト
ランスファー状態になり、新たなフレーム同期信号の到
来で、第１の同期符号検出回路20の８本の出力状態を再
度記憶し直す。これによって、ラッチ31から正しい選択
信号を出力することができる。
以上説明したように、この発明はフレーム同期符号の
先頭ブロックの符号パターンを検出してブロック同期を
とり、ブロック同期されたデータからフレーム同期符号
の全パターンあるいはその主要パターンを検出し、この
検出結果に応じて同期保護を行うように構成したもの
で、並列に設ける同期パターン検出器の検出パターンを
フレーム同期符号の先頭ブロックの符号パターンに限定
することによって、同期符号検出回路の回路規模の削減
を図ることができる。また、回路規模の削減によって生
じ易くなるブロックの誤同期に対しては、タイマー機能
でこれを検出することによって、再同期させることがで
きるので問題ない。
先頭ブロックの符号パターンを検出してブロック同期を
とり、ブロック同期されたデータからフレーム同期符号
の全パターンあるいはその主要パターンを検出し、この
検出結果に応じて同期保護を行うように構成したもの
で、並列に設ける同期パターン検出器の検出パターンを
フレーム同期符号の先頭ブロックの符号パターンに限定
することによって、同期符号検出回路の回路規模の削減
を図ることができる。また、回路規模の削減によって生
じ易くなるブロックの誤同期に対しては、タイマー機能
でこれを検出することによって、再同期させることがで
きるので問題ない。
尚、タイマー作動中は正しいフレーム同期符号を検出
することが困難なため、僅かではあるがこの時間が同期
復帰特性を劣化させる。したがって、さらに高速の同期
復帰特性を必要とする場合には、第１の同期符号検出回
路20の各パターン検出器＃１〜＃Ｍの検出確度を向上さ
せて誤同期の発生率を低下させればよく、例えば第８図
に示すようにA1パターン検出器21の出力をシフトレジス
タ22でシフトし、ANDゲート23でシフト出力のANDを取る
ことによって、A1パターンの２連続あるいは３連続を検
出してパターン検出確度を改善する方法を採ることもで
きる（第８図の回路例ではA1パターンの３連続検出を示
す）。
することが困難なため、僅かではあるがこの時間が同期
復帰特性を劣化させる。したがって、さらに高速の同期
復帰特性を必要とする場合には、第１の同期符号検出回
路20の各パターン検出器＃１〜＃Ｍの検出確度を向上さ
せて誤同期の発生率を低下させればよく、例えば第８図
に示すようにA1パターン検出器21の出力をシフトレジス
タ22でシフトし、ANDゲート23でシフト出力のANDを取る
ことによって、A1パターンの２連続あるいは３連続を検
出してパターン検出確度を改善する方法を採ることもで
きる（第８図の回路例ではA1パターンの３連続検出を示
す）。
この発明は上記実施例に限定されるものではなく、例
えば、直列並列変換回路10の並列出力数、第１の同期符
号検出回路20の同期パターン検出器の数等はこの発明を
適用する伝送システムに合わせて適宜設定すればよく、
また、選択信号発生回路30のタイマーをワンショットマ
ルチバイブレータで構成する等、実施例と同等の機能を
持つ回路に置換することも可能であり、この発明の要旨
を逸脱しない範囲で種々変形しても実施することができ
る。
えば、直列並列変換回路10の並列出力数、第１の同期符
号検出回路20の同期パターン検出器の数等はこの発明を
適用する伝送システムに合わせて適宜設定すればよく、
また、選択信号発生回路30のタイマーをワンショットマ
ルチバイブレータで構成する等、実施例と同等の機能を
持つ回路に置換することも可能であり、この発明の要旨
を逸脱しない範囲で種々変形しても実施することができ
る。
［発明の効果］ 以上のようにこの発明によれば、 並列に設ける同期符号検出回路は、フレーム同期符号
の先頭ブロックパターンのみを検出する構成であるた
め、フレーム同期符号の全パターンを検出する従来の並
列検出形フレーム同期回路に比べて回路規模を削減で
き、低消費電力化、配線遅延の減少による動作速度の向
上が図れる。特にフレーム同期符号のビット数が大きい
伝送システムに適用した場合、非常に効果的である。
の先頭ブロックパターンのみを検出する構成であるた
め、フレーム同期符号の全パターンを検出する従来の並
列検出形フレーム同期回路に比べて回路規模を削減で
き、低消費電力化、配線遅延の減少による動作速度の向
上が図れる。特にフレーム同期符号のビット数が大きい
伝送システムに適用した場合、非常に効果的である。
タイマーを用いてブロックの誤同期を回避できるた
め、同期復帰特性の劣化は小さく、従来の並列検出形フ
レーム同期回路とほぼ同じ１フレームでの同期復帰が可
能である。
め、同期復帰特性の劣化は小さく、従来の並列検出形フ
レーム同期回路とほぼ同じ１フレームでの同期復帰が可
能である。
従来不要であったタイマー回路等が新たに必要となる
が、タイマー回路は同期符号検出回路に比べると回路規
模も小さく、動作速度も低速で良いため、低速の回路素
子を使って消費電力の負担を軽くすることもできる。
が、タイマー回路は同期符号検出回路に比べると回路規
模も小さく、動作速度も低速で良いため、低速の回路素
子を使って消費電力の負担を軽くすることもできる。
という効果が得られるフレーム同期回路を提供すること
ができる。
ができる。
第１図はこの発明に係るフレーム同期回路の一実施例の
構成を示すブロック回路図、第２図は第１図の直列並列
変換回路の出力を示す図、第３図は第１図の選択信号発
生回路の具体的な構成を示す回路図、第４図は第１図の
セレクターの具体的な構成を示す回路図、第５図（ａ）
は第１図における第２の同期符号検出回路の具体的な構
成を示す回路図、第５図（ｂ）は同図（ａ）の各部のタ
イミング関係を示すタイミング図、第６図（ａ）は第１
図の同期保護回路の具体的な構成を示す回路図、第６図
（ｂ）は同図（ａ）の各部のタイミング関係を示すタイ
ミング図、第７図は第３図の動作を説明するためのタイ
ミング図、第８図は第１図における第１の同期符号検出
回路のパターン検出器の具体的な構成を示す回路図、第
９図は従来のフレーム同期回路の構成を示すブロック回
路図、第10図はフレーム同期符号の一例を示す図であ
る。 10……直列並列交換回路、 20……第１の同期符号検出回路、 30……選択信号発生回路、 40……セレクター、 50……タイミング発生回路、 60……同期保護回路、 70……遅延回路、 80……第２の同期符号検出回路。
構成を示すブロック回路図、第２図は第１図の直列並列
変換回路の出力を示す図、第３図は第１図の選択信号発
生回路の具体的な構成を示す回路図、第４図は第１図の
セレクターの具体的な構成を示す回路図、第５図（ａ）
は第１図における第２の同期符号検出回路の具体的な構
成を示す回路図、第５図（ｂ）は同図（ａ）の各部のタ
イミング関係を示すタイミング図、第６図（ａ）は第１
図の同期保護回路の具体的な構成を示す回路図、第６図
（ｂ）は同図（ａ）の各部のタイミング関係を示すタイ
ミング図、第７図は第３図の動作を説明するためのタイ
ミング図、第８図は第１図における第１の同期符号検出
回路のパターン検出器の具体的な構成を示す回路図、第
９図は従来のフレーム同期回路の構成を示すブロック回
路図、第10図はフレーム同期符号の一例を示す図であ
る。 10……直列並列交換回路、 20……第１の同期符号検出回路、 30……選択信号発生回路、 40……セレクター、 50……タイミング発生回路、 60……同期保護回路、 70……遅延回路、 80……第２の同期符号検出回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井辺 博之 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 渥味 武彦 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (56)参考文献 特開 昭63−294151（ＪＰ，Ａ) 特開 平１−157138（ＪＰ，Ａ) 特開 平２−224427（ＪＰ，Ａ)
Claims (4)
- 【請求項１】複数ブロックからなるフレーム同期符号が
１フレーム中に集中的に配置された直列データ信号を入
力し、この信号にタイミング信号を同期させるフレーム
同期回路において、 前記直列データ信号を並列信号に変換する直列並列変換
手段と、 この直列並列変換手段の出力からフレーム同期符号の先
頭ブロックの符号パターンを複数の同期パターン検出器
で並列に検出する第１の同期検出手段と、 この第１の同期検出手段の出力を記憶し同期検出出力の
生じた検出器の番号に対応した選択信号を発生する選択
信号発生手段と、 前記直列並列変換手段の出力を遅延させる遅延手段と、 この遅延手段の出力から前記選択信号に対応した系列の
信号を選択する選択手段と、 この選択手段の出力からフレーム同期符号の全符号パタ
ーンあるいはフレーム同期符号の主要パターンを検出す
る第２の同期検出手段と、 １フレーム毎にフレームパルスを出力するタイミング発
生手段と、 前記第２の同期検出手段の出力と前記フレームパルスの
位相を比較し、その比較結果により位相ずれを検知した
ときハンティングモードとなって同期保護動作を行う同
期保護手段とを具備し、 前記同期保護手段のハンティングモードにより前記選択
信号発生手段における記憶動作を制御して選択信号の保
持、非保持を制御することを特徴とするフレーム同期回
路。 - 【請求項２】前記選択信号発生手段は、前記同期保護手
段の出力がハンティングモードのとき前記第１の同期検
出手段で同期検出がなされた時点で選択信号を保持し、
前記同期保護手段の出力が同期はずれモードに移行する
まで選択信号の保持状態を維持することを特徴とする請
求項（１）記載のフレーム同期回路。 - 【請求項３】前記選択信号発生手段は、前記同期保護手
段の出力がハンティングモードのとき前記第１の同期検
出手段で同期検出がなされた時点で選択信号を保持し、
所定時間経過後に前記同期保護手段の出力が後方保護モ
ードに移行しない場合には選択信号の保持を解除するこ
とを特徴とする請求項（１）記載のフレーム同期回路。 - 【請求項４】前記第１の同期検出手段は、フレーム同期
符号の先頭ブロックの符号パターンが複数回連続するこ
とを検出する同期パターン検出器からなることを特徴と
する請求項（１）記載のフレーム同期回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039857A JP2747077B2 (ja) | 1990-02-22 | 1990-02-22 | フレーム同期回路 |
| US07/651,013 US5140618A (en) | 1990-02-22 | 1991-02-05 | Frame synchronization circuit |
| EP91101716A EP0443376B1 (en) | 1990-02-22 | 1991-02-07 | Frame synchronization circuit |
| DE69106012T DE69106012T2 (de) | 1990-02-22 | 1991-02-07 | Rahmensynchronisierungsanordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2039857A JP2747077B2 (ja) | 1990-02-22 | 1990-02-22 | フレーム同期回路 |
Publications (2)
| Publication Number | Publication Date |
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