KR19990043119A - 데이터 통신 채널의 클럭 발생 장치 - Google Patents

데이터 통신 채널의 클럭 발생 장치 Download PDF

Info

Publication number
KR19990043119A
KR19990043119A KR1019970064105A KR19970064105A KR19990043119A KR 19990043119 A KR19990043119 A KR 19990043119A KR 1019970064105 A KR1019970064105 A KR 1019970064105A KR 19970064105 A KR19970064105 A KR 19970064105A KR 19990043119 A KR19990043119 A KR 19990043119A
Authority
KR
South Korea
Prior art keywords
clock
terminal
output
signal
input
Prior art date
Application number
KR1019970064105A
Other languages
English (en)
Inventor
김종호
이유경
이태희
고정훈
Original Assignee
이계철
한국전기통신공사
정선종
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이계철, 한국전기통신공사, 정선종, 한국전자통신연구원 filed Critical 이계철
Priority to KR1019970064105A priority Critical patent/KR19990043119A/ko
Priority to US09/111,235 priority patent/US6356566B1/en
Publication of KR19990043119A publication Critical patent/KR19990043119A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
    • H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
    • H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 데이터 통신 채널의 클럭 발생 장치에 관한 것임.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 간단한 회로 구성으로 안정된 클럭 및 타이밍 신호를 발생 시켜 보다 안정되고 신뢰성 높은 데이터의 직렬/병렬 변환, 추출 및 삽입이 가능하도록 할 수 있는 데이터 통신 채널의 클럭 발생 장치를 제공하는 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 소정 주기의 제 1 클럭 및 제 1 타이밍 신호를 출력하는 제 1 클럭 발생수단; 상기 제 1 클럭 및 제 1 타이밍 신호를 입력받아 제 1 오프셋 신호, 제 2 타이밍 신호 및 소정 주기의 제 2 클럭을 출력하는 제 2 클럭 발생수단; 및 상기 제 1 클럭 및 제 1 타이밍 신호를 입력받아 제 2 오프셋 신호, 제 3 타이밍 신호 및 소정 주기의 제 3 클럭을 출력하는 제 3 클럭 발생수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 STM-N 전송시스템에서 데이터 통신 채널에 사용되는 클럭을 발생하는데 이용됨.

Description

데이터 통신 채널의 클럭 발생 장치
본 발명은 STM(Synchronous Transfer Mode)-N 동기식 전송 시스템 등에서 중계구간 데이터 통신 채널과 다중구간 데이터 통신 채널에 사용되는 클럭을 발생하는 클럭 발생 장치에 관한 것으로서, 특히 STM-N 동기식 전송 시스템 등에서 STM-N 프레임 구조안에 위치하는 구간 오버헤드 중에서 중계구간 데이터 통신 채널과 다중구간 데이터 통신 채널에 사용되는 오버헤드의 추출 및 삽입에 필요하고 외부 장치로 정합시키기 위해 사용되는 클럭 및 타이밍 신호를 공급하는 데이터 통신 채널의 클럭 발생 장치에 관한 것이다.
종래 데이터 통신 채널의 클럭 발생 장치는 데이터 통신 채널에 필요한 클럭 및 타이밍 신호들을 이 들의 정수배가 되는 51.8MHz 클럭을 사용하여 발생시켰다. 즉, 51.84MHz 클럭을 90분주 및 180분주하여 필요한 576KHz 클럭과 이의 타이밍 신호를 발생시켰으며, 또한 270분주 및 540분주를하여 필요한 192KHz 클럭과 이의 타이밍 신호를 발생시켰다. 각 클럭 및 이의 타이밍 신호를 발생시키기 위해 모두 51.84MHz로 동작하는 복잡한 회로 및 여러개의 카운터들을 사용하였으며, 이에 따른 필요 이상의 전력이 소모되는 단점이 있고, 고속의 51.8M급 신호 처리시 발생하는 각 소자간의 타이밍 지연을 정확하게 보상해야 하는 문제점들이 있었다.
더욱이, 각 데이터 통신 채널의 데이터의 직렬/병렬 변환, 추출 및 삽입시에 필요한 타이밍 신호들은 77.76 MHz 클럭의 정수배가 아니므로, 이를 발생시키기 위해서는 회로 구현이 매우 어려우며 대단히 복잡해지는 문제점이 여전히 있었다.
따라서, 상기한 바와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 간단한 회로 구성으로 안정된 클럭 및 타이밍 신호를 발생 시켜 보다 안정되고 신뢰성 높은 데이터의 직렬/병렬 변환, 추출 및 삽입이 가능하도록 하며, 또한 외부 장치와의 정합에 있어서도 안정된 클럭을 공급하므로써 상호간의 원활한 데이터 통신이 가능하도록 하는 데이터 통신 채널의 클럭 발생 장치를 제공하는데 그 목적이 있다.
도 1은 일반적인 STM-N 신호의 프레임의 구조도.
도 2는 도 1의 구간 오버헤드의 구조도.
도 3a 및 도 3b는 본 발명이 적용되는 STM-N 동기식 전송 시스템과 외부 장치 사이의 신호 흐름도.
도 4는 본 발명에 따른 데이터 통신 채널의 클럭 발생 장치의 일실시예 블록도.
도 5는 도 4의 제 1 클럭 발생부의 일실시예 블록도.
도 6은 도 5의 제 1 클럭 발생부의 타이밍도.
도 7은 도 4의 제 2 클럭 발생부의 일실시예 블록도.
도 8은 도 7의 제 2 클럭 발생부의 타이밍도.
도 9는 도 4의 제 3 클럭 발생부의 일실시예 블록도.
도 10은 도 9의 제 3 클럭 발생부의 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
500, 700, 900: 제 1 내지 제 3 클럭 발생부
510, 790, 901, 902: 인버터
520: 선택부
530, 710, 910: 리셋신호 발생부
540, 720, 920: 래치부
550, 740, 940: 카운팅부
560, 730, 930: 비교부
570, 750, 950, 960: 논리 연산부
580, 780, 990: 클럭 출력부
590, 770, 980: 타이밍신호 발생부
760, 970: 프레임 오프셋신호 발생부
상기한 바와 같은 목적을 달성하기 위한 본 발명의 데이터 통신 채널의 클럭 발생 장치는, 외부로부터 입력 클럭 및 프레임 위치 알림 신호를 입력받아 소정 주기의 제 1 클럭 및 제 1 타이밍 신호를 출력하는 제 1 클럭 발생수단; 상기 제 1 클럭 및 제 1 타이밍 신호를 입력받아 제 1 오프셋 신호, 제 2 타이밍 신호 및 소정 주기의 제 2 클럭을 외부로 출력하는 제 2 클럭 발생수단; 및 상기 제 1 클럭 및 제 1 타이밍 신호를 입력받아 제 2 오프셋 신호, 제 3 타이밍 신호 및 소정 주기의 제 3 클럭을 외부로 출력하는 제 3 클럭 발생수단을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 일반적인 STM-N 신호의 프레임의 구조도를 도시한 것이다.
도 1에 도시된 바와 같이, 일반적인 STM-N 신호의 프레임의 전체 형태는 가로 (270 x N)바이트, 세로 9열로 구성되어 있으며, 한 프레임의 길이는 125 마이크로 초이다. 일반적인 STM-N 신호의 프레임 구조에서 상기 (9 x N) 행은 구간 오버헤드(Section Overhead)로 구성되며, 이는 중계구간 오버헤드(Regenerator Section Overhead)와 다중구간 오버헤드(Multiplex Section Overhead)로 분리된다.
도 2는 도 1의 구간 오버헤드의 구조도를 도시한 것이다.
도 2에 보여진 바와 같이, 본 발명의 대상이 되는 중계구간 데이터 통신 채널(DCCR)인 D1, D2, D3 바이트는 중계구간 오버헤드에 위치하여 하나의 직렬 192 kbit/s 채널로 간주하며, 다중구간 데이터 통신 채널(DCCM)인 D4, D5, D6, D7, D8, D9, D10, D11, D12 바이트는 다중구간 오버헤드에 위치하여 하나의 576 kbit/s 채널로 간주한다.
도 3a 및 도 3b는 본 발명이 적용되는 STM-N 동기식 전송 시스템과 외부 장치 사이의 신호 흐름도를 도시한 것이다.
도 3a에 도시된 바와 같이, 일반적인 STM-N 동기식 전송 시스템이 송신 모드이면, 데이터 통신 채널 처리부(300)의 본 발명인 DCC 클럭 발생 장치(310)는 77.76 MHz 클럭과 8 kHz 프레임 위치 알림 신호를 입력받아 192kHz 클럭과 576kHz 클럭을 발생시켜 DCC 데이터를 최종 처리하는 외부 장치(320)로 보낸다. 외부 장치(320)는 192kHz 클럭에 동기된 직렬 192kbit/s DCCR 데이터와 576kHz 클럭에 동기된 직렬 576kbit/s DCCM 데이터를 데이터 통신 채널 처리부(300)로 출력하며, 데이터 통신 채널 처리부(300)내의 DCCR 데이터 리타이밍부(330)는 192kHz 클럭으로 DCCR 데이터를 리타이밍하여 DCC 데이터 삽입부(340)로 보내지며, DCCM 데이터 리타이밍부(350)는 576kHz 클럭으로 DCCM 데이터를 리타이밍하여 DCC 데이터 삽입부(340)로 보낸다. 직렬 DCCR 데이터는 한 프레임에 세 바이트(총 24 비트)로 구성되어 있으므로, DCC 클럭 발생 장치(310)는 각 바이트의 첫번째 비트에서만 "하이"가 되는 총 세개의 타이밍신호를 한 프레임 동안 발생시키고, 세 바이트 중 첫번째 바이트의 첫번째 비트에서만 "하이"가 되는 한개의 프레임 오프셋신호를 한 프레임 동안 발생시킨다. DCC 데이터 삽입부(340)는 직렬로 입력되는 DCCR 데이터를 DCC 클럭 발생 장치(310)에서 생성된 DCCR용 타이밍 신호 및 프레임 오프셋신호를 입력받아 병렬로 변환시킨 후, 상기 STM-N 프레임내의 각 위치에 병렬로 삽입한다. DCCM 데이터의 삽입 방법은 DCCR 데이터 삽입 방법과 동일하나, 직렬 DCCM 데이터는 한 프레임에 아홉 바이트(총 72 비트)로 구성되어 있어, DCC 클럭 발생 장치(310)는 각 바이트의 첫번째 비트에서만 "하이"가 되는 총 아홉개의 타이밍신호를 한 프레임 동안 발생시키고, 아홉 바이트 중 첫번째 바이트의 첫번째 비트에서만 "하이"가 되는 한개의 프리임 오프셋신호를 한 프레임 동안 발생시킨다.
반면에, 도 3b에서 보여진 바와 같이, 일반적인 STM-N 동기식 전송 시스템이 수신 모드이면, 상기 STM-N 프레임에서 추출된 병렬 DCCR 데이터와 DCCM 데이터는 DCC 클럭 발생 장치(310)에서 제공하는 192kHz 클럭과 576kHz 클럭 및 해당되는 타이밍신호와 프레임 오프셋신호를 사용하여 각각 직렬 192kbit/s DCCR 데이터와 직렬 576kbit/s DCCM 데이터로 변환되어 해당 클럭과 함께 외부 장치(320)로 출력된다.
본 발명인 DCC 클럭 발생 장치(310)에서 생성되는 192 kHz 클럭과 576 kHz 클럭은 내부 데이터 리타이밍용 및 데이터의 직렬/병렬 변환시에 사용되며 동시에 외부 장치와 연결되어 있어 안정된 주파수의 클럭이 요구된다. 또한, 상기 DCC 클럭 발생 장치에서 생성되는 타이밍 신호와 프레임 오프셋신호는 DCCR 과 DCCM 데이터의 직렬/병렬 변환 및 추출과 삽입에 필요한 타이밍 신호로써, 안정된 클럭에서만 생성이 가능하다. 77.76 MHz 클럭은 192 kHz 클럭과 576 kHz 클럭의 정수배 이므로 77.76 MHz 클럭을 405 분주와 135 분주하면 각각 192 kHz 클럭과 576 kHz 클럭을 얻을 수 있다.
그러나, DCCR용 타이밍신호와 프레임 오프셋신호 그리고 DCCM용 타이밍신호와 프레임 오프셋신호는 77.76 MHz 클럭의 정수배가 아니므로 DCCR용 타이밍신호와 프레임 오프셋신호는 77.76 MHz 클럭을 202.5 분주해야 얻을 수 있고, DCCM용 타이밍신호와 프레임 오프셋신호는 77.76 MHz 클럭을 67.5 분주해야 얻을 수 있어 구현하기가 매우 어려우며 회로 또한 대단히 복잡하다. 그래서, 본 발명에서는 77.76 MHz 클럭을 두개의 576 kHz 클럭으로 분주한 후 이 두개의 576 kHz 클럭을 다시 배타적 논리합 게이트를 이용하여 안정된 1152 kHz 클럭을 생성한 다음 6분주 및 2분주를 통하여 원하는 192 kHz 클럭과 576 kHz 클럭을 발생시키고, 각 데이터 통신 채널의 데이터의 직렬/병렬 변환 및 추출과 삽입 시에 필요한 타이밍 신호들인 타이밍신호와 프레임 오프셋신호를 간단한 회로 구성으로 안정적으로 발생시킨다.
도 4는 본 발명에 따른 데이터 통신 채널의 클럭 발생 장치의 일실시예 블록도를 도시한 것이다.
도 4에 도시된 바와 같이, 본 발명의 데이터 통신 채널의 클럭 발생 장치는, 외부로부터 77.76MHz 클럭과 8kHz 프레임 위치 알림 신호를 입력 받아 1152kHz 클럭(CLK1152)과 이와 관련된 타이밍 신호(MSB1152)를 출력하는 제 1 클럭 발생부(500)와, 제 1 클럭 발생부(500)로부터 1152kHz 클럭(CLK1152)과 타이밍 신호(MSB1152)를 입력받아 567kHz 클럭(CLK576), 프레임 오프셋신호(FO576) 및 타이밍 신호(MSB576)를 출력하는 제 2 클럭 발생부(700)와, 제 1 클럭 발생부(500)로부터 1152kHz 클럭(CLK1152)과 타이밍 신호(MSB1152)를 입력받아 192kHz 클럭(CLK192), 프레임 오프셋신호(FO192) 및 타이밍 신호(MSB192)를 출력하는 제 3 클럭 발생부(900)를 구비한다.
상기한 바와 같은 구조를 갖는 본 발명의 데이터 통신 채널의 클럭 발생 장치의 동작은, 하기 도 5 내지 도 10을 참조하여 상세하게 설명한다.
도 5는 도 4의 제 1 클럭 발생부의 일실시예 블록도를 도시한 것이다.
도 5에 보여진 바와 같이, 도 4의 제 1 클럭 발생부는, 외부로부터 입력되는 8kHz 프레임 위치 알림 신호를 반전시키기 위한 인버터(510)와, 외부로부터 입력되는 선택신호(SEL)에 의해 인버터(310)의 출력신호 및 외부로부터 입력되는 8kHz 프레임 위치 알림 신호를 선택적으로 출력하는 선택부(520)와, 초기화 신호 발생부(530)는 외부로부터 77.76MHz 클럭과 선택부(520)의 출력신호를 입력받아 리셋신호를 출력하는 리셋신호 발생부(530)와, 외부로부터 77.76MHz 클럭과 리셋신호 발생부(530)의 출력신호에 따라, 외부로부터 입력된 입력 논리신호(INLG)를 래치시키는 래치부(540)와, 외부로부터 입력된 77.76MHz 클럭을 카운트하여 7비트 데이터를 출력하는 카운팅부(550)와, 외부로부터 77.76MHz 클럭에 따라 래치부(540)의 출력신호와 카운팅부(550)의 출력신호를 비교하여 출력하는 비교부(560)와, 비교부(560)의 출력신호와 리셋신호 발생부(530)의 출력신호를 논리 연산하여 래치부(540) 및 카운팅부(550)로 출력하는 논리 연산부(570)와, 외부로부터 입력된 77.76MHz 클럭에 따라 래치부(540)의 출력신호와 카운팅부(550)의 출력신호를 입력받아 1152KHz 클럭(CLK1152)을 출력하는 클럭 출력부(580)와, 외부로부터 입력된 77.76MHz 클럭에 따라 래치부(540)의 출력신호를 입력받아 타이밍신호(MSB1152)를 출력하는 타이밍신호 발생부(590)를 구비한다.
래치부(540)는 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 77.76MHz 클럭을 입력받으며, 셋단자(set)가 리셋신호 발생부(530)의 출력단에 접속되고, 리셋단자(reset)가 비교부(560)의 출력단에 접속되고, 출력단자(Q)가 타이밍신호 발생부(590)의 입력단에 접속된 제 1 D-플립플롭(541)과, 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 77.76MHz 클럭을 입력받으며, 셋단자(set)가 비교부(560)의 출력단에 접속되고, 리셋단자(reset)가 논리 연산부(570)의 출력단에 접속되고, 출력단자(Q)가 비교부(560) 및 제 1 클럭 출력부(580)의 입력단에 접속된 제 2 D-플립플롭(542)와, 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 77.76MHz 클럭을 입력받으며, 셋단자(set)가 비교부(560)의 출력단에 접속되고, 리셋단자(reset)가 논리 연산부(570)의 출력단에 접속되고, 출력단자(Q)가 비교부(560) 및 클럭 출력부(580)의 입력단에 접속된 제 3 D-플립플롭(543)을 구비한다.
카운팅부(550)는 클럭단자(clk)로 77.76MHz 클럭을 입력받고, 리셋단자(reset)가 논리 연산부(570)의 출력단에 접속되고, 출력단자(CNTA)가 비교부(560)의 입력단에 접속된 제 1 계수기(551)와, 클럭단자(clk)로 77.76MHz 클럭을 입력받고, 셋단자(set)가 리셋신호 발생부(530)의 출력단에 접속되고, 리셋단자(reset)가 논리 연산부(570)의 출력단에 접속되고, 출력단자(CNTB)가 비교부(560)의 입력단에 접속된 제 2 계수기(552)를 구비한다.
비교부(560)는 클럭단자(clk)로 77.76MHz 클럭을 입력받고, 일입력단자(A)가 제 2 D-플립플롭(542)의 출력단에 접속되며, 타입력단자(B)가 제 1 계수기(551)의 출력단에 접속되고, 출력단자(Z)가 논리 연산부(570)의 입력단에 접속된 제 1 비교기(571)와, 클럭단자(clk)로 77.76MHz 클럭을 입력받고, 일입력단자(A)가 제 2 D-플립플롭(542)의 출력단에 접속되며, 타입력단자(B)가 제 1 계수기(551)의 출력단에 접속되고, 출력단자(Z)가 제 1 D-플립플롭(541)의 리셋단자(reset)와 논리 연산부(570)의 입력단에 접속된 제 2 비교기(572)와, 클럭단자(clk)로 77.76MHz 클럭을 입력받고, 일입력단자(A)가 제 3 D-플립플롭(543)의 출력단에 접속되며, 타입력단자(B)가 제 2 계수기(552)의 출력단에 접속되고, 출력단자(Z)가 논리 연산부(570)의 입력단에 접속된 제 3 및 제 4 비교기(573, 574)를 구비한다.
논리 연산부(570)는 입력단들로 각각 입력된 리셋신호 발생부(530)의 출력신호와 제 1 비교기(561)의 출력신호를 논리곱하여 제 2 D-플립플롭(542)의 리셋단자(reset)로 출력하는 제 1 논리곱 게이트(571)와, 입력단들로 각각 입력된 리셋신호 발생부(530)의 출력신호, 제 1 비교기(561)의 출력신호 및 제 2 비교기(562)의 출력신호를 논리곱하여 제 1 계수기(551)의 리셋단자(reset)로 출력하는 제 2 논리곱 게이트(572)와, 입력단들로 각각 입력된 리셋신호 발생부(530)의 출력신호와 제 3 비교기(563)의 출력신호를 논리곱하여 제 3 D-플립플롭(543)의 리셋단자(reset)로 출력하는 제 3 논리곱 게이트(573)와, 입력단들로 각각 입력된 제 3 및 제 4 비교기(563, 564)의 출력신호를 논리곱하여 제 2 계수기(552)의 리셋단자(reset)로 출력하는 제 4 논리곱 게이트(574)를 구비한다.
제 1 클럭 출력부(580)는 제 2 및 제 3 D-플립플롭(542, 543)의 출력신호를 배타적 논리합하여 출력하는 배타적 논리합 게이트(581)와, 클럭단자(clk)로 77.76MHz 클럭을 입력받고, 입력단자(D)가 배타적 논리합 게이트(581)의 출력단에 접속되며, 출력단자(Q)를 통해 클럭(CLK1152)를 출력하는 제 4 D-플립플롭(582)를 구비한다.
타이밍신호 발생부(590)는 클럭단자(clk)로 77.76MHz 클럭을 입력받고, 입력단자(D)가 제 1 D-플립플롭(541)의 출력단에 접속되며, 출력단자(D)를 통해 타이밍신호(MSB1152)를 출력하는 제 5 D-플립플롭(591)로 구성된다.
한편, 제 1 및 제 2 계수기(551, 552)은 각각 7진 계수기이다.
상기한 바와 같은 구조를 갖는 도 4의 제 1 클럭 발생부의 동작을 상세하게 설명하면 다음과 같다.
외부로부터 입력되는 8kHz 프레임 위치 알림 신호는 인버터(510)에 의해 반전되어 선택부(520)의 입력단자(A)로 입력되고, 또한 8kHz 프레임 위치 알림 신호는 곧바로 선택부(520)의 입력단자(B)로 입력된다. 선택부(520)는 외부로부터 입력되는 선택신호(SEL)에 따라 시스템에 맞게 적용되는 8kHz 프레임 위치 알림 신호를 선택하여 리셋신호 발생부(530)로 출력한다. 리셋신호 발생부(530)는 선택부(520)로부터 출력된 8kHz 프레임 위치 알림 신호를 입력단자(A)로 입력 받고, 외부로부터 입력되는 77.76MHz 입력 클럭을 입력단자(B)로 입력받아, 77.76MHz 클럭이 "로우"에서 "하이"로 천이할 때, 8kHz 프레임 위치 알림 신호가 "하이" 상태인지 "로우" 상태인지를 판단하여, "하이"상태로 판단될 때만 출력단자(Z)를 통해 "로우"상태의 리셋신호를 출력한다.
제 1 D-플립플롭(541)은 리셋신호 발생부(530)로부터 출력된 "로우"상태의 리셋신호에 의해 출력단자(Q)를 통해 "하이"신호를 출력한다. 제 2 D-플립플롭(542)은 리셋신호 발생부(530)로부터 출력된 "로우"상태의 리셋신호에 의해 출력단자(Q)를 통해 "로우"신호를 출력한다.
제 1 계수기(551)은 리셋신호 발생부(530)로부터 출력된 "로우"상태의 리셋신호에 의해 외부로부터 입력된 입력 논리신호(INLG) "0"을 카운트하여 출력단자(CNTA)를 통해 출력 신호값 "0"을 출력하고, 제 2 계수기(552)은 리셋신호 발생부(530)로부터 출력된 "로우"상태의 리셋신호에 의해 외부로부터 입력된 입력 논리신호(INLG) "0"을 카운트하여 출력단자(CNTB)를 통해 출력 신호값 "34"를 출력한다. 그리고, 외부로부터 입력되는 77.76MHz 클럭이 "로우"에서 "하이"로 천이할 때, 제 1 및 제 2 계수기(551, 552)의 출력신호값은 각각 1씩 증가한다.
제 1 비교기(561)는 제 2 D-플립플롭(542)의 출력 신호와 제 1 계수기(551)의 출력신호를 각각 일입력단자(A)와 타입력단자(B)로 입력 받아 비교하는데, 제 2 D-플립플롭(542)의 출력신호가 "하이"상태이고, 제 1 계수기(551)의 출력신호값이 "43"일 경우에만, 제 1 비교기(561)는 출력단자(Z)를 통해 "로우" 신호를 출력한다. 제 1 논리곱 게이트(571)는 제 1 비교기(561)로부터 출력된 "로우" 신호를 입력받아 "로우" 신호를 출력하여, 제 2 D-플립플롭(542)의 출력신호를 "로우" 상태로 리셋시킨다. 또한, 제 2 논리곱 게이트(572)는 제 1 비교기(561)로부터 출력된 "로우" 신호를 입력받아 "로우" 신호를 출력하여, 제 1 계수기(551)의 출력신호를 "0" 상태로 리셋시킨다.
제 2 비교기(561)는 제 2 D-플립플롭(542)의 출력신호와 제 1 계수기(551)의 출력신호를 각각 일입력단자(A)와 타입력단자(B) 입력 받아 비교하는데, 제 1 D-플립플롭(542)의 출력신호가 "로우"상태이고, 제 1 계수기(551)의 출력신호값이 "44"일 경우에만, 출력단자(Z)를 통해 "로우"상태의 출력신호를 출력한다. 이어서, 제 2 D-플립플롭(542)는 제 2 비교기(561)로부터 출력된 "로우" 신호에 의해 "하이" 상태로 셋트되고, 제 1 계수기(551)은 제 2 논리곱 게이트(572)로부터 출력된 "로우" 신호에 의해 출력신호값 "0"을 출력하고, 제 1 D-플립플롭(541)은 제 2 비교기(561)로부터 출력된 "로우" 신호에 의해 "로우"상태의 출력신호를 출력한다.
이어서, 클럭 출력부(580)는 외부로부터 입력되는 77.76MHz 입력 클럭에 따라 제 2 및 제 3 D-플립플롭(542, 543)의 출력신호를 입력받아 하나의 576kHz 클럭(CLK1152)를 출력하고, 타이밍 신호 발생부(590)는 외부로부터 입력되는 77.76MHz 입력 클럭에 따라 제 1 D-플립플롭(541)의 출력신호를 입력받아 한 프레임에 한번 "하이"로 천이되는 타이밍 신호(MSB1152)를 출력한다.
제 3 비교기(563)는 제 3 D-플립플롭(543)의 출력신호와 제 2 계수기(552)의 출력신호를 각각 일입력단자(A)와 타입력단자(B)로 입력 받아 비교하는데, 제 3 D-플립플롭(543)의 출력신호가 "하이"상태이고, 제 2 계수기(552)의 출력신호값이 "43"일 경우에만, 제 3 비교기(563)는 출력단자(Z)를 통해 "로우" 신호를 출력하며, 또한 제 3 논리곱 게이트(573)는 "로우" 신호를 제 3 D-플립플롭(543)으로 출력하고, 제 4 논리곱 게이트(574)는 "로우"신호를 제 2 계수기(552)으로 출력한다. 이어서, 제 3 D-플립플롭(543)은 제 3 논리곱 게이트(573)로부터 출력된 "로우" 신호에 의해 출력단자(Q)를 통해 "로우" 신호를 출력하고, 제 2 계수기(552)는 출력단자(CNTB)를 통해 출력신호값 "0"을 출력한다.
제 4 비교기(564)는 제 3 D-플립플롭(543)의 출력신호와 제 2 계수기(552)의 출력신호를 각각 일입력단자(A)와 타입력단자(B)로 입력 받아 비교하는데, 제 3 D-플립플롭(543)의 출력신호가 "로우"상태이고, 제 2 계수기(552)의 출력신호값이 "44"일 경우에만, 출력단자(Z)를 통해 "로우" 신호를 출력한다. 제 3 D-플립플롭(543)은 제 4 비교기(564)로부터 출력된 "로우" 신호에 의해 출력단자(Q)를 통해 "하이" 신호를 출력하고, 제 4 논리곱 게이트(574)는 제 4 비교기(564)로부터 출력된 "로우"신호를 입력받아 "로우" 신호를 제 2 계수기(552)로 출력한다. 제 2 계수기(552)은 제 4 논리곱 게이트(574)로부터 출력된 "로우" 신호에 의해 출력단자(CNTB)를 통해 출력신호값 "0"을 출력한다.
제 2 D-플립플롭(542)의 출력신호와 제 3 D-플립플롭(543)의 출력신호는 모두 576kHz 클럭이나 서로 위상이 다르다. 배타적 논리합 게이트(581)는 제 2 D-플립플롭(542)의 출력신호와 제 3 D-플립플롭(543)의 출력신호를 배타적 논리합하여 1152kHz 클럭을 출력하고, 제 4 D-플립플롭(582)은 배타적 논리합 게이트(581)의 출력신호를 77.76MHz 클럭으로 리타이밍하여 1152kHz 클럭(CLK1152)을 제 2 및 제 3 클럭 발생부(700, 900)로 출력한다. 또한, 타이밍신호 발생부(590)의 제 5 D-플립플롭(591)은 제 1 D-플립플롭(541)의 출력신호를 77.76 MHz 클럭으로 리타이밍하여 한 프레임에 한 번 "하이"로 천이하는 타이밍신호(MSB1152)를 제 2 및 제 3 클럭 발생부(700, 900)로 출력한다.
도 6은 도 5의 제 1 클럭 발생부의 타이밍도를 도시한 것이다.
도 6에 도시된 바와 같이, (a1)은 외부로부터 입력되는 8kHz 프레임 위치 알림 신호의 타이밍, (b1)은 외부로부터 입력되는 77.76MHz 클럭의 타이밍, (c1)은 제 1 계수기(551)의 출력 타이밍, (d1)은 제 2 계수기(552)의 출력 타이밍, (e1)은 제 2 D-플립플롭(542)의 출력 타이밍, (f1)은 제 3 D-플립플롭(543)의 출력 타이밍, (g1)은 제 5 D-플립플롭(591)의 출력 타이밍, (h1)은 제 4 D-플립플롭(582)의 출력 타이밍이다.
도 7은 도 4의 제 2 클럭 발생부의 일실시예 블록도를 도시한 것이다.
도 7에 도시된 바와 같이, 도 1의 제 2 클럭 발생부는, 1 클럭 발생부(500)로부터 출력된 타이밍신호(MSB1152)와 1152kHz 클럭(CLK1152)를 입력받아 리셋신호를 제공하는 리셋신호 발생부(710)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라, 외부로부터 입력된 입력 논리신호(INLG)를 래치시키는 래치부(720)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(720)의 출력신호들을 비교하여 출력하는 비교부(730)와, 비교부(730)의 출력신호를 카운트하여 출력하는 카운팅부(740)와, 리셋신호 발생부(710)의 출력신호와 카운팅부(740)의 출력신호를 논리 조합하여 출력하는 논리 연산부(750)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(720)의 출력신호를 입력받아 프레임 오프셋신호(FO576)를 외부로 출력하는 프레임 오프셋신호 발생부(760)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(720)의 출력신호를 입력받아 타이밍신호(MSB576)를 출력하는 타임이신호 발생부(770)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(720)의 출력신호를 입력받아 576KHz 클럭(CLK576)을 외부로 출력하는 클럭 출력부(780)를 구비한다.
또한, 도 4의 제 2 클럭 발생부는 논리 연산부(750)의 출력신호를 반전시키기 위한 인버터(790)를 더 구비한다.
래치부(720)는 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)을 입력받으며, 셋단자(set)가 리셋신호 발생부(710)의 출력단에 접속되고, 리셋단자(reset)가 비교부(730)의 출력단에 접속되고, 출력단자(Q)가 프레임 오프셋신호 발생부(760)의 입력단에 접속된 제 6 D-플립플롭(721)과, 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)을 입력받으며, 셋단자(set)가 논리 연산부(750)의 출력단에 접속되고, 리셋단자(reset)가 인버터(790)의 출력단에 접속되며, 출력단자(Q)가 타이밍신호 발생부(770)의 입력단에 접속된 제 7 D-플립플롭(722)과, 입력단자(D)가 일출력단자(QB)에 접속되고, 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)을 입력받으며, 리셋단자(reset)가 리셋신호 발생부(710)의 출력단에 접속되며, 타출력단자(Q)가 비교부(730)의 입력단에 접속된 제 8 D-플립플롭(723)을 구비한다.
비교부(730)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받아, 일입력단자(A)로 입력된 제 6 D-플립플롭(721)의 출력신호와 타입력단자(B)로 입력된 제 8 D-플립플롭(723)의 출력신호를 비교하여 비교값을 일출력단자(Z0)를 통해 제 6 D-플립플롭(721)의 리셋단자(reset)로 출력하고, 타출력단자(Z1)를 통해 카운팅부(740)로 출력하는 제 5 비교기(731)를 구비한다.
카운팅부(740)는 리셋단자(reset)가 리셋신호 발생부(710)의 출력단에 접속되고, 클럭단자(clk)로 입력되는 제 5 비교기(731)의 출력신호를 카운트하여 출력단자(Q0, Q1, Q2)들을 통해 출력하는 제 3 계수기(741)으로 구성된다.
논리 연산부(750)는 카운팅부(740)의 출력신호들을 논리합하여 출력하는 논리합 게이트(751)와, 논리합 게이트(751)의 출력신호와 리셋신호 발생부(710)의 출력신호를 논리곱하여 출력하는 제 5 논리곱 게이트(752)를 구비한다.
프레임 오프셋신호 발생부(760)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받고, 입력단자(D)가 제 6 D-플립플롭(721)의 출력단에 접속되며, 출력단자(Q)를 통해 프레임 오프셋신호(FO576)를 출력하는 제 8 D-플립플롭(761)로 구성된다.
타이밍신호 발생부(770)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받고, 입력단자(D)가 제 7 D-플립플롭(722)의 출력단에 접속되며, 출력단자(Q)를 통해 타이밍신호(MSB576)를 출력하는 제 9 D-플립플롭(771)로 구성된다.
클럭 출력부(781)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받고, 입력단자(D)가 제 8 D-플립플롭(723)의 출력단에 접속되며, 출력단자(Q)를 통해 576KHz 클럭(CLK576)을 출력하는 제 9 D-플립플롭(781)로 구성된다.
한편, 제 3 계수기(741)은 3진 계수기인다.
상기한 바와 같은 구조를 갖는 도 4의 제 2 클럭 발생부의 동작을 상세하게 설명하면 다음과 같다.
리셋신호 발생부(710)는 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)와 타이밍신호(MSB1152)를 각각 일입력단자(A)와 타입력단자(B)로 입력받아, 클럭(CLK1152) "로우"에서 "하이"로 천이할 때, 타이밍신호(MSB1152)가 "하이" 상태인지 "로우" 상태인지를 판단하여, "하이" 상태로 판단될 때만, 출력단자(Z)를 통해 "로우"신호를 출력한다.
제 6 및 제 7 D-플립플롭(721, 722)은 각각 리셋신호 발생부(710)로부터 출력된 "로우"신호에 의해 "하이"상태의 출력신호를 출력한다. 제 8 D-플립플롭(723)은 리셋신호 발생부(710)로부터 출력된 "로우"신호에 의해 "로우"상태의 출력신호를 출력하고, 카운팅부(740)의 제 3 계수기(741)은 리셋신호 발생부(710)로부터 출력된 "로우"신호에 의해 출력단자(Q0, Q1, Q2)들을 통해 "로우"상태의 출력신호를 출력한다.
제 8 D-플립플롭(723)은 반전출력단자(QB)로부터 출력된 신호를 입력단자(D)로 궤환시킨 다음 출력단자(Q)를 통해 1152kHz 클럭(CLK1152)을 2분주시킨 576kHz 클럭을 출력한다.
제 5 비교기(731)는 제 6 D-플립플롭(721)의 출력신호와 제 8 D-플립플롭(723)의 출력신호를 일입력단자(A)와 타입력단자(B)로 입력받아, 클럭(CLK1152)이 "로우"에서 "하이"로 천이할 때 비교하는데, 제 8 D-플립플롭(723)의 출력신호가 "하이"인 경우에만 출력단자(Z0)를 통해 "로우"신호를 출력하고, 출력단자(Z1)를 통해 "하이"신호를 출력한다.
제 5 D-플립플롭(721)은 제 5 비교기(731)의 출력단자(Z0)를 통해 출력된 "로우" 신호에 의해 "로우"신호를 출력하고, 제 3 계수기(741)의 출력신호는 제 5 비교기(731)의 출력단자(Z1)를 통해 출력되는 신호가 "로우"에서 "하이"로 천이될 때 1씩 증가된다.
제 3 계수기(741)이 출력단자(Q0, Q1, Q2)들을 통해 "로우"신호를 출력할 경우에, 논리합 게이트(751)는 "로우"신호를 출력하고, 제 5 논리곱 게이트(752)는 논리합 게이트(751)로부터 출력된 "로우" 신호를 입력받아 "로우"신호를 출력한다. 제 7 D-플립플롭(722)은 제 5 논리곱 게이트(752)로부터 출력된 "로우"신호에 의해 출력단자(Q)를 통해 "하이"신호를 출력한다.
이어서, 프레임 오프셋신호 발생부(760)의 제 8 D-플립플롭(761)은 제 6 D-플립플롭(721)으로부터 출력된 신호를 클럭(CLK1152)으로 리타이밍시켜 한 프레임에 한번 "하이"로 천이하는 프레임 오프셋신호(FO576)를 출력하고, 타이밍신호 발생부(770)의 제 9 D-플립플롭(771)은 제 7 D-플립플롭(722)으로부터 출력된 신호를 클럭(CLK1152)으로 리타이밍시켜 한 프레임에 아홉번 "하이"로 천이하는 타이밍신호(MSB576)를 출력하며, 클럭 출력부(780)의 제 10 D-플립플롭(781)은 제 8 D-플립플롭(723)으로부터 출력된 신호를 클럭(CLK1152)으로 리타이밍시켜 클럭(CLK576)을 출력한다.
도 8은 도 7의 제 2 클럭 발생부의 타이밍도를 도시한 것이다.
도 8에 도시된 바와 같이, (a2)는 제 1 클럭 발생부(500)로부터 출력되는 타이밍신호(MSB1152)의 출력 타이밍, (b2)는 제 1 클럭 발생부(500)로부터 출력되는 클럭(CLK1152)의 출력 타이밍, (c2)는 제 3 계수기(741)으로부터 출력되는 신호의 출력 타이밍, (d2)는 제 8 D-플립플롭(761)으로부터 출력되는 프레임 오프셋신호(FO576)의 출력 타이밍, (e2)는 제 9 D-플립플롭(771)으로부터 출력되는 타이밍신호(MSB576)의 출력 타이밍, (f2)는 제 10 D-플립플롭(781)로부터 출력되는 클럭(CLK576)의 출력 타이밍이다.
도 9는 도 4의 제 3 클럭 발생부의 일실시예 블록도를 도시한 것이다.
도 9에 도시된 바와 같이, 도 4의 제 3 클럭 발생부는, 제 1 클럭 발생부(500)로부터 출력된 타이밍신호(MSB1152)와 1152kHz 클럭(CLK1152)를 입력받아 리셋신호를 제공하는 리셋신호 발생부(910)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라, 외부로부터 입력된 입력 논리신호(INLG)를 래치시키는 래치부(920)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(920)의 출력신호들을 비교하여 출력하는 비교부(930)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152) 및 비교부(730)의 출력신호를 카운트하여 출력하는 카운팅부(940)와, 리셋신호 발생부(910)의 출력신호와 카운팅부(940)의 출력신호를 논리 조합하여 출력하는 제 1 논리 연산부(950)와, 카운팅부(940)의 출력신호들을 논리 조합하여 출력하는 제 2 논리 연산부(960)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(920)의 출력신호를 입력받아 프레임 오프셋신호(FO192)를 외부로 출력하는 프레임 오프셋신호 발생부(970)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(920)의 출력신호를 입력받아 타이밍신호(MSB192)를 출력하는 타임이신호 발생부(980)와, 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)에 따라 래치부(920)의 출력신호를 입력받아 192KHz 클럭(CLK192)을 외부로 출력하는 클럭 출력부(990)를 구비한다.
또한, 도 4의 제 3 클럭 발생부는 제 2 논리 연산부(960)의 출력신호를 반전시키기 위한 제 1 인버터(901)와, 비교부(930)의 출력신호를 반전시키기 위한 제 2 인버터(902)를 더 구비한다.
래치부(920)는 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)을 입력받으며, 셋단자(set)가 리셋신호 발생부(910)의 출력단에 접속되고, 리셋단자(reset)가 비교부(930)의 출력단에 접속되고, 출력단자(Q)가 프레임 오프셋신호 발생부(970)의 입력단에 접속된 제 11 D-플립플롭(921)과, 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)을 입력받으며, 셋단자(set)가 제 1 논리 연산부(950)의 출력단에 접속되고, 리셋단자(reset)가 제 1 인버터(901)의 출력단에 접속되며, 출력단자(Q)가 타이밍신호 발생부(980)의 입력단에 접속된 제 12 D-플립플롭(922)과, 입력단자(D)로 입력 논리신호(INLG)를 입력받고, 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)을 입력받으며, 셋단자(set)가 비교부(930)의 출력단에 접속되고, 리셋단자(reset)가 리셋신호 발생부(910)의 출력단에 접속되며, 출력단자(Q)가 비교부(930)의 입력단에 접속된 제 3 D-플립플롭(923)을 구비한다.
비교부(930)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받아, 제 1 입력단자(A)로 입력된 제 11 D-플립플롭(921)의 출력신호, 제 2 입력단자(B)로 입력된 제 13 D-플립플롭(923)의 출력신호 및 제 2 논리 연산부(960)의 출력신호를 비교하여 비교값을 일출력단자(Z0)를 통해 제 13 D-플립플롭(923)의 셋단자(set) 및 제 1 논리 연산부(950)의 입력단으로 출력하고, 비교값을 타출력단자(Z1)를 통해 카운팅부(940)의 입력단으로 출력하는 제 6 비교기(931)로 구성된다.
카운팅부(940)는 리셋단자(reset)가 제 1 논리 연산부(950)의 출력단에 접속되고, 클럭단자(clk)로 입력되는 비교기(931)의 출력신호를 카운트하여 출력단자(Q0, Q1)들을 통해 출력하는 제 4 계수기(941)과, 리셋단자(reset)가 리셋신호 발생부(910)의 출력단에 접속되고, 클럭단자(clk)를 통해 입력되는 비교부(930)의 출력신호를 카운트하여 출력단자(Q0, Q1,Q2)들을 통해 출력하는 제 5 계수기(942)을 구비한다.
제 1 논리 연산부(950)는 리셋신호 발생부(910)의 출력신호와 제 2 논리 연산부(960)의 출력신호를 논리곱하여 제 12 D-플립플롭(922)의 셋단자(set)로 출력하는 제 6 논리곱 게이트(951)와, 리셋신호 발생부(910)의 출력신호와 비교부(930)의 출력신호를 논리곱하여 제 13 D-플립플롭(922)의 리셋단자(reset)로 출력하는 제 7 논리곱 게이트(952)와, 리셋신호 발생부(910)의 출력신호와 비교부(930)의 출력신호를 논리곱하여 제 4 계수기(941)의 리셋단자(reset)로 출력하는 제 8 논리곱 게이트(953)를 구비한다.
제 2 논리 연산부(960)는 제 4 계수기(941)의 출력단자(Q0, Q1)들을 통해 출력된 신호들을 논리 곱하여 제 6 비교기(931)의 입력단자(C)로 출력하는 출력하는 제 9 논리곱 게이트(961)와, 제 5 계수기(942)의 출력단자(Q0, Q1,Q2)들을 통해 출력된 신호들을 논리합하여 인버터(901)를 거쳐 제 12 D-플립플롭(922)의 리셋단자(reset)로 출력하는 논리합 게이트(962)를 구비한다.
프레임 오프셋신호 발생부(970)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받고, 입력단자(D)가 제 11 D-플립플롭(921)의 출력단자(Q)에 접속되며, 출력단자(Q)를 통해 프레임 오프셋신호(FO192)를 출력하는 제 14 D-플립플롭(971)로 구성된다.
타이밍신호 발생부(980)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받고, 입력단자(D)가 제 12 D-플립플롭(922)의 출력단자(Q)에 접속되며, 출력단자(Q)를 통해 타이밍신호(MSB192)를 출력하는 제 15 D-플립플롭(981)로 구성된다.
클럭 출력부(990)는 클럭단자(clk)로 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)를 입력받고, 입력단자(D)가 제 13 D-플립플롭(923)의 출력단자(Q)에 접속되며, 출력단자(Q)를 통해 192KHz 클럭(CLK192)을 출력하는 제 16 D-플립플롭(990)로 구성된다.
한편, 제 4 계수기(941)은 2진 계수기이고, 제 5 계수기(942)은 3진 계수기이다.
상기한 바와 같은 구조를 갖는 도 4의 제 3 클럭 발생부의 동작을 상세하게 설명하면 다음과 같다.
리셋신호 발생부(910)는 제 1 클럭 발생부(500)로부터 출력된 1152kHz 클럭(CLK1152)와 타이밍신호(MSB1152)를 일입력단자(A)와 타입력단자(B)로 입력받아, 클럭(CLK1152)이 "로우"에서 "하이"로 천이할 때 타이밍신호(MSB1152)가 "하이" 상태인지 "로우"상태인지를 판단하여, "하이"상태로 판단될 때만, 출력단자(Z)를 통해 "로우"상태의 리셋신호를 출력한다.
제 11 및 제 12 D-플립플롭(921, 922)은 각각 리셋신호 발생부(910)로부터 출력된 "로우"상태의 출력신호에 의해 "하이"신호를 출력한다.
제 13 D-플립플롭(923)은 리셋신호 발생부(910)로부터 출력된 "로우"상태의 출력신호에 의해 출력단자(Q)를 통해 "로우"신호를 출력하고, 제 4 계수기(941)은 리셋신호 발생부(910)로부터 출력된 "로우"상태의 출력신호에 의해 출력단자(Q0, Q1)들을 통해 "로우"신호를 출력하고, 제 5 계수기은 리셋신호 발생부(910)로부터 출력된 "로우"상태의 출력신호에 의해 출력단자(Q0, Q1, Q2)들을 통해 "로우"신호를 출력한다. 여기서, 제 4 계수기(941)의 출력신호는 클럭(CLK1152)가 "로우"에서 "하이"로 천이할 때 1씩 증가된다.
제 6 비교기(931)는 제 11 및 제 13 D-플립플롭(921, 923)의 출력신호와 제 9 논리곱 게이트(961)의 출력신호를 각각 입력단자(A, B, C)를 통해 입력받아, 클럭(CLK1152)이 "로우"에서 "하이"로 천이할 때 비교하는데, 제 6 비교기(931)는 입력단자(B)를 통해 "로우"상태의 신호가 입력되고, 입력단자(C)를 통해 "하이"상태의 신호가 입력는 경우에만, 출력단자(Z0)를 통해 "로우"신호를 출력한다.
제 13 D-플립플롭(923)은 제 6 비교기(931)로부터 출력된 "로우"신호에 의해 출력단자(Q)를 통해 "하이" 신호를 출력한다. 제 8 논리곱 게이트(953)는 제 6 비교기(931)로부터 출력된 "로우"신호를 논리곱하여 "로우"신호를 제 4 계수기(941)으로 출력하고, 제 4 계수기(941)은 제 8 논리곱 게이트(953)로부터 출력된 "로우" 신호에 의해 출력단자(Q0, Q1)을 통해 "로우"신호를 출력한다.
제 6 비교기(931)는 입력단자(A, B, C)들을 통해 모두 "하이"신호가 입력될 경우에만, 출력단자(Z1)를 통해 "로우"신호를 출력한다. 제 11 및 제 13 D-플립플롭(921, 923)은 각각 제 6 비교기(931)의 출력단자(Z1)을 통해 출력된 "로우"신호에 의해 "로우"상태의 출력신호를 출력한다.
제 8 논리곱 게이트(953)는 제 6 비교기(931)의 출력단자(Z1)을 통해 출력된 "로우"신호를 논리곱하여 "로우"신호를 제 4 계수기(941)으로 출력한다. 제 4 계수기(941)은 제 8 논리곱 게이트(953)로부터 출력된 "로우"신호에 의해 출력단자(Q0, Q1)를 통해 "로우"신호를 출력한다.
제 6 비교기(931)의 출력단자(Z1)를 통해 출력된 신호는 인버터(902)를 통해 반전되어 제 5 계수기(940)으로 전달되는데, 제 5 계수기(942)의 출력신호는 인버터(020의 출력신호가 "로우"에서 "하이"로 천이할 때 1씩 증가된다.
제 5 계수기(942)의 출력단자(Q0, Q1, Q2)들을 통해 출력되는 모든 신호가 "로우" 일 때, 논리합 게이트(962)는 제 5 계수기(942)의 출력신호를 논리합하여 "로우"신호를 출력한다. 제 12 D-플립플롭(922)은 논리합 게이트(962)로부터 출력된 "로우"신호에 의해 "하이"신호를 출력한다.
이어서, 프레임 오프셋신호 발생부(970)의 제 14 D-플립플롭(971)은 제 11 D-플립플롭(921)으로부터 출력된 신호를 클럭(CLK1152)으로 리타이밍시켜 한 프레임에 한번 "하이"로 천이하는 프레임 오프셋신호(FO192)를 출력하고, 타이밍신호 발생부(980)의 제 15 D-플립플롭(981)은 제 12 D-플립플롭(922)으로부터 출력된 신호를 클럭(CLK1152)으로 리타이밍시켜 한 프레임에 세번 "하이"로 천이하는 타이밍신호(MSB192)를 출력하며, 클럭 출력부(990)의 제 16 D-플립플롭(991)은 제 13 D-플립플롭(923)으로부터 출력된 신호를 클럭(CLK1152)으로 리타이밍시켜 클럭(CLK192)을 출력한다.
도 10은 도 9의 제 3 클럭 발생부의 타이밍도를 도시한 것이다.
도 10에 도시된 바와 같이, (a3)은 제 1 클럭 발생부(500)로부터 출력되는 타이밍신호(MSB1152)의 출력 타이밍, (b3)은 제 1 클럭 발생부(500)로부터 출력되는 클럭(CLK1152)의 출력 타이밍, (c3)은 제 4 계수기(941)으로부터 출력되는 신호의 출력 타이밍, (d3)은 제 5 계수기(942)으로부터 출력되는 신호의 출력 타이밍, (e3)은 제 14 D-플립플롭(971)으로부터 출력되는 프레임 오프셋신호(FO192)의 출력 타이밍, (f3)은 제 15 D-플립플롭(981)으로부터 출력되는 타이밍신호(MSB192)의 출력 타이밍, (g3)은 제 11 D-플립플롭(991)으로부터 출력되는 클럭(CLK192)의 출력 타이밍이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이 본 발명의 데이터 통신 채널의 클럭 발생 장치는, STM-N 동기식 전송 시스템 등에서 STM-N 프레임 신호에 포함되어 있는 중계구간 데이터 통신 채널과 다중구간 데이터 통신 채널의 데이터의 삽입과 추출 기능 및 직렬/병렬 변환 기능에 적용함으로써 각 기능들을 보다 안정적이고 신뢰성 높게 수행할 수 있을 뿐 아니라, 각 데이터 통신 채널의 데이터를 최종 처리하는 외부 장치와의 정합에 있어서도 필요한 클럭을 안정적으로 공급함으로써, 상호간의 원활한 데이터 통신이 가능하여 시스템의 전반적인 동작을 향상시키면서도 안정되고 신뢰성 높은 전송 장치를 제공하는 효과가 있다.

Claims (27)

  1. 외부로부터 입력 클럭 및 프레임 위치 알림 신호를 입력받아 소정 주기의 제 1 클럭 및 제 1 타이밍 신호를 출력하는 제 1 클럭 발생수단;
    상기 제 1 클럭 및 제 1 타이밍 신호를 입력받아 제 1 오프셋 신호, 제 2 타이밍 신호 및 소정 주기의 제 2 클럭을 외부로 출력하는 제 2 클럭 발생수단; 및
    상기 제 1 클럭 및 제 1 타이밍 신호를 입력받아 제 2 오프셋 신호, 제 3 타이밍 신호 및 소정 주기의 제 3 클럭을 외부로 출력하는 제 3 클럭 발생수단
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  2. 제 1 항에 있어서,
    상기 제 1 클럭 발생수단은,
    상기 프레임 위치 알림 신호를 반전시키기 위한 반전수단;
    외부로부터 입력되는 선택신호에 의해 상기 반전수단의 출력신호 및 상기 프레임 위치 알림 신호를 선택적으로 출력하는 선택수단;
    상기 입력 클럭과 상기 선택수단의 출력신호를 입력받아 리셋신호를 출력하는 리셋신호 발생수단;
    상기 입력 클럭과 상기 리셋신호 발생수단의 출력신호에 따라, 외부로부터 입력된 입력 논리신호를 래치시키는 래치수단;
    상기 입력 클럭을 카운트하여 출력하는 카운팅수단;
    상기 입력 클럭에 따라 상기 래치수단의 출력신호와 상기 카운팅수단의 출력신호를 비교하여 출력하는 비교수단;
    상기 비교수단의 출력신호와 상기 리셋신호 발생수단의 출력신호를 논리 연산하여 상기 래치수단 및 카운팅수단으로 출력하는 논리 연산수단;
    상기 입력 클럭에 따라 상기 래치수단의 출력신호와 상기 카운팅수단의 출력신호를 입력받아 상기 제 1 클럭을 출력하는 클럭 출력수단; 및
    상기 입력 클럭에 따라 상기 래치수단의 출력신호를 입력받아 제 1 타이밍신호를 출력하는 타이밍신호 발생수단
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  3. 제 2 항에 있어서,
    상기 래치수단은,
    입력단자로 입력 논리신호를 입력받고, 클럭단자로 상기 입력 클럭을 입력받으며, 셋단자가 상기 리셋신호 발생수단의 출력단에 접속되고, 리셋단자가 상기 비교수단의 출력단에 접속되고, 출력단자가 상기 타이밍신호 발생수단의 입력단에 접속된 제 1 D-플립플롭;
    입력단자로 상기 입력 논리신호를 입력받고, 클럭단자로 상기 입력 클럭을 입력받으며, 셋단자가 상기 비교수단의 출력단에 접속되고, 리셋단자가 상기 논리 연산수단의 출력단에 접속되고, 출력단자가 상기 비교수단 및 클럭 출력수단의 입력단에 접속된 제 2 D-플립플롭; 및
    입력단자로 상기 입력 논리신호를 입력받고, 클럭단자로 상기 입력 클럭을 입력받으며, 셋단자가 상기 비교수단의 출력단에 접속되고, 리셋단자가 상기 논리 연산수단의 출력단에 접속되고, 출력단자가 상기 비교수단 및 클럭 출력수단의 입력단에 접속된 제 3 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  4. 제 3 항에 있어서,
    상기 카운팅수단은,
    클럭단자로 상기 입력 클럭을 입력받고, 리셋단자가 상기 논리 연산수단의 출력단에 접속되고, 출력단자가 상기 비교수단의 입력단에 접속된 제 1 계수기; 및
    클럭단자로 상기 입력 클럭을 입력받고, 셋단자가 상기 리셋신호 발생부의 출력단에 접속되고, 리셋단자가 상기 논리 연산수단의 출력단에 접속되고, 출력단자가 상기 비교수단의 입력단에 접속된 제 2 계수기
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  5. 제 4 항에 있어서,
    상기 비교수단은,
    클럭단자로 상기 입력 클럭을 입력받고, 일입력단자가 상기 제 2 D-플립플롭의 출력단에 접속되며, 타입력단자가 상기 제 1 계수기의 출력단에 접속되고, 출력단자가 상기 논리 연산수단의 입력단에 접속된 제 1 비교기;
    클럭단자로 상기 입력 클럭을 입력받고, 일입력단자가 상기 제 2 D-플립플롭의 출력단에 접속되며, 타입력단자가 상기 제 1 계수기의 출력단에 접속되고, 출력단자가 상기 제 1 D-플립플롭의 리셋단자와 상기 논리 연산수단의 입력단에 접속된 제 2 비교기;
    클럭단자로 상기 입력 클럭을 입력받고, 일입력단자가 상기 제 3 D-플립플롭의 출력단에 접속되며, 타입력단자가 상기 제 2 계수기의 출력단에 접속되고, 출력단자가 상기 논리 연산수단의 입력단에 접속된 제 3 및 제 4 비교기
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  6. 제 5 항에 있어서,
    상기 논리 연산수단은,
    입력단들로 각각 입력된 상기 리셋신호 발생수단의 출력신호와 상기 제 1 비교기의 출력신호를 논리곱하여 상기 제 2 D-플립플롭의 리셋단자로 출력하는 제 1 논리 연산부;
    입력단들로 각각 입력된 상기 리셋신호 발생수단의 출력신호, 상기 제 1 비교기의 출력신호 및 상기 제 2 비교기의 출력신호를 논리곱하여 상기 제 1 계수기의 리셋단자로 출력하는 제 2 논리 연산부;
    입력단들로 각각 입력된 상기 리셋신호 발생수단의 출력신호와 상기 제 3 비교기의 출력신호를 논리곱하여 상기 제 3 D-플립플롭의 리셋단자로 출력하는 제 3 논리 연산부; 및
    입력들로 각각 입력된 상기 제 3 및 제 4 비교기의 출력신호를 논리곱하여 상기 제 2 계수기의 리셋단자로 출력하는 제 4 논리 연산부
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  7. 제 6 항에 있어서,
    상기 클럭 출력수단은,
    상기 제 2 및 제 3 D-플립플롭의 출력신호를 배타적 논리합하여 출력하는 제 5 논리 연산부; 및
    클럭단자로 상기 입력 클럭을 입력받고, 입력단자가 상기 제 5 논리 연산부의 출력단에 접속되며, 출력단자를 통해 상기 제 1 클럭을 출력하는 제 4 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  8. 제 7 항에 있어서,
    상기 타이밍신호 발생수단은,
    클럭단자로 상기 입력 클럭을 입력받고, 입력단자가 상기 제 1 D-플립플롭의 출력단에 접속되며, 출력단자를 통해 상기 제 1 타이밍신호를 출력하는 제 5 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  9. 제 1 항에 있어서,
    상기 제 2 클럭 발생수단은,
    상기 제 1 타이밍신호와 제 1 클럭을 입력받아 리셋신호를 제공하는 리셋신호 발생수단;
    상기 제 1 클럭에 따라, 외부로부터 입력된 입력 논리신호를 이용하여 플립플롭 동작을 수행하는 래치수단;
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호들을 비교하여 출력하는 비교수단;
    상기 비교수단의 출력신호를 카운트하여 출력하는 카운팅수단;
    상기 리셋신호와 카운팅수단의 출력신호를 논리 조합하여 출력하는 논리 연산수단;
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호를 입력받아 상기 제 1 프레임 오프셋신호를 외부로 출력하는 프레임 오프셋신호 발생수단;
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호를 입력받아 상기 제 2 타이밍신호를 출력하는 타임이신호 발생수단; 및
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호를 입력받아 상기 제 2 클럭을 외부로 출력하는 클럭 발생수단
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  10. 제 9 항에 있어서,
    상기 래치수단은,
    입력단자로 상기 입력 논리신호를 입력받고, 클럭단자로 상기 제 1 클럭을 입력받으며, 셋단자가 상기 리셋신호 발생수단의 출력단에 접속되고, 리셋단자가 상기 비교수단의 출력단에 접속되고, 출력단자가 상기 프레임 오프셋신호 발생수단의 입력단에 접속된 제 1 D-플립플롭;
    입력단자로 상기 입력 논리신호를 입력받고, 클럭단자로 상기 제 1 클럭을 입력받으며, 셋단자가 상기 논리 연산수단의 출력단에 접속되고, 리셋단자가 상기 논리 연산수단의 출력단에 접속되며, 출력단자가 상기 타이밍신호 발생수단의 입력단에 접속된 제 2 D-플립플롭; 및
    입력단자가 일출력단자에 접속되고, 클럭단자로 상기 제 1 클럭을 입력받으며, 리셋단자가 상기 리셋신호 발생수단의 출력단에 접속되며, 타출력단자가 상기 비교수단의 입력단에 접속된 제 3 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  11. 제 10 항에 있어서,
    상기 비교수단은,
    클럭단자로 상기 클럭를 입력받아, 일입력단자로 입력된 상기 제 1 D-플립플롭의 출력신호와 타입력단자로 입력된 상기 제 2 D-플립플롭의 출력신호를 비교하여 비교값을 일출력단자를 통해 상기 제 1 D-플립플롭의 리셋단자로 출력하고, 타출력단자를 통해 상기 카운팅수단으로 출력하는 비교기
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  12. 제 11 항에 있어서,
    상기 카운팅수단은,
    리셋단자가 상기 리셋신호 발생수단의 출력단에 접속되고, 클럭단자로 입력되는 상기 비교수단의 출력신호를 카운트하여 출력단자들을 통해 출력하는 계수기
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  13. 제 12 항에 있어서,
    상기 논리 연산수단은,
    상기 카운팅수단의 출력신호들을 논리합하여 출력하는 제 1 논리 연산부; 및
    상기 제 1 논리 연산부의 출력신호와 상기 리셋신호 발생수단의 출력신호를 논리곱하여 출력하는 제 2 논리 연산부
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  14. 제 13 항에 있어서,
    상기 프레임 오프셋신호 발생수단은,
    클럭단자로 상기 제 1 클럭을 입력받고, 입력단자가 상기 제 1 D-플립플롭의 출력단에 접속되며, 출력단자를 통해 상기 제 2 프레임 오프셋신호를 출력하는 제 3 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  15. 제 14 항에 있어서,
    상기 타이밍신호 발생수단은,
    클럭단자로 상기 제 1 클럭을 입력받고, 입력단자가 상기 제 2 D-플립플롭의 출력단에 접속되며, 출력단자를 통해 상기 제 2 타이밍신호를 출력하는 제 4 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  16. 제 15 항에 있어서,
    상기 클럭 출력수단은,
    클럭단자로 상기 제 1 클럭을 입력받고, 입력단자가 상기 제 3 D-플립플롭의 출력단에 접속되며, 출력단자를 통해 상기 제 2 클럭을 출력하는 제 5 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  17. 제 13항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 논리 연산부의 출력신호를 반전시키기 위한 반전수단
    을 더 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  18. 제 1 항에 있어서,
    상기 제 3 클럭 발생수단은,
    상기 제 1 타이밍신호와 제 1 클럭을 입력받아 리셋신호를 제공하는 리셋신호 발생수단;
    상기 제 1 클럭에 따라, 외부로부터 입력된 입력 논리신호를 래치시키는 래치수단;
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호들을 비교하여 출력하는 비교수단;
    상기 제 1 클럭 및 비교수단의 출력신호를 카운트하여 출력하는 카운팅수단;
    상기 리셋신호와 카운팅수단의 출력신호를 논리 조합하여 출력하는 제 1 논리 연산수단;
    상기 카운팅수단의 출력신호들을 논리 조합하여 출력하는 제 2 논리 연산수단;
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호를 입력받아 상기 제 2 프레임 오프셋신호를 외부로 출력하는 프레임 오프셋신호 발생수단;
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호를 입력받아 상기 제 3 타이밍신호를 출력하는 타임이신호 발생수단; 및
    상기 제 1 클럭에 따라 상기 래치수단의 출력신호를 입력받아 상기 제 3 클럭을 외부로 출력하는 클럭 출력수단
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  19. 제 18 항에 있어서,
    상기 래치수단은,
    입력단자로 상기 입력 논리신호를 입력받고, 클럭단자로 상기 제 1 클럭을 입력받으며, 셋단자가 상기 리셋신호 발생수단의 출력단에 접속되고, 리셋단자가 상기 비교수단의 출력단에 접속되고, 출력단자가 상기 프레임 오프셋신호 발생수단의 입력단에 접속된 제 1 D-플립플롭;
    입력단자로 상기 입력 논리신호를 입력받고, 클럭단자로 상기 제 1 클럭을 입력받으며, 셋단자가 상기 제 1 논리 연산수단의 출력단에 접속되고, 리셋단자를 통해 상기 제 2 논리 수단의 출력신호를 입력받으며, 출력단자가 상기 타이밍신호 발생수단의 입력단에 접속된 제 2 D-플립플롭; 및
    입력단자로 상기 입력 논리신호를 입력받고, 클럭단자로 상기 제 1 클럭을 입력받으며, 셋단자가 상기 비교수단의 출력단에 접속되고, 리셋단자가 상기 리셋신호 발생수단의 출력단에 접속되고, 출력단자가 상기 비교수단의 입력단에 접속된 제 3 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  20. 제 18 항에 있어서,
    상기 비교수단은,
    클럭단자로 상기 제 1 클럭을 입력받아, 제 1 입력단자로 입력된 상기 제 1 D-플립플롭의 출력신호, 제 2 입력단자로 입력된 상기 제 3 D-플립플롭의 출력신호 및 상기 제 2 논리 연산수단의 출력신호를 비교하여 비교값을 일출력단자를 통해 상기 제 3 D-플립플롭의 셋단자 및 상기 제 1 논리 연산수단의 입력단으로 출력하고, 상기 비교값을 타출력단자를 통해 상기 카운팅수단의 입력단으로 출력하는 비교기
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  21. 제 19 항에 있어서,
    상기 카운팅수단은,
    리셋단자가 상기 제 1 논리 연산수단의 출력단에 접속되고, 클럭단자로 입력되는 상기 비교수단의 출력신호를 카운트하여 출력단자들을 통해 출력하는 제 1 계수기; 및
    리셋단자가 상기 리셋신호 발생수단의 출력단에 접속되고, 클럭단자를 통해 입력되는 상기 비교수단의 출력신호를 카운트하여 출력단자들을 통해 출력하는 제 2 계수기
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  22. 제 20 항에 있어서,
    상기 제 1 논리 연산수단은,
    상기 리셋신호 발생수단의 출력신호와 상기 제 2 논리 연산수단의 출력신호를 논리곱하여 상기 제 2 D-플립플롭의 셋단자로 출력하는 제 1 논리 연산부;
    상기 리셋신호 발생수단의 출력신호와 상기 비교수단의 출력신호를 논리곱하여 상기 제 3 D-플립플롭의 리셋단자로 출력하는 제 2 논리 연산부; 및
    상기 리셋신호 발생수단의 출력신호와 상기 비교수단의 출력신호를 논리곱하여 상기 제 1 계수기의 리셋단자로 출력하는 제 3 논리 연산부
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  23. 제 21 항에 있어서,
    상기 제 2 논리 연산수단은,
    상기 제 1 계수기의 출력단자들을 통해 출력된 신호들을 논리 곱하여 상기 비교수단의 입력단으로 출력하는 출력하는 제 4 논리 연산부; 및
    상기 제 2 계수기의 출력단자들을 통해 출력된 신호들을 논리합하여 상기 제 2 D-플립플롭의 리셋단자로 출력하는 제 5 논리 연산부
    를 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  24. 제 22 항에 있어서,
    상기 프레임 오프셋신호 발생수단은,
    클럭단자로 상기 제 1 클럭을 입력받고, 입력단자가 상기 제 1 D-플립플롭의 출력단자에 접속되며, 출력단자를 통해 상기 제 2 프레임 오프셋신호를 출력하는 제 4 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  25. 제 23 항에 있어서,
    상기 타이밍신호 발생수단은,
    클럭단자로 상기 제 1 클럭을 입력받고, 입력단자가 상기 제 2 D-플립플롭의 출력단자에 접속되며, 출력단자를 통해 제 3 타이밍신호를 출력하는 제 5 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  26. 제 24 항에 있어서,
    상기 클럭 출력수단은,
    클럭단자로 상기 제 1 클럭을 입력받고, 입력단자가 상기 제 3 D-플립플롭의 출력단자에 접속되며, 출력단자를 통해 상기 제 3 클럭을 출력하는 제 6 D-플립플롭
    을 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
  27. 제 18 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 제 5 논리 연산부의 출력신호를 반전시키기 위한 제 1 반전수단; 및
    상기 비교수단의 출력신호를 반전시키기 위한 제 2 반전수단
    을 더 포함하여 이루어진 데이터 통신 채널의 클럭 발생 장치.
KR1019970064105A 1997-11-28 1997-11-28 데이터 통신 채널의 클럭 발생 장치 KR19990043119A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019970064105A KR19990043119A (ko) 1997-11-28 1997-11-28 데이터 통신 채널의 클럭 발생 장치
US09/111,235 US6356566B1 (en) 1997-11-28 1998-07-07 Clock signal generating apparatus for data communication channel

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970064105A KR19990043119A (ko) 1997-11-28 1997-11-28 데이터 통신 채널의 클럭 발생 장치

Publications (1)

Publication Number Publication Date
KR19990043119A true KR19990043119A (ko) 1999-06-15

Family

ID=19525944

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970064105A KR19990043119A (ko) 1997-11-28 1997-11-28 데이터 통신 채널의 클럭 발생 장치

Country Status (2)

Country Link
US (1) US6356566B1 (ko)
KR (1) KR19990043119A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3798292B2 (ja) * 2001-10-31 2006-07-19 富士通株式会社 データ同期化回路及び通信インターフェース回路
US11251706B2 (en) * 2019-05-15 2022-02-15 Texas Instruments Incorporated Multiphase switched mode power supply clocking circuits and related methods

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0712166B2 (ja) * 1988-12-05 1995-02-08 富士通株式会社 同期多重伝送装置
JP2747077B2 (ja) * 1990-02-22 1998-05-06 株式会社東芝 フレーム同期回路
JPH05160825A (ja) * 1991-12-03 1993-06-25 Fujitsu Ltd 同期回路
KR0151908B1 (ko) * 1995-12-21 1998-11-02 양승택 동기식 디지틀 회선분배 장치
JP3710198B2 (ja) * 1996-04-18 2005-10-26 沖電気工業株式会社 Ｓｔｍ−ｎ信号の誤り訂正符号化・復号化方法、ｓｔｍ−ｎ信号の誤り訂正符号化回路及びｓｔｍ−ｎ信号の誤り訂正復号化回路

Also Published As

Publication number Publication date
US6356566B1 (en) 2002-03-12

Similar Documents

Publication Publication Date Title
CN113467696B (zh) 多通道ad数据同步传输系统
US7787499B2 (en) Maintaining synchronization of multiple data channels with a common clock signal
US6593863B2 (en) Serializer
US6949955B2 (en) Synchronizing signals between clock domains
JPH09247116A (ja) 直並列変換回路および並直列変換回路の同期回路
US5757807A (en) Method of and apparatus for extracting or inserting a signal in a time division multiplex communication system
KR19990043119A (ko) 데이터 통신 채널의 클럭 발생 장치
US6788109B2 (en) Asynchronous data transfer between logic box with synchronization circuit
CN111313869A (zh) 一种千兆以太网收发器的时钟切换电路
CN115133927A (zh) 一种同步时钟产生电路模块、功能芯片和多片同步装置
CN114421963A (zh) 一种同步分频电路
US5990811A (en) Transfer clock converter for digital data
US6359908B1 (en) Frame synchronous circuit contributing to SDH signal
EP0942533A2 (en) Circuit for Synchronisation
KR100418017B1 (ko) 데이터 및 클럭 복원회로
US6735270B1 (en) Asynchronous up-down counter and method for operating the same
JP2001230837A (ja) 電話端末装置
JP2000196462A (ja) パラレル／シリアル変換回路及びこれを有する同期多重伝送装置
KR100201283B1 (ko) 통신 시스템의 마이크로 와이어드 제어 및 정합을 수행하기 위한 방법 및 그에 따른 회로
KR19980071826A (ko) 고주파를 카운트하기 위한 카운터
JP3072494B2 (ja) 並列形フレーム同期回路のチャネル選択状態のモニタ回路
KR0165198B1 (ko) 상이한 동기 클럭에서의 직렬데이타 변환회로
CN114095015A (zh) 去毛刺时钟分频电路、方法及终端
KR940007872B1 (ko) Atm 셀 헤드에 대한 바이트 단위 crc 계산 회로
KR0141293B1 (ko) 데이타클럭신호 생성회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
SUBM Surrender of laid-open application requested