KR0165198B1 - 상이한 동기 클럭에서의 직렬데이타 변환회로 - Google Patents
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Abstract
본 발명은 통신 시스템간의 데이타 통신에 관한 것으로서, 종래에는 프로세서(Processor) 또는 DSP로 처리하지 못하는 즉, 일정단위(Mbps)로 매우 빠르게 진행되는 직렬데이타의 경우에는 상기 프로세서나 DSP의 동작이 상기 일정단위(Mbps)로 매우 빠르게 진행되는 직렬데이타에 신속하게 대응하지 못하므로서, 상기 전송되는 직렬데이타의 클럭 동기는 임의의 장치의 클럭 동기에 맞게 변환 처리되지 못해 전송이 원활하게 이루어지지 못하는 문제점이 있었다.
따라서, 본 발명은 이와같은 문제점을 해결하기 위해 수신되는 종합정보 통신망(ISDN:Integrated Services Digital Network)에서의 정보신호 또는 디지탈 무선 통신의 알에프(RF)데이타와 같이 임의의 클럭에 동기되어 있는 고속 직렬 데이타를 특정 장치에서의 일정한 주파수인 상이한 클럭에 변환하여 동기시킬 수 있도록 다수의 플립-플럽(Flip-Flop)을 구성시키므로서, 일정단위(Mbps)로 매우 빠르게 진행되는 고속 직렬데이타에 신속하게 대응하여 데이타의 전송이 원활하게 이루어질 수 있도록 하는 상이한 동기 클럭에서의 직렬데이타 변환회로이다.
Description
제1도는 본 발명 상이한 동기 클럭에서의 직렬데이타 변환회로의 구조를 보인 블럭도.
제2도는 본 발명 상이한 동기 클럭에서의 직렬데이타 변환회로에서의 각부 출력 파형도.
* 도면의 주요부분에 대한 부호의 설명
1 : 디지탈 PLL부 2 : 동기/비트신호 발생부
3 : 디바이더부 4 : 타이머부
5 : SLOP발생부 6 : 제1클럭 발생부
7 : 제2클럭 발생부 8 : 제1비트 래치부
9 : 제2비트 래치부 10 : 멀티 플렉서부
11,12,13,14,15,16,17,18 ; 제1∼제8 디 플립-플롭
19,20 : 제1 및 제2 티 플립-플롭 21,22,23 : 제1∼제3 엔드 게이트
24∼26 : 제1∼제3버퍼
본 발명은 통신 시스템간의 데이타 통신에 관한 것으로서, 특히 수신되는 종합정보 통신망(ISDN : Integrated Services Digital Network)에서의 정보신호 또느 디지탈 무선 통신의 알에프(RF)데이타와 같이 임의의 클럭에 동기되어 있는 고속 직렬 데이타를 특정 장치에서의 일정한 주파수인 상이한 클럭에 변환하여 동기시킬 수 있도록 다수의 플립-플롭(Flip-Flop)을 구성시키므로서, 고속 직렬데이타의 전송이 원활하게 이루어질 수 있도록 하는 상이한 동기 클럭에서의 직렬데이타 변환회로에 관한 것이다.
종래 상호 분리되어 있는 임의의 장치들간에 직렬데이타를 전송시키고자 할 경우, 상기 전송되는 직렬데이타는 디에스피(DSP:Digital Signal Processor)에 의해 읽히고 저장되면서 임의의 장치에 전송시에, 상기 임의의 장치에서 발생하는 클럭(Clock)의 동기에 맞춰 주도록 상기 전송되는 직렬데이타를 변환하여 전송시키거나, 또는 칩(Chip) 내부의 디지탈 로직(Digital Logic)으로 이를 실현하였다.
즉, 일예로 상호 분리된 임의의 장치(M)(N)중, 상기 M의 장치에서 고속 직렬데이타를 N의 장치로 전송시키고자 할 경우, 상기 전송되는 고속 직렬데이타는 DSP에 의해 읽히고, 저장되면서 N의 장치에 전송되며, 이때 상기 M의 장치에서 전송되는 고속 직렬데이타의 클럭은 N장치의 클럭 동기에 맞춰지도록 변환되면서 전송되는 것이다.
그러나, 상기 전송되는 직렬데이타는 프로세서(Processor) 또는 Dsp로 처리하지 못하는 즉, 일정단위(Mbps)로 매우 빠르게 진행되는 직렬데이타의 경우에는 상기 프로세서나 DSP의 동작이 상기 일정단위(Mbps)로 매우 빠르게 진행되는 직렬데이타에 신속하게 대응하지 못하므로서, 상기 전송되는 직렬데이타의 클럭 동기는 임의의 장치의 클럭 동기에 맞게 변환 처리되지 못해 전송이 원활하게 이루어지지 못하는 문제점이 있었다.
따라서, 본 발명은 이와같은 문제점을 해결하기 위해 수신되는 종합정보 통신망(ISDN:Integrated Services Digital Network)에서의 정보신호 또는 디지탈 무선 통신의 알에프(RF)데이타와 같이 임의의 클럭에 동기되어 있는 고속 직렬 데이타를 특정 장치에서의 일정한 주파수인 상이한 클럭에 변환하여 동기시킬 수 있도록 다수의 플립-플럽(Flip-Flop)을 구성시키므로서, 일정단위(Mbps)로 매우 빠르게 진행되는 고속 직렬데이타에 신속하게 대응하여 데이타의 전송이 원활하게 이루어질 수 있도록 하는데 목적이 있는 것이다.
상기 목적 달성을 위한 본 발명 상이한 동기 클럭에서의 직렬데이타 변환회로의 구성 및 동작에 대하여 첨부된 도면 제1도를 참조하여 설명하면 다음과 같다.
먼저, 전송시키고자 하는 직렬데이타의 비트 레이트(Bit Rate)를 높은 주파수의 클럭신호(CLOCK-C)에 샘플링하여 리커버리(Recovery)클럭인 클럭신호(CLOCK-A)와 이에 동기하는 입력신호(INPUT-B)를 출력시키는 디지탈 피엘엘부(PLL)(1)와, 상기 디지탈 피엘엘부(PLL)(1)에서 출력시킨 직렬데이타의 클럭신호(CLOCK-A)와 이에 동기하는 입력신호(INPUT-B)를 자체적으로 미리 설정된 동기와 비교하면서 일정동기신호(SYNC1) 및 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)를 발생시키는 동기/비트신호 발생부(2)와, 높은 주파수의 클럭신호(CLOCK-C)에 따라 직렬데이타 프레임(Fream)의 동기신호인 일정클럭신호(CLOCK-B)를 발생시키는 디바이더부(Divider)(3)와, 상기 동기/비트신호 발생부(2)에서 발생시킨 전송하고자 하는 직렬데이타의 일정동기신호(SYNC1)에 따라 직렬데이타 프레임의 끝에 여유 비트 폭만큼 뒤의 일정위치를 알려주는 일정슬롯-엔드(SLOT-END)신호를 발생시키는 타이머부(4)와, 상기 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 동기/비트신호 발생부(2)에서 발생시킨 일정동기신호(SYNC1)에 동기되면서 전송하고자 하는 직렬데이타의 일정범위가 결정된 일정 동기신호(SYNC2)를 출력시키는 슬롯(SOLT)발생부(5)와, 입력되는 클럭신호(CLOCK-A)와 상기 SLOP발생부(5)에서 출력된 일정동기신호(SYNC2)에 따라 일정분주(2분주)의 클럭신호(CLOCK-AA)를 발생시키는 제1클럭발생부(6)와, 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 상기 동기/비트신호 발생부(2)에서 발생시킨 일정동기신호(SYNC1)에 동기되는 일정분주(2분주)의 클럭신호(CLOCK-BB)를 발생시키는 제2클럭 발생부(7)와, 제1클럭 발생부(6)에서 발생된 일정분주(2분주)의 클럭신호(CLOCK-AA)에 따라 상기 동기/비트신호 발생부(2)에서 발생시킨 전송하고자 하는 직렬데이타의 비트신호(BIT1-SHIFT)(BITO-SHIFT)를 일정비트로 래치(LATCH)시키는 제1비트 래치부(8)와, 제2클럭 발생부(7)에서 발생된 일정 분주(2분주)의 클럭신호(CLOCK-BB)에 따라 상기 제1비트 래치부(8)에 의해 일정비트로 래치된 일정 비트신호(BIT1-SHIFT)(BITO-SHIFT)에서 발생되는 임의의 라이징 에지(Rising Edge)를 일정비트로 래치시키는 제2비트 래치부(9)와, 제2 클럭 발생부(7)에서 발생시킨 일정분주(2분주)의 클럭신호(CLOCK-BB)에 의해 선택 제어되면서 상기 제2 비트 래치부(9)에 의해 전송하고자 하는 직렬데이타가 일정비트로 래치된 일정 비트신호(BIT1-SHIFT)(BITO-SHIFT)를 디바이더부(3)에서 발생시킨 일정클럭신호(CLOCK-B)에 동기 될 수 있도록 일정레벨의 래치신호를 출력시키는 멀티 플렉서부(10)로 구성된 것이다.
상기 미설명 부호 11∼18은 제1 내지 제8 디(D)플립-플롭, 19,20은 제1 및 제2 티(T)플립-플롭, 21∼23은 제1 내지 제3 엔드 게이트, 24∼26은 제1 내지 제3버퍼이다.
이와같이 구성된 본 설명 상이한 동기 클럭에서의 직렬데이타 변환회로의 동작을 첨부된 도면 제2도 (a)∼(n)의 각부 출력파형을 참조하여 설명하면 다음과 같다.
먼저, 임의의 위치에 있는 장치에서 다른 위치에 있는 장치에 일정한 임의의(P점) 직렬 데이타를 전송시키고자 할 경우, 상기 임의의 위치에 있는 디지탈 PLL부(1)에서는 전송시키고자 하는 직렬데이타의 비트 레이트(Bit Rate)를 높은 주파수의 클럭신호(CLOCK-C)에 샘플링하면서 리커버리(Recovery)클럭인 클럭신호(CLOCK-A)와 이에 동기하는 입력신호(INPUT-B)를 동기/비트신호 발생부(2)에 출력시키고, 상기 높은 주파수의 클럭신호(CLOCK-C)에 따라 디바이더부(3)에서는 전송시키고자 하는 직렬데이타에서 프레임의 동기신호인 일정클럭신호(CLOCK-B)를 발생시키게 된다.
그리고, 상기 동기/비트신호 발생부(2)에서는 입력된 직렬데이타의 클럭신호(CLOCK-A)와 이에 동기하는 입력신호(INPUT-B)를 자체적으로 미리 설정한 동기와 비교하면서 전송시키고자 하는 직렬데이타의 일정동기신호(SYNC1) 및 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)를 발생시키며, 상기 발생된 일정동기신호(SYNC1)는 타이머부(4) 및 SLOP발생부(5)에 출력시키고, 상기 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)는 제1비트 래치부(8)에 출력시키게 된다.
이때, 상기 타이머부(4)에서는 입력된 전송시키고자 하는 직렬데이타의 일정동기신호(SYNC1)에 따라 직렬데이타 프레임의 끝에 여유 비트 폭만큼 뒤의 일정위치를 알려주는 일정슬롯-엔드(SLOT-END)신호를 발생시키게 되며, 상기 SLOP발생부(5)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 따라 상기 입력된 일정동기신호(SYNC1)에 동기되면서 전송하고자 하는 직렬데이타의 일정범위가 결정된 일정 동기신호(SYNC2)를 출력시키게 된다.
즉, 상기 슬롯 발생부(5)에 구성된 제1 디 플립-플롭(11)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 동기/비트신호 발생부(2)에서 발생시킨 일정동기신호(SYNC1)에 동기되도록 전송하고자 하는 직렬데이타의 일정동기범위를 결정한 일정 동기신호(SYNC2)를 제1클럭 발생부(6)에 구성된 제1 엔드 게이트(21)의 일측에 출력시키게 되는 것이다.
따라서, 상기 제1 클럭 발생부(6)에 구성된 제1 엔드 게이트(21)에서는 제1 버퍼(24)를 통해 반전되어 입력되는 클럭신호(CLOCK-A)와 상기 SLOP발생부(5)의 제1 디 플립-플롭(11)에서 출력시킨 일정 동기신호(SYNC2)를 논리연산시킨후, 상기 제1 클럭 발생부(6)에 구성된 제1 티 플립-플롭(19)에 출력시키고, 상기 제1 티 플립-플롭(19)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 따라 일정분주(2분주)의 클럭신호(CLOCK-AA)를 발생시키면서 제1 비트 래치부(8)에 출력시키게 된다.
또한, 상기 동기/비트신호 발생부(2)에서 발생된 전송시키고자 하는 직렬데이타의 일정동기신호(SYNC1)는 제2 클럭 발생부(7)에 구성된 제2버퍼(25)에 입력되고, 상기 제2 버퍼(25)에서는 입력된 일정 동기신호(SYNC1)를 반전시킨 후에, 제2 디 플립-플롭(12)에 출력시키게 된다.
그리고, 상기 제2 디 플립-플롭(12)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 반전되어 입력된 일정 동기신호(SYNC1)에 동기되는 일정동기신호(SYNC3)를 제2 엔드 게이트(22)의 일측에 출력시키고, 상기 제2 엔드 게이트(22)에서는 제2 디 플립-플롭(12)에서 출력시킨 일정동기신호(SYNC3)와, 상기 디바이더부(3)에서 발생시켜 제3 버퍼(26)를 통해 반전되어 입력된 일정클럭신호(CLOCK-B)를 논리연산시킨 후에 제3 디 플립-플롭(13)에 출력시킨다.
이때, 상기 제3 디 플리-플롭(13)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 일정동기신호(SYNC4)를 제3 엔드 게이트(23)에 출력시키고, 상기 제3 엔드 게이트(23)에서는 입력된 일정동기신호(SYNC4)와 상기 디바이더부(3)에서 발생시킨 일정클럭신호(CLOCK-B)를 논리연산시킨 후에 제2 티 플립-플롭(20)에 출력시키게 된다.
따라서, 상기 제2 티 플립-플롭(20)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 일정분주(2분주)의 클럭신호(CLOCK-BB)를 발생시키면서 제2 비트 래치부(9)에 출력시키게 된다.
한편, 상기 제1 비트 래치부(8)에 구성된 제4 및 제5 디 플립-플롭(14)(15)에서는 제1 클럭 발생부(6)에서 발생시킨 일정분주(2분주)의 클럭신호(CLOCK-AA)에 따라 상기 동기/비트신호 발생부(2)에서 발생시킨 전송시키고자 하는 직렬데이타의 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)를 일정비트로 래치시키게 된다.
즉, 상기 제1 클럭 발생부(6)에서 발생된 클럭신호(CLOCK-AA)가 낙하에지(Falling Edge)인 경우에, 상기 클럭신호(CLOCK-AA)의 라이징 에지(Rising Edge)를 동기시키므로서, 상기 동기/비트신호 발생부(2)에서 발생되는 전송시키고자 하는 직렬데이타의 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)를 상기 디지탈 PLL부(1)에서 전송시키고자 하는 직렬데이타의 비트 레이트(Bit Rate)가 높은 주파수의 클럭신호(CLOCK-C)에 샘플링시킨 리커버리(Recovery)클럭인 클럭신호(CLOCK-A)의 일정주기동안(예;2주기)에 래치시키는 것이다.
여기서, 상기 래치되는 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)의 다음 래치동작은 제2 비트 발생부(7)에서의 래치동작이 이루어진 후에 이루어져야 하는 것으로, 상기 제1 클럭 발생부(6)에서 발생된 클럭신호(CLOCK-AA)에서는 일정클럭신호(CLOCK-B)의 한주기 폭 만큼의 클럭신호(CLOCK-BB) 라이징 에지(Rising Edge) 발생지역에 라이징 에지(Rising Edge)가 발생하게 된다.
그러므로, 상기 제2 비트 래치부(9)에 구성된 제6 및 제7 디 플립-플롭(16)(17)에서는 제2 클럭 발생부(7)에서 발생시킨 일정분주(2분주)의 클럭신호(CLOCK-BB)에 따라 상기 제1 래치 발생부(8)에 의해 일정주기동안(예; 2주기)에 래치되어 전송시키고자 하는 직렬데이타의 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)를 다시 일정비트로 래치시키게 된다.
즉, 상기 제2 클럭 발생부(7)에서 발생된 클럭신호(CLOCK-BB)에 따라 상기 클럭신호(CLOCK-AA)에서 발생된 일정 라이징 에지(Rising Edge)마다 전송시키고자 하는 직렬데이타의 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)를 일정비트(2비트)로 래치시킨 후에 멀티 플렉서부(10)에 출력시키게 된다.
따라서, 상기 멀티 플렉서부(10)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호에 의해 선택 제어되면서 상기 제2 비트 래치부(9)에 의해 전송하고자 하는 직렬데이타가 일정비트로 래치된 일정 비트신호(BIT1-SHIFT)(BITO-SHIFT)를 디바이더부(3)에서 발생시킨 일정클럭신호(CLOCK-B)에 동기될 수 있도록 일정레벨의 래치신호를 제 8 디 플립-플롭(18)에 출력시키게 된다.
즉, 예를 들어 전송시키고자 하는 직렬데이타가 고속(High)으로 전송될 경우,
상기 멀티 플렉서부(10)에서는 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호에 의해 선택 제어되면서 상기 제2비트 래치부(9)에 구성된 제6 디플립-플롭(16)에서 래치된 일정신호의 일정주기(예; 2주기) 데이타 및 일정비트(예; 2비트)를 제8 디 플립-플롭(18)에 최대(MUX)로 출력시키는 것이고,
전송시키고자 하는 직렬데이타가 저속(Low)으로 전송될 경우,
상기 멀티 플렉서부(10)에서는 타이머부(4)에서 발생시킨 일정 슬롯-에드(SLOT-END)신호에 의해 선택 제어되면서 상기 제2비트 래치부(9)에 구성된 제7 디 플립-플롭(17)에서 래치된 일정신호의 일정주기(예; 2주기) 데이타 및 일정비트(예; 2비트)를 제8 디 플립-플롭(18)에 최대(MUX)로 출력시키므로서, 상기 제8 디 플립-플롭(18)에 입력되면서 일정비트로 래치되어 전송시키고자 하는 직렬데이타의 일정 비트신호(BIT1-SHIFT)(BITO-SHIFT)가 디바이더부(3)에서 발생시킨 일정클럭신호(CLOCK-B)로 동기되어 출력(Q점)되므로서, 직렬 데이타의 전송이 완료되는 것이다.
이상에서 설명한 바와같이 본 발명은 수신되는 종합정보 통신망(ISDN:Integrated Services Digital Network)에서의 정보신호 또는 디지탈 무선 통신의 알에프(RF)데이타와 같이 임의의 클럭에 동기되어 있는 고속 직렬 데이타를 특정 장치에서의 일정한 주파수인 상이한 클럭에 변환하여 동기시킬 수 있도록 다수의 플립-플롭(Flip-Flop)을 구성시키므로서, 일정단위(Mbps)로 매우 빠르게 진행되는 고속 직렬데이타에 신속하게 대응하여 데이타의 전송이 원활하게 이루는 효과가 있는 것이다.
Claims (1)
- 전송시키고자 하는 직렬데이타의 비트 레이트(Bit Rate)를 높은 주파수의 클럭신호(CLOCK-C)에 샘플링하여 리커버리(Recovery)클럭인 클럭신호(CLOCK-A)와 이에 동기하는 입력신호(INPUT-B)를 출력시키는 디지탈 피엘엘부(PLL)(1)와, 상기 디지탈 피엘엘부(PLL)(1)에서 출력시킨 직렬데이타의 클럭신호(CLOCK-A)와 이에 동기하는 입력신호(INPUT-B)를 자체적으로 미리 설정된 동기와 비교하면서 일정동기신호(SYNC1) 및 일정비트신호(BIT1-SHIFT)(BITO-SHIFT)를 발생시키는 동기/비트신호 발생부(2)와, 높은 주파수의 클럭신호(CLOCK-C)에 따라 직렬데이타 프레임(Fream)의 동기신호인 일정클럭신호(CLOCK-B)를 발생시키는 디바이더부(Divider)(3)와, 상기 동기/비트신호 발생부(2)에서 발생시킨 전송하고자 하는 직렬데이타의 일정동기신호(SYNC1)에 따라 직렬데이타 프레임의 끝에 여유 비트 폭만큼 뒤의 일정위치를 알려주는 일정슬롯-엔드(SLOT-END)신호를 발생시키는 타이머부(4)와, 상기 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 동기/비트신호 발생부(2)에서 발생시킨 일정동기신호(SYNC1)에 동기되면서 전송하고자 하는 직렬데이타의 일정범위가 결정된 일정 동기신호(SYNC2)를 출력시키는 슬롯(SOLT)발생부(5)와, 입력되는 클럭신호(CLOCK-A)와 상기 SLOP발생부(5)에서 출력된 일정동기신호(SYNC2)에 따라 일정분주(2분주)의 클럭신호(CLOCK-AA)를 발생시키는 제1클럭발생부(6)와, 타이머부(4)에서 발생시킨 일정슬롯-엔드(SLOT-END)신호의 제어에 의해 상기 동기/비트신호 발생부(2)에서 발생시킨 일정동기신호(SYNC1)에 동기되는 일정분주(2분주)의 클럭신호(CLOCK-BB)를 발생시키는 제2클럭 발생부(7)와, 제1클럭 발생부(6)에서 발생된 일정분주(2분주)의 클럭신호(CLOCK-AA)에 따라 상기 동기/비트신호 발생부(2)에서 발생시킨 전송하고자 하는 직렬데이타의 비트신호(BIT1-SHIFT)(BITO-SHIFT)를 일정비트로 래치(LATCH)시키는 제1비트 래치부(8)와, 제2클럭 발생부(7)에서 발생된 일정 분주(2분주)의 클럭신호(CLOCK-BB)에 따라 상기 제1비트 래치부(8)에 의해 일정비트로 래치된 일정 비트신호(BIT1-SHIFT)(BITO-SHIFT)에서 발생되는 임의의 라이징 에지(Rising Edge)를 일정비트로 래치시키는 제2비트 래치부(9)와, 제2 클럭 발생부(7)에서 발생시킨 일정분주(2분주)의 클럭신호(CLOCK-BB)에 의해 선택 제어되면서 상기 제2 비트 래치부(9)에 의해 전송하고자 하는 직렬데이타가 일정비트로 래치된 일정 비트신호(BIT1-SHIFT)(BITO-SHIFT)를 디바이더부(3)에서 발생시킨 일정클럭신호(CLOCK-B)에 동기 될 수 있도록 일정레벨의 래치신호를 출력시키는 멀티 플렉서부(10)로 구성된 것을 특징으로 하는 상이한 동기 클럭에서의 직렬데이타 변환회로.
Priority Applications (1)
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|---|---|---|---|
| KR1019950048794A KR0165198B1 (ko) | 1995-12-12 | 1995-12-12 | 상이한 동기 클럭에서의 직렬데이타 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950048794A KR0165198B1 (ko) | 1995-12-12 | 1995-12-12 | 상이한 동기 클럭에서의 직렬데이타 변환회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970056171A KR970056171A (ko) | 1997-07-31 |
| KR0165198B1 true KR0165198B1 (ko) | 1999-02-01 |
Family
ID=19439320
Family Applications (1)
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| KR1019950048794A KR0165198B1 (ko) | 1995-12-12 | 1995-12-12 | 상이한 동기 클럭에서의 직렬데이타 변환회로 |
Country Status (1)
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| KR (1) | KR0165198B1 (ko) |
-
1995
- 1995-12-12 KR KR1019950048794A patent/KR0165198B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR970056171A (ko) | 1997-07-31 |
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