JPH11331137A - 信号同期装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号の各パルスに対して１つのパルスを
有し、クロック信号と時間的に整合されすなわち同期さ
れている信号を得る。 【解決手段】 入力信号（６）を受ける２分周（÷２）
カウンタ（１、１１）を設け、クロック信号（１０）に
よって決定される時間で２分周カウンタの出力（１４）
をラッチするＤ形フリップフロップ（２）を設け、この
フリップフロップの出力（１５）を他のフリップフロッ
プ（３）で再度サンプリングすることによって安定化
し、結果の信号（１６）を更に他のフリップフロップ
（４）で作られるその信号の遅延信号（１７）と排他的
ＯＲゲート（１２）を用いて結合するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は入力信号のパルスを
クロック信号のパルスと同期すなわち整合する回路に関
する。

【０００２】

【従来の技術】このような同期すなわち整合の目的は、
クロック信号によってクロッキングされるロジックが、
入力信号のレベルが確定した時点で、すなわち入力信号
のエッジから離れて当該入力信号をラッチするようにす
ることである。同期すなわち整合の必要性は、信号が規
則的に生じるパルスを持たない場合、あるいは信号が異
なった速度でクロッキングされる回路によって作られる
場合に生じる。後者は、往々、信号が２つの装置間であ
る距離に渡って伝送される時の場合であり、勿論、これ
は同一の複雑な回路の部分部分が異なった速度でクロッ
キングされる場合にも云えることである。

【０００３】この問題に対する１つのアプローチは、入
力信号のパルス（繰り返し）速度よりもかなり高い速度
を有するクロック信号によって決定される時刻で入力信
号をサンプリングすることである。これにより、入力信
号の各パルスはサンプリングされることができるように
なり、従って入力信号でのパルスの存在として表される
情報が失われ得なくなる。

【０００４】しかしながら、このアプローチはクロック
信号が入力信号の速度に近い速度を有する時に使用する
ことは好ましくない。入力信号のあるパルスがサンプリ
ングの結果欠落してしまう問題が生じるためである。明
細書の下記の開示内容から明かとなるように、この問題
の限界点は入力信号がクロック信号の周期よりも持続時
間が短いパルスを含む時である。（厳密には、サンプリ
ングされているパルスの結果のものが不確定となるそれ
らのパルスのエッジに近い部分を持続時間から排除す
る。）

【０００５】

【発明が解決しようとする課題】本発明が解決しようと
する課題は、入力信号の各パルスに対して１つのパルス
を有し、クロック信号と時間的に整合されすなわち同期
されている信号を得る回路および方法を提供し、上述し
た従来技術の欠点を解消しようとすることである。

【０００６】

【課題を解決するための手段】本発明によれば、入力信
号を受ける端子と、クロック信号を受ける端子と、入力
信号のパルス長を調節してパルス長が調節されたパルス
長調節信号を与えるパルス長調節手段と、クロック信号
によって決定される時間でこのパルス長調節信号をサン
プリングするサンプリング手段とを具備する入力信号を
クロック信号と整合する回路が設けられる。

【０００７】パルス長調節手段は、特定の形式の入力信
号の各パルスに対して一度パルス長調節信号の論理レベ
ルをトグル操作する、即ち、交互に切り換える手段を具
備してもよく、その形式のパルスとは、正のパルスある
いは負のパルスである。

【０００８】パルス長調節手段は２分周（÷２）カウン
タを具備してもよい。

【０００９】パルス長調節手段はフリップフロップを具
備してもよい。

【００１０】サンプリング手段は、パルス長調節信号を
受けるように接続されたデータ入力とクロック信号を受
けるように接続されたクロック入力とを有するフリップ
フロップを具備してもよい。

【００１１】サンプリング手段は、クロック信号によっ
て決定される時間でパルス長調節信号をサンプリングす
る主サンプリング手段と、クロック信号によって決定さ
れる時間で主サンプリング手段の出力をサンプリングす
る安定化手段を具備してもよい。

【００１２】主サンプリング手段と安定化手段とは同一
の位相のクロック信号を受けるように接続されてもよ
く、あるいは異なった位相のクロック信号を受けるよう
に接続されてもよい。

【００１３】当該回路は、サンプリング手段の出力信号
に応答して、サンプリング手段の出力信号の各エッジ
で、そのエッジが正進行あるいは負進行であろうとも、
１つのパルスを有する出力信号を発生するパルス手段を
具備してもよい。

【００１４】パルス手段は、サンプリング手段の出力信
号の遅延信号を与える遅延手段と、サンプリング手段の
出力信号をその信号の上記遅延信号と結合する排他的Ｏ
Ｒゲート手段とを具備してもよい。

【００１５】遅延手段はサンプリング手段の出力信号を
受けるように接続されたデータ入力を有するフリップフ
ロップを具備してもよい。

【００１６】フリップフロップのどれかはＤ形フリップ
フロップであってもよい。

【００１７】本発明によれば、データ信号を受ける端子
と、このデータ信号からクロック信号を抽出する手段
と、局部クロック信号を発生する手段と、抽出されたク
ロック信号のパルス長を調節してパルス長が調節された
パルス長調節抽出クロック信号を与えるパルス長調節手
段と、局部クロック信号によって決定される時間でパル
ス長調節抽出クロック信号をサンプリングして出力を与
える第１のサンプリング手段と、第１のサンプリング手
段の出力によって決定される時間でデータ信号をサンプ
リングする第２のサンプリング手段とを具備する回路も
同様設けられる。

【００１８】本発明はネットワークスイッチあるいはネ
ットワークスイッチに使用するための集積回路に組み込
まれてもよい。

【００１９】本発明によれば、入力信号のパルス長を調
節してクロック信号の周期よりも長いパルスを有するパ
ルス長が調節されたパルス長調節信号を与えること、ク
ロック信号によって決定される時間でパルス長調節信号
をサンプリングすることを含む入力信号のパルスをクロ
ック信号と整合する方法も設けられる。

【００２０】パルス長の調節は、特定の形式の入力信号
の各パルスに対して一度パルス長調節信号の論理レベル
をトグル操作することを含んでもよく、その形式のパル
スとは、負あるいは正である。

【００２１】サンプリングは、クロック信号によって決
定される時間でのパルス長調節信号のサンプリングとそ
の結果の信号を安定化するためのクロック信号によって
決定される時間でのその結果の信号のサンプリングとを
含んでもよい。

【００２２】これら２つのサンプリングは同一の位相の
クロック信号あるいは異なった位相のクロック信号によ
って行なわれてもよい。

【００２３】当該方法は、サンプリングから得られる信
号に応答して、その信号の各エッジにおいて、その信号
が正あるいは負進行のものであろうと、１つのパルスを
有する信号を形成することを含んでもよい。

【００２４】パルスの上記形成はサンプリングから生じ
る信号をその信号の遅延信号で排他的ＯＲ操作すること
によって行なわれてもよい。

【００２５】入力信号はデータ信号から抽出されたクロ
ック信号であってもよく、本発明の方法は上記整合され
る入力信号によって決定されるデータ信号をサンプリン
グすることを具備してもよい。

【００２６】

【発明の実施の形態】次に、本発明の実施例を例示する
態様だけで添付図面を参照して説明する。

【００２７】図１の回路は４つのＤ形フリップフロップ
１、２、３、４を備えている。（Ｄ形フリップフロップ
はそのクロック入力に与えられるクロック信号が正進行
エッジを有する時にはそのＤ入力での論理レベルをラッ
チし、次の正進行エッジまでそのＱ出力にその論理レベ
ルを与える回路である。あるいは、Ｄ形フリップフロッ
プはクロック信号の負進行のエッジでトリガーされ得
る。）

【００２８】第１のフリップフロップ１のクロック入力
５は、データ信号あるいはクロック信号であってもよい
一連のパルス信号を入力端子６から受けるように接続さ
れている。第２、第３および第４のフリップフロップ
２、３および４のクロック入力７、８、９は入力端子１
０からクロック信号を受けるように接続されている。４
つのフリップフロップは直列の態様で接続され、第１、
第２、第３および第４のフリップフロップのそれぞれの
Ｑ出力は次段のもののＤ入力に接続されている。

【００２９】第１のフリップフロップ１のＤ入力はイン
バータ１１によって与えられる反転形態でそれ自体のＱ
出力に接続される。

【００３０】排他的ＯＲゲート１２は第３および第４の
フリップフロップ３および４のＱ出力をその２つの入力
として受けるように接続され、出力端子１３に接続され
た出力を有している。

【００３１】図１の回路がどのようにして使用され得る
かの１つの例がこの回路の動作の説明と共に以下に記載
される。

【００３２】図１の回路はクロック信号のパルスをより
高い周波数のクロック信号と整合するために使用され得
る。図２は、このような場合に、端子６、１０、１３更
には各フリップフロップのＱ出力に接続された導体１
４、１５、１６、１７上での信号を示す。これらの信号
にはそれらが生じる導体および端子と同一の参照番号が
付されている。

【００３３】端子６で回路に入力されるクロック信号は
この例で約１５％の低いデューティサイクルを有する。
第１のＤ形フリップフロップ１はこの信号によってクロ
ッキングされ、導体１４上でのその出力Ｑは入力信号６
の各正進行エッジでトグルを行なう、即ち、交互に切り
換えられる。インバータ１１がフリップフロップ１のＤ
入力にフリップフロップ１のＱ出力の反転値を与えるた
めである。従って、第１のフリップフロップ１およびイ
ンバータは２分周（÷２）回路として働き、第１のフリ
ップフロップの出力が５０％のデューティサイクルで端
子６で回路へ入力される信号の半分の周波数の規則的な
パルス列となることを特記する。

【００３４】ある構成のＤ形フリップフロップはラッチ
値の出力Ｑと反転されたそのレベルＱ（バー）との両方
を自動的に与える。このような場合に、個別のインバー
タ１１は不用となる。フリップフロップの反転出力Ｑ
（バー）がそのＤ入力に帰還されればよい。

【００３５】端子１０で回路に入力されるクロック信号
の各正進行エッジで、第２のフリップフロップ２は第１
のフリップフロップ１の導体１４でのＱ出力のレベルを
ラッチする。その効果は、第２のフリップフロップ２の
出力を第１のフリップフロップ１の出力と比較すると明
らかなように、信号１４の各エッジがクロック信号１０
の次のエッジの生起まで遅延されることである。第２の
フリップフロップ２の出力は図２の波形から明かとなる
ように、最早一定の周期とはならないことである。しか
しながら、それは端子６に入力される信号の各パルスに
対して１つのエッジを有している。

【００３６】第１のフリップフロップ１およびインバー
タ１１によってなされる入力信号の変換の利点を次に説
明する。図２において、クロック信号１０の周期は入力
信号６の正のパルスの持続時間の約２倍であり、これら
パルスの幾つかはそれらの持続時間内でクロック信号１
０の正進行エッジを持たなくなる。従って、入力信号６
がクロック信号１０の正進行エッジによって決定される
時間で直接サンプリングされるとしたら、これらパルス
はサンプリングされないことになってしまい、情報が失
われてしまうことになる。しかしながら、第１のフリッ
プフロップ１とインバータ１１によって形成される２分
周カウンタは入力信号６の各正のパルスに対してそれぞ
れ等しい長さの交互に正および負のパルスを有する信号
１４を発生し、信号１４のパルスの持続時間は入力信号
６の１５％のパルスよりもかなり長い入力信号の周期に
長さが等しくなる。信号１４のこれらパルスは、それら
全てが第２のフリップフロップ２によって、この場合に
はそれぞれ２回あるいは３回サンプリングされるのに充
分に長い。

【００３７】入力信号６はクロック信号であり、そのた
めそれが担う情報は一連の刻時であり、これらはクロッ
クの１周期毎に１度１つのパルスとして表される。第１
のフリップフロップ１の出力信号１４において、その情
報は同一周波数の一連のエッジとして保持される。第２
のフリップフロップ２の出力１５において、これらエッ
ジは１つに対して１つが保持されるが、それらはクロッ
ク信号１０のエッジと整合されて生じるように再時間決
めされる。

【００３８】第１のフリップフロップ１の出力のパルス
長が入力信号６の１周期の全持続時間であるため、クロ
ック信号１０の周波数が入力信号６の周波数よりも高い
かそれに殆ど等しい限り当該回路は入力信号６の各パル
スに対して第２のフリップフロップの出力信号１５に１
つのエッジを生じさせるように動作することがあきらか
となる。

【００３９】第３のフリップフロップ３は端子１０に入
力されるクロック信号の各正進行エッジで第２のフリッ
プフロップ２の出力１５をラッチする。それは信号１５
をクロック信号１０の１周期だけ遅延する。第３のラッ
チ３の目的は、第２のラッチ２の出力が第１のラッチの
出力をその信号のエッジ近くでサンプリングする時に準
安定状態になる結果として後段の回路に生じてしまうよ
うなグリッチを抑制することである。このような点の例
は図２において１８で表されている。第３のフリップフ
ロップ３は第２のフリップフロップの出力がサンプリン
グの前に安定することができるようにする。従って、第
３のフリップフロップの出力はＤ形フリップフロップに
対して通常期待される時間で常に安定である。第３のフ
リップフロップは、例えばインバータを端子１０と第３
のフリップフロップ３のクロック入力８との間に接続す
ることによって他の位相のクロック信号１０からトリガ
ーされるように構成されてもよい。これは図１の回路の
伝播遅延を減少させるが、第２のフリップフロップ２の
出力が第３のフリップフロップ３によってサンプリング
される前に安定できる時間を減少する。

【００４０】第４のフリップフロップ４は端子１０に入
力されるクロック信号の１周期の他の遅延を導入する。
次いで、このフリップフロップの出力は第３のフリップ
フロップ３の出力と排他的ＯＲ操作される。これは第３
のフリップフロップの出力の正および負の全てのエッジ
を正のパルスに変換する効果を有する。これは第１のフ
リップフロップ１によって与えられるパルス−エッジ変
換を逆変換する。

【００４１】この際に、図１の回路の全体の効果は、同
一の平均パルス速度を有するがパルスがクロック信号１
０の正進行エッジで生じるような端子１３で出力される
パルス列に端子６で入力されるパルス列を変換すること
である。従って、当該回路の１つの使用はデータが入力
クロック信号６によって決定される時間で先入れ先出し
（ＦＩＦＯ）バッファにクロッキングされるようなデー
タ伝送にある。次いで、データは、図１の回路の出力１
３によって決定される時間で、同一の平均速度でもって
バッファからクロック信号１０によってクロッキングさ
れる回路に読み出され得る。

【００４２】図１の回路の出力１３に別々の零復帰パル
ス（ｒｅｔｕｒｎ ｔｏ ｚｅｒｏｐｕｌｓｅｓ）を持
つことが所望される場合には、フリップフロップ４と排
他的ＯＲゲート１２によって構成される回路のこの特別
な形式の段は図１の回路の有用な動作範囲を、クロック
信号１０が入力信号６の周波数の２倍を有する場合に制
限する。クロック信号１０がそれよりも遅ければ、排他
的ＯＲゲート１２によって出力される信号がクロック信
号１０の２つの継続した周期の間に高となる時間が存在
することになる。この制限はクロック信号１０の１周期
よりも短いパルスを発生する好ましいパルス発生回路を
設けることによって除去され得る。しかしながら、非零
復帰信号が出力１３に接続される回路に許容され得ると
したら、この制限は当てはまらない。

【００４３】図３は図１の変更形の回路を示し、そこで
は、クロック信号１０の１周期に長さが等しいパルスを
与える第４のフリップフロップ４および排他的ＯＲゲー
ト１２に加えてより短い出力パルスを与える回路が設け
られている。第５のフリップフロップ１９が第３および
第４のフリップフロップ３および４間に挿入されてお
り、これはそのＤ入力で第３のフリップフロップ３のＱ
出力を受けそのＱ出力を第４のフリップフロップ４のＤ
入力に与えるように接続される。しかしながら、第５の
フリップフロップ１９のクロック入力はインバータ２０
によって与えられる反転形のクロック信号１０に結合さ
れる。一層の排他的ＯＲゲート２１も設けられ、これは
第３のフリップフロップ３および追加の第５のフリップ
フロップ１９のＱ出力を入力として受けるように接続さ
れる。第３のフリップフロップがクロック信号１０によ
ってクロッキングされかつ第５のフリップフロップがそ
の反転信号によってクロッキングされるため、フリップ
フロップ１９によって出力される波形は第３のフリップ
フロップ３によって出力されると同一となるが、クロッ
ク信号１０の１周期の半分だけ遅延される。（クロック
信号のデューティサイクルが５０％以外であった場合に
はクロック信号の異なった一部分の遅延となってしま
う。）追加の排他的ＯＲゲート２１の出力は出力端子２
２に接続され、従ってその端子の信号は入力信号６の各
パルスに対してクロック信号１０の１周期の半分に長さ
が等しいパルスを有する。出力波形は図２において２２
で示されている。第４のフリップフロップ４は前と同様
に入力信号に関して同一のタイミングを有したものと実
際上同じ波形を生じさせる。ここで、それがクロック信
号１０の更に１半周期だけ追加の第５のフリップフロッ
プによって出力される波形を遅延するためである。従っ
て、排他的ＯＲゲート１２によって出力される端子１３
での波形は実際上前のものと同一である。

【００４４】図１の回路の使用についての上に与えられ
た例において、端子６に入力される信号はクロック信号
である。図４に示されるように、この波形も、例えば、
パルスが論理１を表しパルスの不在が論理０を表すよう
な零復帰データ波形６’となることができる。この場合
に、当該回路は入力波形６’の各パルスに対して１つの
パルスを有する出力１３’（この出力パルスはクロック
信号１０’と整合されている）を生じるように同様動作
する。

【００４５】出力での論理０の存在は、出力信号１３’
にパルスがないクロック信号１０’のサイクル数から推
測されても、あるいはデータ信号が関連クロック信号を
有している場合にはそのクロック信号をデータ信号に類
似した態様で処理し出力を比較することによって推測さ
れてもよい。例えば、図２のクロック信号６が図３の
６’のデータ波形に関連したクロック信号であった場合
に、これら両者はそれぞれの図１の回路を通過、次いで
データ波形の出力１３’の論理０がクロック信号の出力
信号１３と比較することによって推測され得る。

【００４６】更に図４に示されているのは、図３に示さ
れた回路の変形にあって、零復帰波形６’が供給される
場合に、端子２２に生じるであろう出力波形２２’であ
る。

【００４７】第１のフリップフロップ１およびインバー
タ１１によって与えられる２分周カウンタの別態様のも
のとして、パルス発生あるいは伸長回路が前に述べたサ
ンプリング段の前に使用されてもよい。このパルス発生
あるいは伸長回路は、一例において、正あるいは負の短
いパルスを無くして後のサンプリングプロセスを免れる
ようにするために入力信号を約５０％のデューティサイ
クルに修正するために使用される。この構成の利点はエ
ッジをパルスに戻すように変換する最終段を不用にする
ことにある。

【００４８】比較してみると、図１の２分周構成は、入
力信号の周波数およびパルス長の先行的な知識無しに５
０％のデューティサイクル波形を自動的に与える長所を
有している。更に、上で説明したように、図１の回路
は、開示されているような変更をすれば、入力信号の周
波数より下の周波数を有するクロック信号で独立したパ
ルスを発生することができる。（２分周カウンタがパル
ス発生あるいは伸長回路で置換されるような回路に対す
る対応する制限は、５０％のデューティサイクルが得ら
れるものとすれば、発生されるパルスの長さの逆数の少
なくとも２倍の周波数を持たなければならないことであ
る。パルスを再生するためには、このような例で、両者
を１つのパルスの間に、次いで再度引続く期間の間他の
論理レベルでサンプリングすることが必要であるためで
ある。）

【００４９】パルス発生回路すなわちモノステーブル回
路は周知である。パルス伸長回路は、単一の出力あるい
は異なった量だけ遅延された幾つかの出力を発生しかつ
通常非遅延信号と共に遅延信号を共にＯＲ操作する遅延
回路（クロッキングを行なわない）を含んでもよい。こ
れは能動高パルスに対して働き、遅延パルスをＡＮＤ操
作するためには能動低パルスを必要とする。

【００５０】端子６で回路に入力される信号は規則的な
タイミングを必要としないが、例えば変換器によって感
知されているようなある物理的プロセスによってランダ
ムに発生されるパルスを有することができるようにして
もよい。この場合に、引続くパルスはクロック信号の少
なくとも１周期だけ隔てられていた場合には単に分解さ
れるに過ぎない。

【００５１】上に開示された図１の回路の構成の変更も
上で開示された回路の全ての使用の場合に行なわれ得
る。

【００５２】本発明の１つの使用はイーサネットローカ
ルエリアネットワークおよび他のネットワークで使用さ
れるようなネットワークスイッチにおいてである。

【００５３】図５に示されるその１つの例において、ネ
ットワークスイッチ２４の物理的インターフェース集積
回路２３はイーサネットネットワークから信号を受け、
デジタルベースバンドデータ信号を回復するようにそれ
を復調する。このデータはデータバス２６を介してスイ
ッチ集積回路２５への伝送のため４ビット語に形成され
る。スイッチ集積回路は他の物理的インターフェース回
路に受信されるパケットをそれらの転送先への伝送のた
めに経路決めする。クロック信号およびデータ有効信号
が抽出されて、それぞれ導体２７および２８で物理的イ
ンターフェース回路２３によりスイッチ集積回路２５に
伝送される。これらの信号は当該スイッチの出力部分を
動作するために使用される局部クロック信号とは非同期
である。このスイッチは狭いパルスを有してもよい抽出
クロック信号２７のパルスを再時間決めしてそれらが局
部クロック信号のパルスと整合されるようにするために
本発明による回路２９を用いている。クロックパルスの
遅延は、対応するデータパルスが終わりにならないよう
に、すなわちデータが依然として有効になるようにす
る。従って、バス２６のデータ信号は整合したクロック
信号パルス３１によって決定される時間で多ビットＤ形
フリップフロップ３０によって直接サンプリングされ、
データ信号を再時間決めする必要はない。また、Ｄ形フ
リップフロップ３０はデータ有効信号をサンプリングす
るためにも使用される。図５の回路の種々の導体での信
号が図６に示されており、これらには対応する番号が付
されている。フリップフロップ３０がデータおよびデー
タ有効波形をラッチする時間は図６で垂直の点線３２で
示されている。

【００５４】以上の説明に関して更に以下の項を開示す
る （１）入力信号をクロック信号と整合する回路におい
て、上記入力信号を受ける端子と、上記クロック信号を
受ける端子と、上記入力信号のパルス長を調節してパル
ス長調節信号を与えるパルス長調節手段と、上記クロッ
ク信号によって決定される時間で上記パルス長調節信号
をサンプリングするサンプリング手段と、を具備するこ
とを特徴とする回路。

【００５５】（２）第１項記載の回路において、上記パ
ルス長調節手段は、特定の形式の入力信号の各パルスに
対して一度上記パルス長調節信号の論理レベルをトグル
操作する手段を具備しており、その形式のパルスは正の
パルスあるいは負のパルスのいずれか一方であることを
特徴とする回路。

【００５６】（３）第２項記載の回路において、上記パ
ルス長調節手段は２分周（÷２）カウンタであることを
特徴とする回路。

【００５７】（４）先行する項のうちの任意の１項記載
の回路において、上記パルス長調節手段はフリップフロ
ップを具備することを特徴とする回路。

【００５８】（５）第４項記載の回路において、上記フ
リップフロップはＤ形フリップフロップであることを特
徴とする回路。

【００５９】（６）任意の先行する項記載の回路におい
て、上記サンプリング手段は、上記パルス長調節信号を
受けるように接続されたデータ入力と上記クロック信号
を受けるように接続されたクロック入力とを有するフリ
ップフロップを具備することを特徴とする回路。

【００６０】（７）第６項記載の回路手段において、上
記フリップフロップはＤ形フリップフロップであること
を特徴とする回路。

【００６１】（８）任意の先行する項記載の回路におい
て、上記サンプリング手段は、上記クロック信号によっ
て決定される時間で上記パルス長調節信号をサンプリン
グする主サンプリング手段と、上記クロック信号によっ
て決定される時間で上記主サンプリング手段の出力をサ
ンプリングする安定化手段とを具備することを特徴とす
る回路。

【００６２】（９）第８項記載の回路において、上記主
サンプリング手段と上記安定化手段とは同一の位相のク
ロック信号を受けるように接続されることを特徴とする
回路。

【００６３】（１０）第８項記載の回路において、上記
主サンプリング手段と上記安定化手段とは異なった位相
のクロック信号を受けるように接続されることを特徴と
する回路。

【００６４】（１１）任意の先行する項記載の回路にお
いて、上記サンプリング手段の出力信号に応答して、上
記サンプリング手段の出力信号の各エッジで、そのエッ
ジが正進行あるいは負進行であろうと、１つのパルスを
有する出力信号を発生するパルス手段を具備することを
特徴とする回路。

【００６５】（１２）第１１項記載の回路において、上
記パルス手段は、上記サンプリング手段の出力信号の遅
延信号を与える遅延手段と、上記サンプリング手段の出
力信号をその信号の上記遅延信号と結合する排他的ＯＲ
ゲート手段とを具備することを特徴とする回路。

【００６６】（１３）第１２項記載の回路において、上
記遅延手段は上記サンプリング手段の出力信号を受ける
ように接続されたデータ入力を有するフリップフロップ
を具備することを特徴とする回路。

【００６７】（１４）第１３項記載の回路において、上
記フリップフロップはＤ形フリップフロップであること
を特徴とする回路。

【００６８】（１５）データ信号を受ける端子と、上記
データ信号からクロック信号を抽出する手段と、局部ク
ロック信号を発生する手段と、上記抽出されるクロック
信号のパルス長を調節してパルス長調節抽出クロック信
号を与えるパルス長調節手段と、上記局部クロック信号
によって決定された時間で上記パルス長調節抽出クロッ
ク信号をサンプリングして出力を与える第１のサンプリ
ング手段と、上記第１のサンプリング手段の出力によっ
て決定される時間で上記データ信号をサンプリングする
第２のサンプリング手段と、を具備することを特徴とす
る回路。

【００６９】（１６）第１項から第１４項までの任意の
１項または第１５項記載の整合回路を具備するネットワ
ークスイッチまたはネットワークスイッチで使用する集
積回路。

【００７０】（１７）被整合信号を与えるために入力信
号のパルスをクロック信号と整合する方法において、上
記入力信号のパルス長を調節して上記クロック信号の周
期よりも長いパルスを有するパルス長調節信号を与える
こと、上記クロック信号によって決定される時間で上記
パルス長調節信号をサンプリングすること、を含むこと
を特徴とする方法。

【００７１】（１８）第１７項記載の方法において、上
記のパルス長の調節は、特定の形式の入力信号の各パル
スに対して一度上記パルス長調節信号の論理レベルをト
グル操作することを含んでおり、その形式のパルスは負
あるいは正のいずれか一方であることを特徴とする方
法。

【００７２】（１９）第１７項記載の方法において、上
記サンプリングは、上記クロック信号によって決定され
る時間での上記パルス長調節信号のサンプリングと、そ
の結果の信号を安定化するための上記クロック信号によ
って決定される時間でのその結果の信号のサンプリング
とを含むことを特徴とする方法。

【００７３】（２０）第１９項記載の方法において、上
記２つのサンプリングは同一の位相のクロック信号で行
なわれるようにしたことを特徴とする方法。

【００７４】（２１）第１９項記載の方法において、上
記２つのサンプリングは異なった位相のクロック信号で
行なわれるようにしたことを特徴とする方法。

【００７５】（２２）第１７項から第２１項までの任意
の１項記載の方法において、上記サンプリングから得ら
れる信号に応答して、その信号が正あるいは負進行のも
のであろうと、その信号の各エッジにおいて１つのパル
スを有する信号を形成することを含むことを特徴とする
方法。

【００７６】（２３）第２２項記載の方法において、上
記のパルスを有する信号を形成することは、上記サンプ
リングから生じる信号をその信号の遅延信号で排他的Ｏ
Ｒ操作することによって行なわれるようにしたことを特
徴とする方法。

【００７７】（２４）第１７項から第２３項までの任意
の１項記載の方法において、上記入力信号はデータ信号
から抽出されたクロック信号であり、上記方法は上記整
合される入力信号によって決定される時間でデータ信号
をサンプリングすることを含むことを特徴とする方法。

【００７８】（２５）図１に実質的に示されかつそれに
関連して本明細書に実質的に開示された、入力信号をク
ロック信号と整合する回路。

【００７９】（２６）図面の任意の１つあるいはそれ以
上に示されかつそれに関連して本明細書に開示された、
入力信号のパルスをクロック信号と整合する方法。

【００８０】（２７）入力信号の位相をクロック信号と
整合する回路は入力信号を受けるように接続した２分周
カウンタと、クロック信号によって定められる時間で２
分周カウンタの出力をラッチするように接続したＤ形フ
リップフロップとを有している。フリップフロップの出
力は再び他のフリップフロップでサンプリングすること
によって安定化される。結果の信号は更に他のフリップ
フロップで作られるその信号の遅延信号と排他的ＯＲゲ
ートを用いて結合され、入力信号の各パルスに対して１
つのパルスを有し、クロック信号と時間的に整合されす
なわち同期されている信号が与えられる。

【図面の簡単な説明】

【図１】本発明による信号同期回路を示す。

【図２】図１の回路の１つの使用でその回路の種々の点
での信号を示す波形図である。

【図３】より短い出力パルスを発生する手段を有する図
１の回路の変形例を示す。

【図４】図１の回路の他の使用でその回路の種々の点で
の信号を示す波形図である。

【図５】本発明による回路を使用するネットワークスイ
ッチのブロック図を示す。

【図６】図５のネットワークスイッチの種々の点での信
号を示す波形図である。

【符号の説明】

１、２、３、４ Ｄ形フリップフロップ １１ インバータ １２ 排他的ＯＲゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力信号をクロック信号と整合する回路
   において、 上記入力信号を受ける端子と、 上記クロック信号を受ける端子と、 上記入力信号のパルス長を調節してパルス長調節信号を
   与えるパルス長調節手段と、 上記クロック信号によって決定される時間で上記パルス
   長調節信号をサンプリングするサンプリング手段と、 を具備することを特徴とする回路。
2. 【請求項２】 被整合信号を与えるために入力信号のパ
   ルスをクロック信号と整合する方法において、 上記入力信号のパルス長を調節して上記クロック信号の
   周期よりも長いパルスを有するパルス長調節信号を与え
   ること、 上記クロック信号によって決定される時間で上記パルス
   長調節信号をサンプリングすること、 を含むことを特徴とする方法。