CN110727618B - 集成电路、多通道传输装置及其信号传输方法 - Google Patents

Abstract

本发明提供一种集成电路、多通道传输装置及其信号传输方法。多通道传输装置包括前级电路、时脉信号发生器以及后级电路。前级电路接收多个第一时脉信号以及多个数据信号，选择第一时脉信号的其中之一以作为基准时脉信号，依据基准时脉信号以传送数据信号并分别产生多个中继信号。时脉信号发生器依据第二时脉信号以产生第一时脉信号，其中，第二时脉信号的频率高于第一时脉信号的频率。后级电路依据第二时脉信号以传送中继信号以分别产生多个输出信号。其中，前级电路为数字电路，后级电路为模拟电路。

Description

集成电路、多通道传输装置及其信号传输方法

技术领域

本发明涉及一种集成电路、多通道传输装置及其信号传输方法，尤其涉及一种降低数据传输偏置(skew)的集成电路、多通道传输装置及其信号传输方法。

背景技术

随着电子科技的进步，电子设备成为人们生活中的重要工具。电子设备中的集成电路常通过多通道传输装置的设置，用以提供高频宽的数据传输能力。

然而，在多通道传输装置中，经常可能产生数据传输的偏置(skew)而造成数据传输的延迟。数据传输的偏置可能肇因于多通道间时脉信号传输导线的走线差异、多通道之间模拟电路与高速(序列)时脉信号与除频后慢速(并列)时脉信号的相位差异以及跨区的时脉信号(Clock Domain Crossing,CDC)的差异等因素。

特别是，当发生亚稳态(metastability)状态时，多通道传输装置可能产生的数据传输偏置会被扩大，造成更严重的数据传输延迟。

发明内容

本发明提供一种集成电路、多通道传输装置以及其信号传输方法，可有效减低数据传输时所产生的传输延迟。

本发明的多通道传输装置包括前级电路、时脉信号发生器以及后级电路。前级电路接收多个第一时脉信号以及多个数据信号，选择第一时脉信号的其中之一以作为基准时脉信号，依据基准时脉信号以传送数据信号并分别产生多个中继信号。时脉信号发生器接收第二时脉信号，依据第二时脉信号以产生时脉信号，其中，第二时脉信号的频率高于第一时脉信号的频率。后级电路耦接前级电路以及时脉信号发生器，依据第二时脉信号以传送中继信号以分别产生多个输出信号。其中，前级电路包括并列标记信号同步电路。并列标记信号同步电路接收标记信号，并依据基准时脉信号同步标记信号以产生第一同步标记信号，其中，前级电路结合第一同步标记信号至各中继信号中，并传送至后级电路。其中，前级电路为数字电路，后级电路为模拟电路。

本发明的集成电路包括多通道传输装置。多通道传输装置包括如前所述的时脉信号发生器、至少一如前所述的前级电路以及至少一如前所述的后级电路。

本发明的多通道信号传输方法包括：提供前级电路以接收多个第一时脉信号以及多个数据信号，选择第一时脉信号的其中之一以作为基准时脉信号，并依据基准时脉信号以传送数据信号并分别产生多个中继信号；提供时脉信号发生器以依据第二时脉信号以产生第一时脉信号，其中第二时脉信号的频率高于第一时脉信号的频率；提供后级电路以依据第二时脉信号以传送中继信号以分别产生多个输出信号；以及，使前级电路接收标记信号，并依据基准时脉信号同步标记信号以产生第一同步标记信号，其中，前级电路结合第一同步标记信号至各中继信号中，并传送至后级电路。其中，所述前级电路为数字电路，所述后级电路为模拟电路。

基于上述，本发明通过将多通道传输装置区分为数字电路的前级电路以及模拟电路的后级电路。并通过使为模拟电路的后级电路基于相对高频率的第二时脉信号来进行数据传输的动作。如此一来，即使发生亚稳态(metastability)状态时，也可有效降低所可能产生的数据传输偏置(skew)，并提升数据传输的速度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1示出本发明一实施例的多通道传输装置的示意图。

图2示出本发明另一实施例的多通道传输装置的电路示意图。

图3示出时脉信号的波形示意图。

图4示出本发明实施例的并列序列信号转换电路的实施方式的示意图。

图5示出本发明一实施例的集成电路的示意图。

图6示出本发明实施例的多通道信号传输方法的流程图。

附图标记说明：

100、200：多通道传输装置；

110、210：前级电路；

120、220：后级电路；

130、230：时脉信号发生器；

CKx(p)：多通道时脉；

DTx(p)：多通道数据；

PMAD_CK0～PMAD_CKN：第一时脉信号；

DT0～DTN：数据信号；

MSx(p)：多通道中继信号；

TXPNx(s)：多通道输出信号；

MS0～MSN：中继信号；

CK(s)：第二时脉信号；

TXPN0～TXPNN：输出信号；

LANE[0]～LANE[3]：数字传输通道；

SYNC(p)：并列标记同步电路；

SYNC2～SYNC5：序列标记信号同步电；

SEL(p)：选择器；

CK(p)：基准时脉信号；

211～214、221～224：触发器组；

DE1～DE7、DEA8～DEA11、DEA1：传输延迟电路；

ALANE[0]～ALANE[3]：模拟传输通道；

251～254、400：并列序列信号转换电路；

225～228：输出级触发器；

TXFLAG(p)：标记信号；

DP_FLAG0～DP_FLAG3：标记；

DS0～DS3：第二数据信号；

410：寄存器；

420：选择器；

430：移位计数器；

FLAG(s)、FLAG(p)：同步标记信号；

500：集成电路；

501：核心电路；

510：多通道传输装置；

511、521：前级电路；

512、522：后级电路；

S610～S640：多通道数据传输方法的步骤。

具体实施方式

请参照图1，图1示出本发明一实施例的多通道传输装置的示意图。多通道传输装置100包括前级电路110、后级电路120以及时脉信号发生器130。前级电路110耦接至时脉信号发生器130。前级电路110接收多通道时脉CKx(p)与多通道数据DTx(p)，其中多通道时脉CKx(p)包含多个第一时脉信号PMAD_CK0～PMAD_CKN，多通道数据DTx(p)包含多个并列的数据信号DT0～DTN。前级电路110选择多通道时脉CKx(p)其中之一的第一时脉信号PMAD_CK0～PMAD_CKN作为基准时脉信号。前级电路110依据基准时脉信号用以接收多通道数据DTx(p)以及输出多通道中继信号MSx(p)，其中，多通道中继信号MSx(p)包含多个并列的中继信号MS0～MSN。

后级电路120耦接至前级电路110以及时脉信号发生器130。后级电路120依据第二时脉信号CK(s)用以接收多通道中继信号MSx(p)，以及输出多通道输出信号TXPNx(s)，其中多通道输出信号TXPNx(s)包含多个序列的输出信号TXPN0～TXPNN。而时脉信号发生器130用以接收第二时脉信号CK(s)，并依据第二时脉信号CK(s)以产生多通道时脉CKx(p)。其中，多通道时脉CKx(p)的频率皆低于第二时脉信号CK(s)的频率。

在本实施例中，时脉信号发生器130依据多个不同的除数对第二时脉信号CK(s)进行除频动作，以产生多通道时脉CKx(p)，其中，多通道时脉CKx(p)具有多个频率相同且相位相异的第一时脉信号PMAD_CK0～PMAD_CKN。上述的除数可以是大于1的任意实数，没有特别的限制。

值得注意的，在本实施例中，前级电路110为数字电路，后级电路120则为模拟电路。并且，前级电路110选择多通道时脉CKx(p)其中之一的第一时脉信号PMAD_CK0～PMAD_CKN作为基准时脉信号，并依据具有相对低频率的基准时脉信号来进行多通道数据DTx(p)的传送动作。由于前级电路110为数字电路，因此，前级电路110所产生的数据偏置(skew)状态可以通过静态时序分析(Static Timing Analysis,STA)的技术来得到控制。

另一方面，在后级电路120中，多通道中继信号MSx(p)的传输动作则依据具有相对高频率的第二时脉信号CK(s)来进行。如此一来，模拟电路形式的后级电路120可以基于单一时脉信号来进行设计，可降低在设计上，为克服数据偏置(skew)状态所产生的设计复杂度。并且，通过基于相对高频率的第二时脉信号CK(s)来进行数据传输动作，即使在发生亚稳态(metastability)状态的现象时，也可以使所产生的数据偏置的程度降至最低。

以下请参照图2，图2示出本发明另一实施例的多通道传输装置的电路示意图。多通道传输装置200包括前级电路210、后级电路220以及时脉信号发生器230。前级电路210包括多个数字传输通道LANE[0]～LANE[3]、并列标记信号同步电路SYNC1(p)以及选择器SEL(p)。数字传输通道LANE[0]～LANE[3]分别接收并列的数据信号DT0～DT3，其中，各数据信号DT0～DT3为具有多个比特的并列信号。选择器SEL(p)接收由时脉信号发生器230所产生的多通道时脉CKx(p)，并选择多通道时脉CKx(p)其中之一的时脉信号以产生基准时脉信号CK(p)。

数字传输通道LANE[0]～LANE[3]分别具有触发器组211～214，触发器组211～214的输入端分别接收数据信号DT0～DT3。触发器组211～214的时脉端与选择器SEL(p)之间可设置(或不设置)适当的传输延迟电路DE1～DE3以使触发器组211～214依据基准时脉信号CK(p)所产生的触发动作的时间点实质上相同。

触发器组211～214依据基准时脉信号CK(p)来进行数据信号DT0～DT3的数据传输动作，并分别在触发器组211～214的输出端产生并列的中继信号MS0～MS3。

在另一方面，并列标记信号同步电路SYNC1(p)接收标记信号TXFLAG(p)，并依据基准时脉信号CK(p)进行标记信号TXFLAG(p)的同步动作以产生同步标记信号FLAG(p)，前述中的标记信号TXFLAG(p)来源可为重置信号或启动信号。并且，前级电路210结合同步标记信号FLAG(p)至各中继信号MS0～MS3中，并将结合后的信号传送至后级电路220。

值得一提的，各触发器组211～214皆可具有多个触发器，其中各触发器组211～214中的触发器的数量可以与各数据信号DT0～DT3的比特数相符。

后级电路220包括多个分别对应于数字传输通道LANE[0]～LANE[3]的模拟传输通道ALANE[0]～ALANE[3]。模拟传输通道ALANE[0]～ALANE[3]分别包括触发器组221～224、序列标记信号同步电路SYNC2～SYNC5、并列序列信号转换电路250～253以及输出级触发器225～228。

触发器组221～224分别对应耦接于触发器组211～214与并列标记信号同步电路SYNC1(p)，并分别用以接收中继信号MS0～MS3以及同步标记信号FLAG(p)。触发器组221～224依据基准时脉信号CK(p)用以传送中继信号MS0～MS3以及同步标记信号FLAG(p)至后级电路220的序列标记信号同步电路SYNC2～SYNC5与并列序列信号转换电路250～253。前述中，每一触发器组221～224中的触发器数量实质上大于每一触发器组211～214中的触发器数量。值得一提的，触发器组221～224的时脉端上可分别设置适当的传输延迟电路DE4～DE7，以调整触发器组221～224的被触发时间点实质上相同。

在本实施例中，触发器组221～224分别对应产生第一数据信号DP0～DP3以及标记DP_FLAG0～DP_FLAG3，其中，各第一数据信号DP0～DP3为具有多个比特的并列信号。第一数据信号DP0～DP3分别被传送至并列序列信号转换电路250～253，标记DP_FLAG0～DP_FLAG3则分别被传送至序列标记信号同步电路SYNC2～SYNC5。序列标记信号同步电路SYNC2～SYNC5依据第二时脉信号CK(s)以分别针对标记DP_FLAG0～DP_FLAG3进行同步，并分别产生多个同步标记信号FLAG(s)。在此请注意，序列标记信号同步电路SYNC2～SYNC5接收第二时脉信号CK(s)的路径间，可通过设置(或不设置)适当的传输延迟电路DEA8～DEA10来使序列标记信号同步电路SYNC2～SYNC5的被触发时间点实质上相同。其中，在本实施例中，传输延迟电路DEA8～DAE10所提供的时间延迟的长短可以全相同、全不相同或部分相同，并可由设计者依据电路的布局、制程参数以及运作状态来设定，没有特别的限制。

承续上述的说明，并列序列信号转换电路250～253分别接收第一数据信号DP0～DP3、同步标记信号FLAG(s)以及第二时脉信号CK(s)。各并列序列转换电路250～253依据所接收的同步标记信号FLAG(s)来设定转换动作的起始时间点，并依据第二时脉信号CK(s)以分别依序传输各第一数据信号DP0～DP3的各个比特以分别产生第二数据信号DS0～DS3。其中，第二数据信号DS0～DS3为序列信号。

第二数据信号DS0～DS3分别被传输至输出级触发器225～228。输出级触发器225～228并依据第二时脉信号CK(s)来分别传输第二数据信号DS0～DS3以产生输出信号TXPN0～TXPN3。值得一提的，输出级触发器225～228的时脉端接收第二时脉信号CK(s)的路径间，可配置(或不配置)适当的传输延迟电路(例如传输延迟电路DE11～DE13)，以调整输出级触发器225～228的被触发时间点实质上相同。

在另一方面，时脉信号发生器230可以由一个或多个除频器来建构，其中时脉信号发生器230可以提供多个除数，以针对第二时脉信号CK(s)进行除频并产生具有多个频率相同且相位相异的第一时脉信号PMAD_CK0～PMAD_CKN的多通道时脉CKx(p)。关于除频器的硬件架构，可依本领域技术人员所熟知的除频器架构来实施，没有特定的限制。

值得一提的，本发明实施例中，前级电路210并非单纯通过传输导线将同步标记信号FLAG(p)传送至后级电路220，而是应用触发器组221～224以依据基准时脉信号CK(p)来传送至后级电路220。如此一来，后级电路220所获得的标记DP_FLAG0～DP_FLAG3其时间延迟可以获得很好的控制，降低可能产生的数据偏置。

请参照图3示出的时脉信号的波形示意图。时脉信号发生器230接收相对高频率的，并通过除频产生相对低频率的多通道时脉CKx(p)。在本实施例中，第二时脉信号CK(s)的频率可以为多通道时脉CKx(p)的频率的两倍。当然，在本发明其他实施例中，第二时脉信号CK(s)的频率可以为多通道时脉CKx(p)的频率的A倍，A为大于1的任意实数。

另外，第二时脉信号CK(s)可以通过锁相回路电路来产生。其中，锁相回路电路可接收源时脉信号，并针对源时脉信号进行倍频动作以产生第二时脉信号CK(s)。在此，本发明实施例中可应用本领域技术人员所熟知的锁相回路电路来实施，没有特别的限制。

请重新参照图2，附带一提的，关于上述本实施例中的传输延迟电路，可以通过一个或多个串接的缓冲器或反向器，或其他任意可提供时间延迟的半导体元件来实施，没有特定的限制。此外，并列标记信号同步电路SYNC1可以利用数字形式的触发器来建构，序列标记信号同步电路SYNC2～SYNC4则可以利用模拟形式的触发器来建构。

依据上述的说明可以得知，在本发明实施例中，前级电路210可通过静态时序分析的方式，在温度、电压以及制程漂移的影响下，使其产生的数据偏置不大于500皮秒(picosecond)。更值得一提的，在后级电路220基于第二时脉信号CK(s)以进行数据传输的前提下，后级电路220所可能产生的数据偏置，可不大于两倍的UI(Unit Interval)，其中UI等于第二时脉信号CK(s)的周期。

以下请参照图4，图4示出本发明实施例的并列序列信号转换电路的实施方式的示意图。并列序列信号转换电路400包括多个寄存器410、选择器420以及移位计数器430。多个寄存器410分别接收第一数据信号DP0的多个比特。寄存器410的输出端耦接至选择器420。移位计数器430接收同步标记FLAG(s)以及第二时脉信号CK(s)。移位计数器430依据同步标记FLAG(s)以启动计数动作，并依据第二时脉信号CK(s)执行计数动作以产生计数结果。选择器420依据移位计数器430的计数结果以依序选择多个寄存器410的其中之一所存储的数据以进行输出，并藉以产生第二数据信号DS0。

接着请参照图5，图5示出本发明一实施例的集成电路的示意图。集成电路500包括核心电路501以及多通道传输装置510。多通道传输装置510耦接至核心电路501，用以传输核心电路501中所产生的数据信号。多通道传输装置510包括时脉信号发生器513、前级电路511、521以及后级电路512、522。前级电路511耦接至后级电路512，前级电路521耦接至后级电路522。其中，集成电路500中可设置的前级电路、后级电路的数量可以为一组或多组，没有特别的限制。

关于时脉信号发生器513、前级电路511、521以及后级电路512、522的实施细节，在前述的实施例中已有详尽的说明，在此恕不多赘述。

请参照图6，图6示出本发明实施例的多通道信号传输方法的流程图。步骤S610提供前级电路以接收多个第一时脉信号以及多个数据信号，选择第一时脉信号的其中之一以作为基准时脉信号，并依据基准时脉信号以传送数据信号并分别产生多个中继信号；步骤S620提供时脉信号发生器以依据第二时脉信号以产生第一时脉信号，其中，第二时脉信号的频率高于第一时脉信号的频率；步骤S630提供后级电路以依据第二时脉信号以传送中继信号以分别产生多个输出信号；以及，步骤S640提供前级电路以接收标记信号，并依据基准时脉信号同步标记信号以产生第一同步标记信号。其中，前级电路结合第一同步标记信号至各中继信号中，并传送至后级电路。在本实施例中，前级电路为数字电路，后级电路为模拟电路。

关于上述步骤的实施细节，在前述的实施例及实施方式已有详细的说明，在此恕不多赘述。

综上所述，本发明使多通道传输装置中，模拟电路形式的后级电路内部一致性的依据具有相对高频率的第二时脉信号来进行数据信号传输的动作，可有效降低所可能发生的数据偏置的程度。并且，在发生亚稳态状态的情况下，数据偏置的程度也可以有效的成倍降低。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附权利要求所界定者为准。

Claims (21)

1.一种多通道传输装置，其特征在于，包括：

前级电路，接收多个第一时脉信号以及多个数据信号，选择所述多个第一时脉信号的其中之一以作为基准时脉信号，依据所述基准时脉信号以传送所述多个数据信号并分别产生多个中继信号；

时脉信号发生器，接收第二时脉信号，依据所述第二时脉信号以产生所述多个第一时脉信号，其中所述多个第二时脉信号的频率高于所述多个第一时脉信号的频率；以及

后级电路，耦接所述前级电路以及所述时脉信号发生器，依据所述第二时脉信号以传送所述多个中继信号以分别产生多个输出信号，

其中，所述前级电路包括：

并列标记信号同步电路，接收标记信号，并依据所述基准时脉信号同步所述标记信号以产生第一同步标记信号，其中，所述前级电路结合所述第一同步标记信号至各所述中继信号中，并传送至所述后级电路，

其中，所述前级电路为数字电路，所述后级电路为模拟电路。

2.根据权利要求1所述的多通道传输装置，其特征在于，所述前级电路还包括：

多个数字传输通道，分别接收所述多个数据信号，依据所述基准时脉信号传送所述多个数据信号以分别产生所述多个中继信号，

其中，各所述数据信号以及各所述中继信号为具有多比特的并列信号。

3.根据权利要求1所述的多通道传输装置，其特征在于，所述后级电路包括：

多个模拟传输通道，分别接收所述多个中继信号，依据所述第二时脉信号传送所述多个中继信号以产生所述多个输出信号，其中各所述输出信号为依据所述第二时脉信号所产生的序列信号。

4.根据权利要求3所述的多通道传输装置，其特征在于，各所述模拟传输通道包括：

触发器组，接收各所述中继信号以及所述第一同步标记信号，依据所述基准时脉信号以产生多个第一数据信号以及标记；

序列标记信号同步电路，依据所述第二时脉信号同步所述第一同步标记信号重以产生第二同步标记信号；

并列序列信号转换电路，基于所述第二同步标记信号，并依据所述第二时脉信号以依序传输各所述第一数据信号以产生第二数据信号，其中，所述第二数据信号为序列信号；以及

输出级触发器，依据所述第二时脉信号以同步所述第二数据信号并产生对应的输出信号。

5.根据权利要求4所述的多通道传输装置，其特征在于，对应所述多个模拟传输通道的所述多个标记信号同步电路的被触发时间点相同。

6.根据权利要求4所述的多通道传输装置，其特征在于，各所述模拟传输通道还包括：

传输延迟电路，串接在所述序列标记信号同步电路接收所述第二时脉信号的路径间，用以调整所述序列标记信号同步电路的被触发时间点。

7.根据权利要求4所述的多通道传输装置，其特征在于，所述并列序列信号转换电路包括：

多个寄存器，分别接收并寄存所述多个第一数据信号；

移位计数器，依据所述第二同步标记信号以启动计数动作，并依据所述第二时脉信号执行所述计数动作以产生计数结果；以及

选择器，耦接至所述多个寄存器，依据所述计数结果以依序选择所述多个寄存器分别存储的所述多个第一数据信号的其中之一以进行输出，并藉以产生所述第二数据信号。

8.根据权利要求4所述的多通道传输装置，其特征在于，各所述模拟传输通道还包括：

传输延迟电路，串接在所述输出级触发器接收所述第二时脉信号的路径间，用以调整所述输出级触发器的被触发时间点。

9.根据权利要求4所述的多通道传输装置，其特征在于，所述多个模拟传输通道对应的多个所述输出级触发器的被触发时间点相同。

10.根据权利要求1所述的多通道传输装置，其特征在于，还包括：

锁相回路电路，依据源时脉信号以产生所述第二时脉信号。

11.一种集成电路，其特征在于，包括：

多通道传输装置，包括：

至少一前级电路，接收多个第一时脉信号以及多个数据信号，选择所述多个第一时脉信号的其中之一以作为基准时脉信号，依据所述基准时脉信号以传送所述多个数据信号并分别产生多个中继信号；

时脉信号发生器，接收第二时脉信号，依据所述第二时脉信号以产生所述多个第一时脉信号，其中所述多个第二时脉信号的频率高于所述多个第一时脉信号的频率；以及

至少一后级电路，耦接所述至少一前级电路以及所述时脉信号发生器，依据所述第二时脉信号以传送所述多个中继信号以分别产生多个输出信号，

其中，所述至少一前级电路包括：

并列标记信号同步电路，接收标记信号，并依据所述基准时脉信号同步所述标记信号以产生第一同步标记信号，其中，所述前级电路结合所述第一同步标记信号至各所述中继信号中，并传送至所述至少一后级电路，

其中，所述至少一前级电路为数字电路，所述至少一后级电路为模拟电路。

12.根据权利要求11所述的集成电路，其特征在于，所述至少一前级电路还包括：

多个数字传输通道，分别接收所述多个数据信号，依据所述基准时脉信号传送所述多个数据信号以分别产生所述多个中继信号，

其中，各所述数据信号以及各所述中继信号为具有多比特的并列信号。

13.根据权利要求11所述的集成电路，其特征在于，所述至少一后级电路包括：

多个模拟传输通道，分别接收所述多个中继信号，依据所述第二时脉信号传送所述多个中继信号以产生所述多个输出信号，其中各所述输出信号为依据所述第二时脉信号所产生的序列信号。

14.根据权利要求13所述的集成电路，其特征在于，各所述模拟传输通道包括：

触发器组，接收各所述中继信号以及所述第一同步标记信号，依据所述基准时脉信号以产生多个第一数据信号以及标记；

序列标记信号同步电路，依据所述第二时脉信号同步所述第一同步标记信号重以产生第二同步标记信号；

并列序列信号转换电路，基于所述第二同步标记信号，并依据所述第二时脉信号以依序传输各所述第一数据信号以产生第二数据信号，其中，所述第二数据信号为序列信号；以及

输出级触发器，依据所述第二时脉信号以同步所述第二数据信号并产生对应的输出信号。

15.根据权利要求14所述的集成电路，其特征在于，对应所述多个模拟传输通道的所述多个标记信号同步电路的被触发时间点相同。

16.根据权利要求14所述的集成电路，其特征在于，各所述模拟传输通道还包括：

传输延迟电路，串接在所述序列标记信号同步电路接收所述第二时脉信号的路径间，用以调整所述序列标记信号同步电路的被触发时间点。

17.根据权利要求14所述的集成电路，其特征在于，所述并列序列信号转换电路包括：

多个寄存器，分别接收并寄存所述多个第一数据信号；

移位计数器，依据所述第二同步标记信号以启动计数动作，并依据所述第二时脉信号执行所述计数动作以产生计数结果；以及

选择器，耦接至所述多个寄存器，依据所述计数结果以依序选择所述多个寄存器分别存储的所述多个第一数据信号的其中之一以进行输出，并藉以产生所述第二数据信号。

18.根据权利要求14所述的集成电路，其特征在于，各所述模拟传输通道还包括：

传输延迟电路，串接在所述输出级触发器接收所述第二时脉信号的路径间，用以调整所述输出级触发器的被触发时间点。

19.根据权利要求14所述的集成电路，其特征在于，所述多个模拟传输通道对应的多个所述输出级触发器的被触发时间点相同。

20.根据权利要求11所述的集成电路，其特征在于，所述多通道传输装置还包括：

锁相回路电路，依据源时脉信号以产生所述第二时脉信号。

21.一种多通道信号传输方法，其特征在于，包括：

提供前级电路以接收多个第一时脉信号以及多个数据信号，选择所述多个第一时脉信号的其中之一以作为基准时脉信号，并依据所述基准时脉信号以传送所述多个数据信号并分别产生多个中继信号；

提供时脉信号发生器以依据第二时脉信号以产生所述多个第一时脉信号，其中所述多个第二时脉信号的频率高于所述多个第一时脉信号的频率；

提供后级电路以依据所述第二时脉信号以传送所述多个中继信号以分别产生多个输出信号；以及

使所述前级电路接收标记信号，并依据所述基准时脉信号同步所述标记信号以产生第一同步标记信号，其中，所述前级电路结合所述第一同步标记信号至各所述中继信号中，并传送至所述后级电路，

其中，所述前级电路为数字电路，所述后级电路为模拟电路。

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