JP2011066621A

JP2011066621A - データ転送装置

Info

Publication number: JP2011066621A
Application number: JP2009214616A
Authority: JP
Inventors: Shuichi Takada; 田秀一高
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2009-09-16
Filing date: 2009-09-16
Publication date: 2011-03-31
Also published as: US20110063144A1; US7990295B2

Abstract

【課題】複数の回路間のリセットタイミングのずれを小さくし、かつコストを削減する。
【解決手段】クロック生成部１００、制御部２００、送信部３００，４００を備えるデータ転送装置において、複数のモジュール内のクロックを同期させるため、複数の送信部の各々において、ビットクロックの連続する立ち上がりエッジを用いてリセット信号を複数回サンプリングすることで、送信部間のリセット信号の位相のずれを低減し、各送信部における分周クロックの位相を揃えることを可能とする。
【選択図】図１

Description

本発明は、データ転送装置に関するものである。

ＳＡＴＡ（Serial Advanced Technology Attachment）やＰＣＩｅ（PCI Express）などのシリアル転送インタフェースは、データの送信／受信が行われるレーンを複数有する。消費電流やノイズの観点から、各レーンにクロック信号を分配する信号線の数は少ない方が好ましい。また、データ転送を正しく行うために、レーン間のクロックの位相を揃える（リセットのタイミングを揃える）ことが求められる。

上記のような課題を解決するため、自モジュール内で使用されるクロック及び一定周期のリセットパルスを生成する親モジュールと、自モジュール内で使用されるクロックを生成し、前記リセットパルスに基づいて一定周期毎にリセットする子モジュールとを備え、親モジュール内のクロックと子モジュール内のクロックとを同期させる通信システムが提案されている（例えば特許文献１参照）。

しかし、上記特許文献１の通信システムでは、親モジュール、子モジュールがそれぞれクロック生成回路（ＰＬＬ回路）を有するため、回路面積や消費電力が大きくなるという問題があった。

特開平１１−１２７１４１号公報

本発明は、複数の回路間のリセットタイミングのずれを小さくし、かつコストを削減したデータ転送装置提供することを目的とする。

本発明の一態様によるデータ転送装置は、第１クロック信号及び前記第１クロック信号をＮ分周（Ｎは２以上の整数）した第２クロック信号を生成するクロック生成部と、第１リセット信号及び第１〜第Ｓ（Ｓは２以上の整数）のパラレルデータが与えられ、各パラレルデータを前記第２クロック信号に同期させて出力すると共に、前記第１リセット信号を前記第２クロック信号に同期させた第２リセット信号を出力する制御部と、前記第２リセット信号を前記第１クロック信号を用いて複数回サンプリングし、第３リセット信号を生成するリセット同期化部、前記第３リセット信号に基づいてリセットされ、前記第１クロック信号から第３クロック信号を生成する分周器、及び前記第３クロック信号に基づいて第ｋのパラレルデータ（ｋは１≦ｋ≦Ｓにおける全ての整数）をシリアルデータに変換するシリアライザを有する第ｋの送信部と、を備えるものである。

本発明によれば、複数の回路間のリセットタイミングのずれを小さくし、かつコストを削減できる。

本発明の実施形態に係るデータ転送装置の概略構成図である。リセット同期化部の概略構成図である。リセット信号及び分周クロックの遷移を示すタイミングチャートである。変形例によるデータ転送装置の概略構成図である。リセット同期化部の概略構成図である。各信号の遷移を示すタイミングチャートである。

以下、本発明の実施の形態を図面に基づいて説明する。

図１に本発明の実施形態に係るデータ転送装置の概略構成を示す。データ転送装置は、クロック生成部１００、制御部２００、送信部３００及び４００を備える。

クロック生成部１００は、ＰＬＬ（Phase Locked Loop）回路１１０、分周器１２０、バッファ１３０及び１４０を有する。ＰＬＬ回路１１０は、周波数の高いクロック（ビットクロック）信号ＩＣＬＫを出力する。分周器１２０は、ＰＬＬ回路１１０から出力されたクロック信号ＩＣＬＫをＮ分周し（Ｎは２以上の整数）、低周波のクロック信号ＰＣＬＫを出力する。

制御部２００は、フリップフロップ２１０、２３０、及びフリップフロップ群２２０、２４０を有する。フリップフロップ２１０は、クロック信号ＰＣＬＫの立ち上がりエッジでリセット信号Ｒ１（Ｄ入力）の値を保持し、リセット信号Ｒ２を送信部３００へ出力する。リセット信号Ｒ１は制御部２００の外部において、クロック信号ＩＣＬＫとは非同期に生成される。

フリップフロップ群２２０は複数のフリップフロップを有する。フリップフロップ群２２０には複数ビットのパラレルデータであるデータＤ１が与えられ、データＤ１の各ビットが対応するフリップフロップに入力される。例えばデータＤ１が１０ビットのパラレルデータであった場合、フリップフロップ群２２０は各ビットに対応する１０個のフリップフロップを有する。各フリップフロップは、クロック信号ＰＣＬＫの立ち上がりエッジでＤ入力の値を保持し、送信部３００へ出力する。

フリップフロップ２３０は、フリップフロップ２１０と同様に、クロック信号ＰＣＬＫの立ち上がりエッジでリセット信号Ｒ１（Ｄ入力）の値を保持し、リセット信号Ｒ２を送信部４００へ出力する。

また、フリップフロップ群２４０は、パラレルデータＤ２の各ビットに対応する複数のフリップフロップを有し、クロック信号ＰＣＬＫの立ち上がりエッジでＤ入力の値を保持し、送信部４００へ出力する。

送信部３００は、リセット同期化部３１０、分周器３２０、３３０、及びシリアライザ３４０を有する。なお、送信部４００は送信部３００と同様の構成となっているため、説明を省略する。分周器３２０はクロック信号ＩＣＬＫを２分周し、クロック信号ＨＳＣＬＫを出力する。分周器３３０はクロック信号ＨＳＣＬＫの周波数を２／Ｎ倍して、クロック信号ＬＳＣＬＫを出力する。つまり、クロック信号ＬＳＣＬＫはクロック信号ＩＣＬＫをＮ分周した信号であり、クロック信号ＰＣＬＫと同じ周波数を有する。

リセット同期化部３１０は、クロック信号ＩＣＬＫを用いてリセット信号Ｒ２を複数回サンプリングし、サンプリングしたリセット信号Ｒ３を分周器３２０、３３０へ出力する。リセット同期化部３１０は、クロック信号ＩＣＬＫの隣接した（連続する）立ち上がりエッジを用いてサンプリングを行う。

図２にリセット同期化部３１０、分周器３２０及び３３０の概略構成を示す。リセット同期化部３１０は、フリップフロップ３１１、３１２、及びＯＲゲート３１３を有する。フリップフロップ３１１は、Ｄ型フリップフロップであり、Ｄ入力にハイレベルが与えられ、クロック信号ＩＣＬＫに同期して動作する。また、フリップフロップ３１１は、リセット信号Ｒ２によりリセットされる。

フリップフロップ３１２のＤ入力にはフリップフロップ３１１のＱ出力が与えられ、クロック信号ＩＣＬＫに同期して動作する。また、フリップフロップ３１２は、リセット信号Ｒ２によりリセットされる。ＯＲゲート３１３にはフリップフロップ３１２の／Ｑ出力及びリセット信号Ｒ２が与えられ、リセット信号Ｒ３を出力する。

分周器３２０は、Ｄ入力と／Ｑ出力が接続されたフリップフロップにより構成される。クロックが２回変化すると出力が１回変化する。このフリップフロップはクロック信号ＩＣＬＫをクロックとして動作し、リセット信号Ｒ３によりリセットされる。

図３に、クロック信号ＩＣＬＫ、リセット信号Ｒ２、フリップフロップ３１１のＱ出力、フリップフロップ３１２の／Ｑ出力、リセット信号Ｒ３、クロック信号ＨＳＣＬＫのタイミングチャートの一例を示す。

なお、図３には、リセット信号Ｒ２と立ち下がり（リセット解除）のタイミングが少しずれたリセット信号Ｒ２’と、リセット信号Ｒ２’に対応するフリップフロップ３１１のＱ出力、フリップフロップ３１２の／Ｑ出力、リセット信号Ｒ３、クロック信号ＨＳＣＬＫも示す。図３の上段がリセット信号Ｒ２に対応するタイミングチャートであり、下段がリセット信号Ｒ２’に対応するタイミングチャートである。

図３に示すように、リセット信号Ｒ２はクロック信号ＩＣＬＫの立ち上がり（時刻ｔ１）と同時に立ち下がる。これにより、フリップフロップ３１１、３１２のリセットが解除される。フリップフロップ３１１のＱ出力は、クロック信号ＩＣＬＫが次に立ち上がった時（時刻ｔ２）に立ち上がる。これがクロック信号ＩＣＬＫによるリセット信号Ｒ２の１回目のサンプリングに相当する。そして、フリップフロップ３１２の／Ｑ出力は、クロック信号ＩＣＬＫが次に立ち上がった時（時刻ｔ３）に立ち下がる。これがクロック信号ＩＣＬＫによるリセット信号Ｒ２の２回目のサンプリングに相当する。

リセット信号Ｒ２は時刻ｔ１で既に立ち下がっているため、ＯＲゲート３１３から出力されるリセット信号Ｒ３は、フリップフロップ３１２の／Ｑ出力の立ち下がりに伴い、時刻ｔ３で立ち下がる。これにより、フリップフロップ３２０はリセットが解除され、動作を開始する。フリップフロップ３２０は、リセット信号Ｒ３が立ち下がってから、次にクロック信号ＩＣＬＫが立ち上がった時、すなわち時刻ｔ４にクロック信号ＨＳＣＬＫの出力を開始する。

また、図３に示すように、リセット信号Ｒ２’は時刻ｔ１の少し後に立ち下がる。これにより、フリップフロップ３１１、３１２のリセットが解除される。フリップフロップ３１１のＱ出力は、クロック信号ＩＣＬＫが次に立ち上がった時（時刻ｔ２）に立ち上がる。そして、フリップフロップ３１２の／Ｑ出力は、クロック信号ＩＣＬＫが次に立ち上がった時（時刻ｔ３）に立ち下がる。

リセット信号Ｒ２’は時刻ｔ３より前に立ち下がっているため、ＯＲゲート３１３から出力されるリセット信号Ｒ３は、フリップフロップ３１２の／Ｑ出力の立ち下がりに伴い、時刻ｔ３で立ち下がる。これにより、フリップフロップ３２０はリセットが解除され、動作を開始する。フリップフロップ３２０は、リセット信号Ｒ３が立ち下がってから、次にクロック信号ＩＣＬＫが立ち上がった時、すなわち時刻ｔ４にクロック信号ＨＳＣＬＫの出力を開始する。

このように、リセット信号Ｒ２、Ｒ２’の位相（リセット解除のタイミング）が多少ずれても、クロック信号ＩＣＬＫに同期して動作する２つのフリップフロップ３１１、３１２の出力変化を待つことで、リセット信号Ｒ２に対応するリセット信号Ｒ３と、リセット信号Ｒ２’に対応するリセット信号Ｒ３とは位相がずれないことが分かる。

リセット信号Ｒ３の位相がずれないため、リセット信号Ｒ２、Ｒ２’の各々に対応するクロック信号ＨＳＣＬＫ、クロック信号ＬＳＣＬＫは同期する。

なお、リセット信号Ｒ２、Ｒ２’の各々に対応するリセット信号Ｒ３の位相が合うのは、リセット信号Ｒ２、Ｒ２’の位相差がクロック信号ＩＣＬＫの１周期以下であり、かつリセット信号Ｒ２の立ち下がりとリセット信号Ｒ２’の立ち下がりとの間にクロック信号ＩＣＬＫの立ち上がりがない場合である。

このことから、送信部３００に与えられるリセット信号Ｒ２と、送信部４００に与えられるリセット信号Ｒ２とに（クロック信号ＩＣＬＫの１周期以下の）位相差が発生していても、送信部３００及び４００ではそれぞれ、リセット同期化部３１０により、分周器３２０、３３０に与えられるリセット信号の位相が揃えられる。従って、送信部３００と送信部４００とで、分周クロック（クロック信号ＨＳＣＬＫ、ＬＳＣＬＫ）の位相が揃う。

図１を用いてシリアライザ３４０について説明する。シリアライザ３４０は、フリップフロップ群２２０、並列入力直列出力形シフトレジスタ（以下ＰＩＳＯと称する）３４２、３４３、インバータ３４４、セレクタ３４５、及び出力ドライバ３４６を有する。

フリップフロップ群３４１は、フリップフロップ群２２０から出力されるパラレルデータＤ１の各ビットに対応する複数のフリップフロップを有し、クロック信号ＬＳＣＬＫの立ち上がりエッジでＤ入力の値を保持し、ＰＩＳＯ３４２、３４３へ出力する。

ＰＩＳＯ３４２、３４３は、入力されたパラレルデータをシリアルデータに変換してセレクタ３４５へ出力する。ＰＩＳＯ３４２はクロック信号ＨＳＣＬＫに同期して動作し、ＰＩＳＯ３４３はインバータ３４４により反転されたクロック信号ＨＳＣＬＫに同期して動作する。

セレクタ３４５は、インバータ３４４の出力に基づいて、ＰＩＳＯ３４２、３４３から出力されたシリアルデータを交互に選択して出力する。つまり、セレクタ３４５は、ＰＩＳＯ３４２から出力されるシリアルデータ中の奇数番目のデータと、ＰＩＳＯ３４３から出力されるシリアルデータ中の偶数番目のデータとを出力する。これにより、セレクタ３４５はクロック信号ＩＣＬＫと同じ周期でシリアルデータを順番通りに出力することができる。

出力ドライバ３４６は、セレクタ３４５から出力されたシリアルデータを差動出力する。

上述したように、送信部３００及び送信部４００は、与えられるリセット信号Ｒ２の位相がずれていても、内部で生成される分周クロック（クロック信号ＨＳＣＬＫ、ＬＳＣＬＫ）の位相が揃う。そのため、送信部３００及び送信部４００は位相が揃ったシリアルデータを出力できる。

また、ビットクロック（クロック信号ＩＣＬＫ）を生成するＰＬＬ回路１１０は１つのみ設ければよく、ビットクロックを各送信部に分配し、各送信部内で分周クロックを生成するため、回路面積や消費電力を低減し、コストを削減できる。

このように、本実施形態に係るデータ転送装置により、複数の回路間のリセットタイミングのずれを小さくし、かつコストを削減できる。

上記実施形態に係るデータ転送装置は、送信部を２つ備えていたが、３つ以上備える構成にしてもよい。

上記実施形態に係るデータ転送装置は、パラレルデータをシリアルデータに変換して送信する送信部を複数備えていたが、シリアルデータを受信してパラレルデータに変換する受信部をさらに設けたＳｅｒＤｅｓ（SERializer/DESerializer）を備える構成にしてもよい。

上記実施形態では、リセット同期化部３１０はフリップフロップを２個（フリップフロップ３１１、３１２）備え、リセット信号Ｒ２を２回サンプリングする構成について説明したが、フリップフロップを３個以上設け、サンプリングを３回以上行ってもよい。

上記実施形態では、送信部３００に与えられるリセット信号Ｒ２と、送信部４００に与えられるリセット信号Ｒ２との位相差がクロック信号ＩＣＬＫの１周期以下であり、かつ２つのリセット信号Ｒ２の立ち下がりの間にクロック信号ＩＣＬＫの立ち上がりがない場合に、送信部３００及び４００のそれぞれで、分周器３２０、３３０に与えられるリセット信号Ｒ３の位相が揃えられていた。２つのリセット信号Ｒ２の立ち下がりの間にクロック信号ＩＣＬＫの立ち上がりがある場合は、リセット信号Ｒ３の位相がクロック信号ＩＣＬＫの１周期分ずれることになるが、一般的なデータ転送装置では、送信部間のリセット信号の位相ずれはクロック信号ＩＣＬＫの１周期分まで許容されており、動作上問題は無いと考えられる。

２つのリセット信号Ｒ２の立ち下がりの間にクロック信号ＩＣＬＫの立ち上がりがある場合にも、リセット信号Ｒ３の位相を合わせることができるデータ転送装置の構成の一例を図４に示す。

図４に示すデータ転送装置は、図１に示す上記実施形態に係るデータ転送装置のクロック生成部１００において、バッファ１４０を省略し、インバータ１５０、リセット同期化部１６０及びＡＮＤゲート１７０を設けた構成となっている。また、制御部２００に、フリップフロップ２５０が設けられる。フリップフロップ２５０は、クロック信号ＰＣＬＫの立ち上がりエッジでリセット信号Ｒ１（Ｄ入力）の値を保持し、リセット信号Ｒ２をリセット同期化部１６０へ出力する。

リセット同期化部１６０は、インバータ１５０を介して反転クロック信号／ＩＣＬＫが与えられる。リセット同期化部１６０は、反転クロック信号／ＩＣＬＫを用いてリセット信号Ｒ２を複数回サンプリングし、リセット信号Ｒ４を生成する。リセット信号Ｒ４の生成処理の詳細は後述する。

ＡＮＤゲート１７０は、クロック信号ＩＣＬＫ及びリセット信号Ｒ４が与えられる。ＡＮＤゲート１７０は、リセット信号Ｒ４がハイレベルとなることで、クロック信号ＩＣＬＫと同じ周波数のクロック信号ＩＣＬＫ０を出力する。クロック信号ＩＣＬＫ０は送信部３００、４００のリセット同期化部３１０及び分周器３２０に与えられる。

図５にリセット同期化部１６０の概略構成を示す。リセット同期化部１６０は、フリップフロップ１６１及び１６２を有する。フリップフロップ１６１は、Ｄ型フリップフロップであり、Ｄ入力にハイレベルが与えられ、反転クロック信号／ＩＣＬＫに同期して動作する。また、フリップフロップ１６１は、リセット信号Ｒ２によりリセットされる。

フリップフロップ１６２は、Ｄ入力にフリップフロップ１６１のＱ出力が与えられ、反転クロック信号／ＩＣＬＫに同期して動作する。また、フリップフロップ１６２は、リセット信号Ｒ２によりリセットされる。ＡＮＤゲート１７０は、フリップフロップ１６２のＱ出力（リセット信号Ｒ４）及びクロック信号ＩＣＬＫが与えられ、クロック信号ＩＣＬＫ０を出力する。

図６に、このような構成のデータ転送装置におけるクロック信号ＩＣＬＫ、反転クロック信号／ＩＣＬＫ、クロック信号ＩＣＬＫ０、リセット信号Ｒ２〜Ｒ４、フリップフロップ１６１、１６２、３１１、３１２の出力、クロック信号ＨＳＣＬＫのタイミングチャートの一例を示す。

時刻ｔ１でリセット信号Ｒ２が立ち下がると、フリップフロップ１６１、１６２、３１１、３１２のリセットが解除され、その後の反転クロック信号／ＩＣＬＫの立ち上がり時（時刻ｔ２）にフリップフロップ１６１のＱ出力はハイレベルになる。この時点ではクロック信号ＩＣＬＫ０はまだＡＮＤゲート１７０から出力されていない（クロック信号ＩＣＬＫ０はローレベルのままである）。

そして、その次の反転クロック信号／ＩＣＬＫの立ち上がり時（時刻ｔ３）にフリップフロップ１６２のＱ出力（リセット信号Ｒ４）がハイレベルとなる。これ以降、ＡＮＤゲート１７０からクロック信号ＩＣＬＫに対応したクロック信号ＩＣＬＫ０が出力される。

クロック信号ＩＣＬＫ０の最初の立ち上がり時（時刻ｔ４）に、フリップフロップ３１１のＱ出力がハイレベルとなる。そして、その次のクロック信号ＩＣＬＫ０の立ち上がり時（時刻ｔ５）に、フリップフロップ３１２の／Ｑ出力がローレベルとなる。また、リセット信号Ｒ２は既にローレベルであるため、ＯＲゲート３１３から出力されるリセット信号Ｒ３はローレベルとなり、フリップフロップ３２０のリセットが解除される。フリップフロップ３２０は、その次のクロック信号ＩＣＬＫ０の立ち上がり時（時刻ｔ６）にクロック信号ＨＳＣＬＫの出力を開始する。

このように、クロック生成部１００は、リセット信号Ｒ２を反転クロック信号／ＩＣＬＫで２回サンプリングしてリセット信号Ｒ４を生成し、このリセット信号Ｒ４に基づいて、送信部３００、４００へのクロック信号ＩＣＬＫ０の供給を開始する。そのため、送信部３００、４００にクロック信号ＩＣＬＫ０が供給される時には、リセット信号Ｒ２の値は既にローレベルになっている。

従って、送信部３００に与えられるリセット信号Ｒ２の立ち下がりと送信部４００に与えられるリセット信号Ｒ２の立ち下がりとの間にクロック信号ＩＣＬＫの立ち上がりがある場合にも、その時点ではクロック信号ＩＣＬＫ０が供給されていないため、リセット信号Ｒ３の位相ずれを抑制することができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

１００クロック生成部
１１０ＰＬＬ回路
１２０分周器
２００制御部
３００、４００送信部
３１０クロック同期化部
３２０、３３０分周器
３４０シリアライザ

Claims

第１クロック信号及び前記第１クロック信号をＮ分周（Ｎは２以上の整数）した第２クロック信号を生成するクロック生成部と、
第１リセット信号及び第１〜第Ｓ（Ｓは２以上の整数）のパラレルデータが与えられ、各パラレルデータを前記第２クロック信号に同期させて出力すると共に、前記第１リセット信号を前記第２クロック信号に同期させた第２リセット信号を出力する制御部と、
前記第２リセット信号を前記第１クロック信号を用いて複数回サンプリングし、第３リセット信号を生成するリセット同期化部、前記第３リセット信号に基づいてリセットされ、前記第１クロック信号から第３クロック信号を生成する分周器、及び前記第３クロック信号に基づいて第ｋのパラレルデータ（ｋは１≦ｋ≦Ｓにおける全ての整数）をシリアルデータに変換するシリアライザを有する第ｋの送信部と、
を備えるデータ転送装置。
前記第ｋの送信部は、
前記第３リセット信号に基づいてリセットされ、前記第１クロック信号を２分周して前記第３クロック信号を生成する第１分周器と、
前記第３リセット信号に基づいてリセットされ、前記第３クロック信号をＮ／２分周して第４クロック信号を生成する第２分周器と、
を有し、
前記シリアライザは、前記第４クロック信号に基づいて前記制御部から前記第ｋのパラレルデータを受け取り、前記第ｋのパラレルデータを前記第３クロック信号に基づいてシリアルデータに変換して外部送信することを特徴とする請求項１に記載のデータ転送装置。
前記リセット同期化部は、
ハイレベルの信号が与えられるＤ端子を有し、前記第１クロック信号に基づいて動作し、前記第２リセット信号によりリセットされる第１のＤ型フリップフロップと、
前記第１のＤ型フリップフロップのＱ端子からの出力を受けるＤ端子を有し、前記第１クロック信号に基づいて動作し、前記第２リセット信号によりリセットされる第２のＤ型フリップフロップと、
前記第２のＤ型フリップフロップの／Ｑ端子からの出力と前記第２リセット信号とが与えられ、前記第３リセット信号を出力するＯＲゲートと、
を有することを特徴とする請求項１又は２に記載のデータ転送装置。
前記第ｋの送信部の前記シリアライザは、
前記第ｋのパラレルデータの各ビットを前記第４クロック信号に基づいて保持して出力する複数のフリップフロップを含むフリップフロップ群と、
前記フリップフロップ群から出力される前記第ｋのパラレルデータを前記第３クロック信号に基づいて第１シリアルデータに変換する第１シフトレジスタと、
前記フリップフロップ群から出力される前記第ｋのパラレルデータを前記第３クロック信号を反転した信号に基づいて第２シリアルデータに変換する第２シフトレジスタと、
前記第１シリアルデータと前記第２シルアルデータとを、前記第３クロック信号を反転した信号に基づいて交互に選択して出力するセレクタと、
前記セレクタの出力を外部送信するドライバと、
を有することを特徴とする請求項１乃至３のいずれかに記載のデータ転送装置。
前記第１クロック信号の反転を用いて、前記制御部から出力される前記第２リセット信号を複数回サンプリングし、前記第ｋの送信部への前記第１クロック信号の供給を制御する第４リセット信号を生成する第２リセット同期化部をさらに備えることを特徴とする請求項１乃至４のいずれかに記載のデータ転送装置。