CN102136239B - 驱动器电路 - Google Patents

Abstract

本发明提供一种驱动器电路。源极驱动器包括分频电路、开始信号捕获单元、脉冲宽度确定单元以及控制电路。分频电路通过分频基本时钟信号生成分频时钟。开始信号捕获单元在分频时钟的沿的时刻捕获开始信号。脉冲宽度确定单元确定捕获的开始信号的脉冲宽度。控制电路根据开始信号的脉冲宽度更改开始捕获数据的时刻。通过此结构，即使最终数据没有在分频时钟信号的下降沿结束，后级源极驱动器也能够将捕获时刻调节为输入的有效数据时刻。

Description

驱动器电路

通过引用并入

本申请基于并且要求于2010年1月25日提交的日本专利申请No.2010-013374的优先权，其内容在此通过引用整体并入。

技术领域

本发明涉及一种液晶显示装置的驱动器电路。特别地，本发明涉及其中在串联连接的多个源极驱动器之间顺序转发开始信号的驱动器电路。

背景技术

由于液晶显示装置的尺寸的增加和高清晰度，在串联耦合的源极驱动器中使用的时钟信号的速率较大地增长。此趋势导致要被用于在串联连接的多个源极驱动器之间传输开始信号的基本时钟信号的速率的大的增加。因此，用于建立(setup)和保持的时间裕量变短。

在专利文献1(日本未经审查的专利申请公开No.H08-329696)中，公开一种用于确保用于建立和保持的时间裕量的方法，其中后级电路使用分频时钟信号以获得开始信号。例如，通过分频操作从基本时钟信号生成周期是基本时钟信号的周期的两倍的分频时钟信号。触发器在分频时钟信号的上升沿的时刻获得开始信号，从而能够确保用于建立等等的时间裕量。

最近，为了满足面板的各种尺寸，已经要求源极驱动器允许具有不同数目的有效输出通道的各种源极驱动器被串联地连接并且能够改变有效输出通道的数目。这是因为这样的构造允许液晶显示装置的制造更加灵活地设计整个显示装置中的有效输出通道的数目。此外，源极驱动器的制造商能够利用一种产品满足用户的各种需求。

当有效输出通道的数目不同时，被输入到源极驱动器的RGB数据的数目不同。然而，专利文献1没有公开RGB数据的最终数据和分频时钟信号之间的关系。在最终数据没有在分频时钟信号的下降沿结束的情况下，因为表示与后级侧相连接的源极驱动器的锁存时刻的数据开始脉冲的时刻没有匹配第一有效数据的时刻，所以会破坏有效数据和输出之间的关系。

发明内容

现在已经发现存在问题，在专利文献1中，在最终数据没有以分频时钟信号的单位结束的情况下，被输入到被连接到后级侧的源极驱动器的有效数据的锁存时刻和开始时刻不同步。

根据本发明的方面，提供了一种驱动器电路，该驱动器电路包括源极驱动器，该源极驱动器适合于使用移位寄存器转发开始信号的级联连接。前级源极驱动器根据基本时钟的时刻获得数据并且在从通过前级源极驱动器获得串联连接的多个源极驱动器之间顺序转发的开始信号的时间到通过后级源极驱动器获得开始信号的时间的时段中将开始信号输出到后级源极驱动器。源极驱动器包括分频电路、开始信号捕获单元、脉冲宽度确定单元以及控制电路。分频电路通过分频基本时钟信号生成分频时钟。开始信号捕获单元在分频时钟的沿的时刻捕获开始信号。脉冲宽度确定单元确定捕获的开始信号的脉冲宽度。控制电路根据开始信号的脉冲宽度改变开始捕获数据的时刻。

通过此结构，即使在源极驱动器的有效像素数据没有以分频时钟信号的单位结束的情况下，源极驱动器能够通过基于接收到的开始信号的脉冲宽度确定前级源极驱动器的数据结束状态来捕获数据以满足有效数据的开始时刻。根据本发明，即使最终数据没有在分频时钟信号的下降沿结束，后级源极驱动器也能够将捕获时刻调节为输入的有效数据时刻。

附图说明

结合附图，根据某些示例性实施例的以下描述，以上和其它示例性方面、优点和特征将更加明显，其中：

图1是示出从控制器输入到源极驱动器的信号的图；

图2A是示出作为示例性实施例的源极驱动器的比较示例的接口电路的构造的图；

图2B是示出图2A中所示的接口电路的开始信号捕获单元的构造的图；

图2C是示出图2A中所示的接口电路的开始信号输出单元的构造的图；

图3是解释图2A中所示的接口电路的操作的时序图；

图4A是解释在使用分频时钟信号的情况下的比较示例的操作的时序图；

图4B是示出当执行图4A中所示的操作时的接口电路的开始信号捕获单元的构造的图；

图5A是解释当使用分频时钟信号时的比较示例的操作的时序图；

图5B是解释当使用分频时钟信号时的比较示例的操作的时序图；

图6是示出示例性实施例中的源极驱动器的接口电路的构造的图；

图7是示出示例性实施例中的源极驱动器的开始信号捕获单元的构造的图；

图8A是解释用于通过示例性实施例中的源极驱动器捕获开始信号的操作的时序图；

图8B是解释用于通过示例性实施例中的源极驱动器捕获开始信号的操作的时序图；

图9是示出示例性实施例的源极驱动器的开始信号输出单元的构造的图；

图10是示出示例性实施例中的开始信号输出单元中的每个信号的状态的图；

图11是解释用于通过示例性实施例的源极驱动器输出开始信号的操作的图；以及

图12是示出当多个源极驱动器被连接时的控制处理的示例的图。

具体实施方式

在下文中，将会在附图中示出并且参考附图中分配给组件的附图标志和符号来描述本发明的实施例。首先，在描述本发明的示例性实施例之前，描述发明人提出本发明的背景。图1是解释从控制器20输入到源极驱动器10的信号的图。在这里描述串联连接的多个源极驱动器10的驱动器电路。

如图1中所示，来自于控制器20的开始信号STH被输入到被布置在第一级的源极驱动器10。开始信号STH在多个源极驱动器10之间被顺序地转发。时钟信号MCLK和数据信号DA(在下文中，都被统一地称为“高速率串行信号”)经由高速率I/F从控制器20输入到源极驱动器10中的每一个。

此外，选通信号STB和极性信号POL经由CMOS I/F从控制器20输入到源极驱动器10中的每一个。基于选通信号STB将一行的灰阶控制电压从源极驱动器10中的每一个输出到液晶显示面板。极性信号POL是反转输出到液晶显示面板的灰阶控制电压的极性的信号。根据驱动液晶显示面板的类型(即，诸如行反转、列反转或者点反转的AC驱动的类型)生成极性信号POL。

此外，设置信号OSEL经由设置端子输入到源极驱动器10中的每一个。设置信号OSEL是设置用于源极驱动器10中的每一个的输出的数目的信号。例如，根据设置信号OSEL，源极驱动器10的输出的数目能够从960ch变成846ch。另外，设置信号OSEL的不同值可以被输入到源极驱动器10中的每一个，使得源极驱动器10能够被设置为具有不同数目的输出。

每个源极驱动器10具有接口电路11以传输开始信号STH。图2A是示出作为示例性实施例的源极驱动器的比较示例的接口电路11的构造的图。如图2A中所示，接口电路11具有数据控制单元12、开始信号捕获单元13、移位寄存器单元14、数据锁存单元15以及开始信号输出单元16。

虽然未示出，但是源极驱动器10还具有DA转换器、输出缓冲器等等。数据锁存单元15被耦接到DA转换器，并且DA转换器被耦接到输出缓冲器。DA转换器将通过数据锁存单元15锁存的数字RGB数据转换为模拟灰阶控制电压。根据选通信号STB从输出缓冲器输出灰阶控制电压，并且将其施加到液晶显示面板的各源极线。在下面的解释中，被输入到源极驱动器10的开始信号STH被定义为“STH_I”并且被输出到后级源极驱动器10的开始信号STH被定义为“STH_O”。根据图1，显然的是，此输出开始信号STH_O是后级源极驱动器10的输入开始信号STH_I。

在这里，参考图2A、图2B以及图3，解释比较示例的操作。图2B是示出图2A中所示的接口电路的开始信号捕获单元的构造的图。图3是解释图2A中所示的接口电路的操作的时序图。如图3中所示，在这里给出通过六个像素数据单元执行数据处理的示例。另外，在本示例中，源极驱动器10的输出的数目是960ch。

数据信号DA和高速率时钟信号MCLK经由高速率I/F输入到数据控制单元12。数据控制单元12将串行数据信号DA转换为多个并行RGB数据D1-D6。此外，数据控制单元12将时钟信号MCLK转换为内部基本时钟CLK以传输多个RGB数据。内部基本时钟信号CLK被提供到开始信号捕获单元13、移位寄存器单元14以及开始信号输出单元16。此外，数据控制单元12将重置信号RB输出到开始信号捕获单元13和移位寄存器单元14。重置信号RB是根据选通信号STB生成的信号并且用作重置脉冲以在开始数据控制之前重置开始信号捕获单元13和开始信号输出单元16。

开始信号STH_I和内部基本时钟CLK被输入到开始信号捕获单元13。在这里，参考图2B，解释开始信号捕获单元13的构造的示例。如图2B中所示，开始信号捕获单元13具有由串联连接的六个触发器组成的移位寄存器、两个反转器以及NADN电路。

通过由触发器组成的移位寄存器，以内部基本时钟CLK的时刻顺序地转发接收到的开始信号STH_I。开始信号捕获单元13使用通过触发器顺序地移位的内部基本时钟CLK来生成数据开始脉冲DSTH。具体地，来自于第五触发器的输出信号和通过反转来自于第六触发器的输出信号获得的信号被输入到NAND电路。通过反转器反转来自于NAND电路的输出信号并且其变成数据开始脉冲DSTH。

如图3中所示，使用对应于通过源极驱动器10锁存的最终的RGB数据(Last)的开始信号STH_I的上升沿的时间点，在通过后级源极驱动器10锁存的初始RGB数据(1(第二)-6(第二))的开始信号STH_I的上升沿的时刻生成数据开始脉冲DSTH。数据开始脉冲DSTH被提供到移位寄存器单元14。

注意，RGB数据(Last)和在RGB数据(Last)之前的数据是应通过前级源极驱动器捕获的RGB数据。此外，RGB数据(1(第二)-6(第二))和下述数据是应通过生成移位寄存器的输出和数据开始脉冲DSTH的后级源极驱动器捕获的数据。

根据内部基本时钟CLK通过移位寄存器单元14顺序地转发数据开始脉冲DSTH，并且将其提供到数据锁存单元15。数据锁存单元15根据来自于移位寄存器单元14的脉冲信号顺序地锁存并行的RGB数据D1至D6。即，数据开始脉冲DSTH表示锁存RGB DATA D1至D6的时刻。

在数据锁存单元15结束锁存有效的数据之前，移位寄存器单元14将标志信号QRL输出到开始信号输出单元16。图2C示出图2A中所示的接口电路11的开始信号输出单元16的构造。开始信号输出单元16使用图2C中所示的触发器根据内部基本时钟信号CLK顺序地移位标志信号QRL。开始信号输出单元16生成变为级联到前级源极驱动器10的后级源极驱动器10的开始信号。

在此比较示例中，通过由于具有超高分辨率的液晶显示装置导致源极驱动器10中的高速率时钟信号MCLK的速率增加，内部基本时钟信号CLK应具有更高的速率，该内部基本时钟信号CLK被用于在串联连接的源极驱动器10之间转发开始信号STH。如图3中所示，因为根据内部基本时钟信号CLK的上升沿移位开始信号STH，所以用于建立和保持的时间裕量将会变小。

所以，为了确保用于建立和保持的时间裕量，发明人已经检查使用表示用于后级电路的时刻的分频时钟信号来捕获开始信号。参考图4A和图4B，在这里给出用于使用分频时钟CLK_DIV控制源极驱动器10的示例的解释。图4A是解释在使用分频时钟信号的情况下的比较示例的操作的时序图。图4B是示出当执行图4A中所示的操作时的接口电路11的开始信号捕获单元13的构造的图。类似于图3，在这里给出通过六个像素数据单元执行数据处理并且源极驱动器10的输出的数目是960ch的示例。

如图4A中所示，通过分频操作生成其周期是内部基本时钟信号CLK的两倍的分频时钟信号CLK_DIV。在分频时钟信号CLK_DIV的上升时刻通过移位寄存器捕获开始信号STH_I，移位寄存器被布置为图4B中所示并且被布置在开始信号捕获单元13中。结果，确保用于建立等等的时间裕量。然后在分频时钟信号CLK_DIV的上升沿的时刻顺序地移位开始信号STH_I。

根据内部基本时钟信号CLK输入RGB数据D1至D6。因此，数据开始脉冲DSTH应被同步为内部基本时钟信号CLK。因为此，图4B中所示的数据开始脉冲生成单元17的触发器与内部基本时钟信号CLK同步地移位从移位寄存器输入的开始信号SHI_6。结果，如图4A中所示，使用内部基本时钟CLK生成数据开始脉冲DSTH。

虽然在先前的示例中开始信号STH_I在分频时钟信号CLK_DIV的下降沿移位，但是如图4A中所示，开始信号STH_I在内部基本时钟信号CLK的上升沿移位。根据基于内部基本时钟信号CLK被移位的开始信号STH_I的上升沿来生成数据开始脉冲DSTH。然而，图4A中所示的示例具有下述问题。

参考图5A和图5B，在这里给出图4A中所示的示例的问题的解释。在此示例中，在分频时钟信号CLK_DIV的一个周期中处理12像素数据。即，12像素数据对应于分频时钟的一个单位。图5A示出RGB数据D1至D6以分频时钟的单位结束，即RGB数据具有960ch的示例，而图3B示出RGB数据D1至D6没有以分频时钟的单位结束，即RGB数据具有846ch的示例。

在图5A中所示的示例中，960ch的输出的数目能够除以是分频时钟的一个单位的12。由于此，最终数据在分频时钟信号CLK_DIV的上升时刻结束。改变为开始信号STH_I在内部基本时钟信号CLK的上升沿的时刻移位，而开始信号STH_I在分频时钟CLK_DIV的下降沿的时刻移位。通过在此条件下生成数据开始脉冲DSTH，在输出最终数据的时刻生成数据开始脉冲DSTH。因此，在这样的情况下，因为数据开始脉冲DSTH的时刻匹配后级源极驱动器10的初始有效数据的时刻，因此没有破坏有效数据和输出数据之间的关系。

然而，在图5B中所示的示例中，846ch的输出的数目不能够除以是分频时钟的单位的12。由于此，最终数据在分频时钟CLK_DIV的下降时刻结束。更改为开始信号STH_I在内部基本时钟信号CLK的上升沿移位，而开始信号STH_I在分频时钟CLK_DIV的下降沿移位。通过在此条件下生成数据开始脉冲DSTH，在输出后级源极驱动器10的初始数据的时刻生成数据开始脉冲DSTH。结果，因为数据开始脉冲DSTH的时刻不匹配后级源极驱动器10的初始有效数据的时刻，因此破坏了有效数据和输出之间的关系。

因此发明人提出下述发明。在下文中，将会在附图中示出并且参考分配给组件的附图标记和符号描述本发明的实施例。应注意的是，本发明不限于下述示例性实施例。在下述的解释中，相同的附图标志基本上表示比较示例中的上述相同的组件。

如图1中所示，本示例性实施例的源极驱动器包括串联连接的多个源极驱动器10并且用于液晶显示装置。被输入到源极驱动器10的信号与图1中所示的示例相同，因此将会省略其详细的解释。每个源极驱动器10具有接口电路11以在串联连接的多个源极驱动器10之间传输开始信号STH。

图6是示出示例性实施例中的源极驱动器10的接口电路11的构造的图。如图6中所示，接口电路11具有数据控制单元12、移位寄存器单元14、数据锁存单元15、开始信号捕获单元30以及开始信号输出单元40。

如上所述，数据控制单元12将串行数据信号DA转换为多个并行RGB数据D1至D6。此外，数据控制单元12将时钟信号MCLK转换为内部基本时钟CLK以传输多个RGB数据。内部基本时钟信号CLK被提供到开始信号捕获单元30、移位寄存器单元14以及开始信号输出单元40中的每一个。

如图4A中所解释地，本示例性实施例的数据控制单元12通过分频操作生成具有比内部基本时钟信号CLK的周期长的周期的分频时钟信号CLK_DIV。在这里，通过分频操作生成具有是内部基本时钟信号CLK的周期的两倍的周期的分频时钟信号CLK_DIV。分频时钟信号CLK_DIV被提供到开始信号捕获单元30。

在这里，参考图7，解释用于本示例性实施例的开始信号捕获单元30的构造的解释。图7是示出示例性实施例中的源极驱动器的开始信号捕获单元30的构造的图。如图7中所示，开始信号捕获单元30具有触发器、级联脉冲宽度确定单元31、数据开始点调节单元32以及数据脉冲生成单元33。

触发器根据分频时钟CLK_DIV移位开始信号STH_I。级联脉冲宽度确定单元31使用通过触发器移位的信号STH_I至STH_4确定开始信号STH_I的宽度，并且输出识别信号IPW3。级联脉冲宽度确定单元31具有两个NAND电路、NOR电路、选择器以及触发器。信号STH_I和STH_2被输入到一个NAND电路，并且信号STH_3和STH_4被输入到另一个NAND电路。来自于两个NAND电路的输出信号被输入到NOR电路。这两个二输入NAND电路和一个二输入NOR电路组成四输入AND电路。

数据开始点调节单元32根据识别信号IPW3调节数据开始脉冲DSTH的开始点。数据开始脉冲生成单元33使用通过数据开始点调节单元32调节的开始信号STH_6生成示出开始RGB数据D1至D6的锁存的时刻的数据开始脉冲DSTH。

在这里，参考图8A和图8B，给出用于捕获开始信号STH_I的操作的解释。图8A和图8B是解释示例性实施例中用于通过源极驱动器10的接口电路11捕获开始信号STH_I的操作的时序图。图8A示出输出的数目是960ch并且开始信号STH_I的脉冲宽度对应于分频时钟CLK_DIV的三个周期的情况。图8B示出输出的数目是846ch并且开始信号STH_I的脉冲宽度对应于分频时钟CLK_DIV的两个周期的情况。

首先，第一级的触发器根据分频时钟CLK_DIV的上升沿捕获开始信号STH_1并且输出信号STH_1。信号STH_1在分频时钟CLK_DIV的下降沿被移位四次。结果，生成信号STH_2、STH_3、STH_4以及STH_5。信号STH_1、STH_2、STH_3、STH_4被提供到级联脉冲宽度确定单元31。信号STH_5被提供到数据开始点调节单元32。

接下来，级联脉冲宽度确定单元31使用信号STH_1至STH_4确定被输入到触发器的开始信号STH_I的脉冲宽度，并且输出识别信号IPW3。级联脉冲宽度确定单元31以下述方式生成识别信号IPW3。

如图8A中所示，在被提供的开始信号STH_I具有分频时钟CLK_DIV的三个周期的宽度的情况下，应存在当在内部基本时钟信号CLK的上升时刻所有的信号STH_1至STH_4被设置为高电平时的时刻(参见图8A中的点划线)。在此时刻，识别信号IPW3变成“高”。选择器通过此识别信号IP3W切换到被耦合到VDD的I1侧。识别信号IPW3保持高直到输入重置信号RB。

如图8B中所示，在被提供的开始信号STH_I具有分频时钟CLK_DIV的两个周期的宽度的情况下，不存在当所有的信号STH_1至STH_4变成“高”时的时刻。在这样的情况下，识别信号IPW3保持低。

数据开始点调节单元32选择基于识别信号IPW3选择的分频时钟CLK_DIV的反转信号或者正常信号。通过数据开始点调节单元32选择的信号变成选择的时钟信号SEL_CLK。数据开始点调节单元32根据选择的时钟信号SEL_CLK的上升沿将STH_5捕获到触发器中，并且将STH_6输出到数据开始脉冲生成单元33。

如图8A中所示，在识别信号IPW3高的情况下，选择的时钟信号SEL_CLK是分频时钟CLK_DIV的反转信号。在分频时钟CLK_DIV的下降沿的时刻，通过数据开始点调节单元32的触发器获得STH_5。

如图8B中所示，在识别信号IPW3低的情况下，选择的时钟信号SEL_CLK是分频时钟CLK_DIV。在分频时钟CLK_DIV的上升沿的时刻，通过数据开始点调节单元32的触发器获得STH_5。即，STH_6的移位时刻根据输入的开始信号STH_I的宽度变化。

数据开始脉冲生成单元33在内部基本时钟信号CLK的上升沿移位STH_6两次以生成STH_7和STH_8。数据开始脉冲生成单元33使用STH_7和STH_8生成数据开始脉冲DSTH。

这样，根据本示例性实施例，在接收到的开始信号的宽度对应于分频时钟CLK_DIV的两个周期的情况下，数据开始脉冲DSTH被提前内部基本时钟信号CLK的一个时钟时刻生成，因为最终数据没有以分频时钟的单位结束。结果，后级源极驱动器10能够将有效数据的初始时刻与有效数据的输出时刻同步。

在这里，参考图9，解释用于本示例性实施例的开始信号输出单元40的构造的解释。图9是示出示例性实施例中的源极驱动器的开始信号输出单元40的构造的图。如图9中所示，开始信号输出单元40具有脉冲生成单元41和输出时刻调节单元42。

脉冲生成单元41具有带有六级的触发器、四个NOR电路以及两个NAND电路。标志信号ORL被从移位寄存器单元14输入到脉冲生成单元41。脉冲生成单元41输出具有分频时钟CLK_DIV的三个周期的脉冲宽度的级联基(base)信号CB3，和具有分频时钟CLK_DIV的两个周期的脉冲宽度的级联基信号CB2。

输出时刻调节单元42基于下面将会描述的输出脉冲宽度选择信号OPW3选择级联基信号CB3或者级联基信号CB2。输出时刻调节单元42具有XOR电路、NAND电路、NOR电路、三个选择器以及三个触发器。通过反转器反转的内部基本时钟信号CLK和重置信号RB被提供到脉冲生成单元41的触发器和输出时刻调节单元42。

设置信号OSEL和识别信号IPW3被输入到XOR电路。通过反转器反转来自于XOR电路的输出并且其变成输出脉冲宽度选择信号OPW3。输出脉冲宽度选择信号OPW3被提供到选择器SEL1。选择器SEL1基于输出脉冲宽度选择信号OPW3选择级联基信号CB2或者级联基信号CB3，并且将CAS_1输出到选择器SEL2和触发器。

通过反转器反转的识别信号IPW3和设置信号OSEL被输入到NAND电路。NAND电路将选择信号CSEL1输出到选择器SEL2。选择器SEL2选择CAS_1或者来自接收CAS_1的触发器的信号，并且输出信号作为CAS_2。设置信号OSEL和识别信号IPW3被输入到NOR电路。

NOR电路将选择信号CSEL2输出到选择器SEL3。选择器SEL3CAS_2或者来自接收CAS_2的触发器的信号，并且将CAS_3输出到最后的触发器。此触发器输出是用于后级源极驱动器10的开始信号的STH_O。

图10示出开始信号输出单元40中的每个信号的状态。如图10中所示，当输出的数目是960ch时，设置信号OSEL为“高”。当输出的数目是846ch时，设置信号OSEL为“低”。当输出的数目是960ch并且识别信号IPW3为“高”时，输出脉冲宽度选择信号OPW3是“1”，选择信号CSEL1是“1”，选择信号CSEL2是“0”。此外，当识别信号IPW3是“低”时，输出脉冲宽度选择信号OPW3是“0”，并且选择信号CSEL1是“0”，选择信号CSEL2是“0”。

当输出的数目是846ch并且识别芯片IPW3是“高”时，输出脉冲宽度选择信号OPW3是“0”，选择信号CSEL1是“1”，并且选择信号CSEL2是“0”。此外，当识别信号IPW3是“低”时，输出脉冲宽度选择信号OPW3是“1”，选择信号CSEL1是“1”，并且选择信号CSEL2是“1”。

在这里，参考图11，给出用于输出变为用于后级源极驱动器10的开始信号的STH_O的操作的解释。图11是解释开始信号输出单元40的输出模式的图。在这里，960ch被示例为能够以分频时钟CLK_DIV的单位结束的模式，并且846ch被示例为不能够以分频时钟CLK_DIV的单位结束的模式。

脉冲生成单元41在内部基本时钟信号CLK的下降沿将标志信号QRL从位移寄存器单元14捕获到触发器中，并且输出QRL_1。在内部基本时钟信号CLK的下降沿，在后级触发器中，捕获到触发器中的信号被移位五次。结果，生成QRL_2、QRL_3、QRL_4、QRL_5、以及QRL_6。

使用QRL_1至QRL_6，生成具有分频时钟CLK_DIV的三个周期的脉冲宽度的级联基信号CB3。此外，使用QRL_1至QRL_4，生成具有分频时钟CLK_DIV的两个周期的脉冲宽度的级联基信号CB2。级联基信号CB2和级联基信号CB3被提供到输出时刻调节单元42。

输出时刻调节单元42基于上述输出脉冲宽度选择信号OPW3选择分频时钟CLK_DIV的三个周期的脉冲宽度或者分频时钟CLK_DIV的两个周期的脉冲宽度。如图11中所示，假定下述模式，其中输出的数目(960ch)以分频时钟的单位结束，后级源极驱动器10选择具有与从前级源极驱动器10接收到的开始信号STH_I的脉冲宽度相同的脉冲宽度的级联基信号。

例如，当输入是来自于其输出的数目是960ch的前级源极驱动器10的具有分频时钟CLK_DIV的三个周期的脉冲宽度的开始信号STH_I时，其输出的数目是960ch的后级源极驱动器10选择具有分频时钟CLK_DIV的三个周期的脉冲宽度的级联基信号CB3。

假定下述模式，其中输出的数目(846ch)没有以分频时钟的单位结束，后级源极驱动器10选择具有不同于从前级源极驱动器10接收到的开始信号STH_I的脉冲宽度的脉冲宽度的级联基信号。

例如，当输入是来自于其输出的数目是960ch的前级源极驱动器10的具有分频时钟CLK_DIV的三个周期的脉冲宽度的开始信号STH_I时，其输出的数目是846ch的后级源极驱动器10选择具有分频时钟CLK_DIV的两个周期的脉冲宽度的级联基信号CB2。

然后使用选择信号CSE1和CSE2选择选择的级联基信号CB2或者CB3应被移位一次还是两次还是不应进行移位。

在模式是其中输出的数目以分频时钟的单位结束的960ch的情况下，当接收到的开始信号STH_I具有分频时钟CLK_DIV的三个时钟的脉冲宽度时，选择信号CSEL1是“1”并且选择信号CSEL2是“0”。在此条件下，通过触发器移位级联基信号CB3一次。当移位一次时的CAS_3的上升沿成为标准。

此外，在模式是其中输出的数目以分频时钟的单位结束的960ch的情况下，当接收到的开始信号STH_I具有分频时钟CLK_DIV的两个时钟的脉冲宽度时，选择信号CSEL1是“0”并且选择信号CSEL2是“0”。在这样的条件下，通过触发器将级联基信号CB2移位两次。因为级联基信号CB2被移位两次，所以CAS_3的上升沿变成比标准晚了内部基本时钟信号CLK的一个周期。

在模式是其中输出的数目不能以分频时钟的单位结束的846ch的情况下，当接收到的开始信号STH_I具有分频时钟CLK_DIV的三个时钟的脉冲宽度时，选择信号CSEL1是“1”并且选择信号CSEL2是“0”。在这样的条件下，通过触发器将级联基信号CB3移位一次。因为级联基极信号CB3被移位一次，所以CAS_3的上升沿与标准相同。

此外，在模式是其中输出的数目不能够以分频时钟的单位结束的846ch的情况下，当接收到的开始信号STH_I具有分频时钟CLK_DIV的两个时钟的脉冲宽度时，选择信号CSEL1是“1”并且选择信号CSEL2是“1”。在这样的条件下，通过触发器没有移位级联基信号CB2。由于级联基信号CB2没有被移位，所以CAS_3的上升沿比标准晚了内部基本时钟信号CLK的一个周期时刻。

在内部基本时钟信号CLK的下降沿通过最后的触发器捕获上述选择的信号CAS_3，并且输出作为用于后级源极驱动器10的开始信号的STH_O。

图12示出当多个源极驱动器被串联连接时的控制处理的示例。如图12(1)中所示，在其中输出的数目以分频时钟的单位结束的组合模式下(例如，五个具有960ch的源极驱动器10被串联连接)，每个源极驱动器10的有效数据以分频时钟的单位结束。因为此，在源极驱动器10之间顺序地传输的开始信号STH具有分频时钟CLK_DIV的三个周期的脉冲宽度，并且根据标准的时刻输出。

如图12(2)中所示，在其中输出的数目没有以分频时钟的单位结束的组合模式下(例如，五个具有846ch的源极驱动器10被串联连接)，每个源极驱动器10的有效数据没有以分频时钟的单位结束。其脉冲宽度是分频时钟CLK_DIV的两个周期的开始信号STH表示六像素数据的不足，因为前级源极驱动器10的有效数据没有以分频时钟的单位结束。即，其脉冲宽度是分频时钟CLK_DIV的两个周期的开始信号STH变成识别信号以传递少六个像素数据的信息。

当后级源极驱动器10接收其脉冲宽度是分频时钟CLK_DIV的两个周期的开始信号STH时，通过提前内部基本时钟信号CLK的一个时钟时刻生成数据开始脉冲DSTH，后级源极驱动器10能够将时刻调整为有效数据的初始时刻。

此外，在分频时钟CLK_DIV的上升边缘时刻应始终输出用于是用于后级源极驱动器10的开始信号STH的STH_O的输出时刻。当接收其脉冲宽度是分频时钟CLK_DIV的两个周期的开始信号STH时，通过调节被输出到后级源极驱动器10的STH_O的输出时刻，源极驱动器10能够始终在分频时钟CLK_DIV的上升沿输出STH_O。

在图12(2)中所示的示例中，第二和第四源极驱动器10将开始信号STH提前内部基本时钟信号CLK的一个周期时刻进行输出，从而在每个源极驱动器处进行用于12个像素的调整。

此外，在本发明中，即使在具有不同输出的数目的源极驱动器10被串联连接的情况下，能够根据用于源极驱动器10中的每一个的有效数据的开始时刻正确地获得RGB数据。

在图12(3)中所示的示例中，第一源极驱动器10的输出的数目是846ch并且四个后级源极驱动器10的输出的数目是960ch。如上所述，通过调节数据开始脉冲DSTH的时刻，能够使有效数据的开始时刻与锁存的时刻同步。此外，第二级的源极驱动器10和后面的源极驱动器10输出其脉冲宽度是分频时钟CLK_DIV的两个周期的开始信号STH拖后内部基本时钟信号CLK的一个周期进行输出。结果，能够在分频时钟CLK_DIV的上升时刻输出STH_O。

此外，在图12(4)中所示的示例中，第一源极驱动器10的输出的数目是960ch，并且四个后级源极驱动器10的输出的数目是846ch。在这样的情况下，在第三和第五源极驱动器10中的每一个处进行用于12像素数据的调整。通过将开始信号STH提前内部基本时钟信号CLK的一个周期进行输出，能够在分频时钟CLK_DIV的上升沿输出STH_O。

如图12(5)中所示，具有960ch的源极驱动器10和具有846ch的源极驱动器10被交替地串联连接。在这样的情况下，具有960ch的第三源极驱动器10将用于后级源极驱动器10的开始信号STH拖后内部基本时钟信号CLK的一个周期进行输出。此外，具有846ch的下一个源极驱动器10将用于后级源极驱动器10的开始信号STH提前内部基本时钟信号CLK的一个周期进行输出。结果，能够使有效数据的开始时刻与锁存的时刻同步并且还能够在分频时钟CLK_DIV的上升沿的时刻输出STH_O。

如上所述，根据本发明，在从源极驱动器10输出的有效数据没有以分频时钟的单位结束的情况下，能够更改被输出到后级源极驱动器10的开始信号的脉冲宽度。后级源极驱动器10根据接收到的开始信号的脉冲宽度确定前级源极驱动器10中的数据结束的状态并且能够根据有效数据的开始时刻捕获数据。

应注意的是，本发明不限于上述实施例，而是其中能够达到本发明的目的的范围内的修改、改进等等能够被包括在本发明中。上述的输出的数目、脉冲宽度等等仅是示例，并且本发明不限于上述示例。

虽然已经按照若干示例性实施例描述了本发明，但是本领域的技术人员将理解本发明能够在所附的权利要求的精神和范围内以各种修改来实施并且本发明并不限于上述的示例。本领域的技术人员能够根据需要组合上述示例性实施例。此外，权利要求的范围不受到上述的示例性实施例的限制。此外，应当注意的是，申请人意在涵盖所有权利要求要素的等同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。

Claims (6)

1.一种驱动器电路，其包括：

第一源极驱动器；以及

第二源极驱动器，其与所述第一源极驱动器串联连接，

其中，

所述第一源极驱动器被构造为接收第一输入开始信号并且输出第二输入开始信号，而所述第二源极驱动器被构造为接收所述第二输入开始信号；

所述第一源极驱动器被构造为，在从当通过所述第一源极驱动器接收到所述第一输入开始信号时至当通过所述第二源极驱动器接收到所述第二输入开始信号时的时段期间，根据基本时钟的时刻来对数据进行锁存；并且

所述第一源极驱动器包括：

分频电路，所述分频电路通过分频所述基本时钟生成分频时钟；

开始信号捕获单元，所述开始信号捕获单元在所述分频时钟的边沿接收通过所述第一源极驱动器所接收到的所述第一输入开始信号；以及

脉冲宽度确定单元，所述脉冲宽度确定单元确定通过所述第一源极驱动器所接收到的所述第一输入开始信号的脉冲宽度，

所述驱动器电路的特征在于，所述第一源极驱动器还包括：

数据开始点调节单元，所述数据开始点调节单元根据通过所述第一源极驱动器所接收到的所述第一输入开始信号的脉冲宽度，来更改所述第一源极驱动器开始对数据进行锁存的时刻。

2.根据权利要求1所述的驱动器电路，

其中，所述第一源极驱动器进一步包括开始信号输出单元，所述开始信号输出单元用于生成所述第二输入开始信号，

其中，所述开始信号输出单元被构造为，根据所述第一输入开始信号的脉冲宽度和所述第一源极驱动器的输出的数目，来将用于输出所述第二输入开始信号的时刻从用于输出所述第二输入开始信号的预定时刻进行更改，以及

其中，所述开始信号输出单元被构造为，根据所述第一输入开始信号的脉冲宽度和所述第一源极驱动器的输出的数目，来更改所述第二输入开始信号的脉冲宽度。

3.根据权利要求2所述的驱动器电路，其中，

响应于是以所述分频时钟的单位结束的所述第一源极驱动器的输出的数目，所述开始信号输出单元不更改所述第二输入开始信号的脉冲宽度，并且

响应于不是以所述分频时钟的单位结束的所述第一源极驱动器的输出的数目，所述开始信号输出单元更改所述第二输入开始信号的脉冲宽度。

4.根据权利要求3所述的驱动器电路，其中，

响应于表示在所述第一源极驱动器中要被锁存的数据不是以所述分频时钟的单位结束的所述第一输入开始信号以及是以所述分频时钟的单位结束的所述第一源极驱动器的输出的数目，所述开始信号输出单元将用于输出所述第二输入开始信号的时刻延迟所述基本时钟的一个时钟周期，并且

响应于表示在所述第一源极驱动器中要被锁存的数据不是以所述分频时钟的单位结束的所述第一输入开始信号以及不是以所述分频时钟的单位结束的所述第一源极驱动器的输出的数目，所述开始信号输出单元将用于输出所述第二输入开始信号的时刻提前所述基本时钟的一个时钟周期。

5.根据权利要求3所述的驱动器电路，其中，

响应于表示在所述第一源极驱动器中要被锁存的数据不是以所述分频时钟的单位结束的所述第一输入开始信号以及是以所述分频时钟的单位结束的所述第一源极驱动器的输出的数目，所述开始信号输出单元将用于输出所述第二输入开始信号的时刻延迟所述基本时钟的一个时钟周期。

6.根据权利要求3所述的驱动器电路，其中，

响应于表示在所述第一源极驱动器中要被锁存的数据不是以所述分频时钟的单位结束的所述第一输入开始信号以及不是以所述分频时钟的单位结束的所述第一源极驱动器的输出的数目，所述开始信号输出单元将用于输出所述第二输入开始信号的时刻提前所述基本时钟的一个时钟周期。