JPH01243783A - 入力データ同期を備えたデジタルチップ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力データ同期を備えたデジタルチップに関
する。

［従来技術］ デジタル技術において非常に多数の異なる機能を有する
チップが使用される。例えばデジタルテレビジョン受像
機に使用されるチップの場合のように複数のチップが共
同してもよい。このようなチップは、入力データクロッ
クによってクロックされた入力データ用のｍデータライ
ンの任意の数を含む入力バスの少なくとも１つを有する
。チップ内部において通常入力データは、入力データが
チップ内において処理される前に入力データクロックと
同じ周波数を有するチップの内部クロック信号により同
期化される。

［発明の解決すべき課題］ 例えばデジタルテレビジョン受像機等のようないくつか
の適用において、データ補間が実行されるか、もしくは
データが書き込み速度よりも高速度、でメモリから読み
出される場合、チップは全体的に入力データクロックの
周波数の整数倍である周波数を有するクロック信号を供
給されなければならない。同期に対して入力データクロ
ックの周波数を有するクロック信号は、またチップの外
側に設けられたクロック発生器から供給されなければな
らないため、このようなチップは２つのクロック信号の
それぞれに対して１つづつの端子を必要とする。

しかしながら利用できるチップ端子の数は、しばしば種
々のチップ機能によって必要とされた数よりも少ないた
め、２つの必要なりロック信号端子を使用することはほ
とんど不可能である。

本発明は、単一の外部端子だけを必要とする人力データ
クロックにより入力データを同期化する方法を提供する
ことを目的とするものである。

［課題解決のための手段］ この目的は、入力データクロックによってクロックされ
、周波数が入力データクロックの周波数の整数倍である
チップに供給されたクロック信号によりチップ内におい
て同期化されなくてはならない入力データライン用のｍ
データラインを含む入力バスと、１：（ｎ−１）マーク
／スペース比を有する方形波信号である出力を有するク
ロック信号用のリセット可能なｎ分割周波数デバイダと
、各々が入力バスのデータラインの１つと関連され、ク
ロック信号が同期信号として供給される第１、第２、・
・・第ｍのデータシンクロナイザと、第１のデータシン
クロナイザおよびクロック信号の出力が供給され、ｎ分
割周波数デバイダのリセット入力に供給される出力をを
し、それが周期された入力データの２つの連続する状態
変化の可能な限り中央に位置されるｎ分割周波数デバイ
ダの出力信号のパルスを発生させる入力データクロック
に関するクロック信号の位相を測定するための測定回路
と、それぞれデータシンクロナイザの１つに後続し、周
波数デバイダの出力によってクロックされ、少なくとも
信号位相比較用の測定回路に必要な測定時間に等しい遅
延を生成する複数の遅延ステージと、それぞれが遅延ス
テージの１つに後続し、制御入力に供給されるｎ分割周
波数デバイダの出力を有する転送スイッチとを含む入力
データ同期を備えたデジタルチップによって達成される
。

［実施例］ 第１図の非常に概略化されたブロック図は、入力データ
ｄｏがｍデータラインを有する入力バスｅｂにより供給
されるチップｉｃを示す。入力データｄｅは入力データ
クロックによってクロックされる。

これはこのクロック率で状態変化が発生することを意味
する。チップ１ｃの別の外部端子の中のクロック信号ｔ
に対する端子だけが示されている。

このクロック信号の周波数は入力データクロックの周波
数の整数倍（ｎ）である。チップは、１：（ｎ−１）の
マーク／スペース比を有する方形波である出力ｃｌを有
するクロック信号を用のリセット可能なｎ分割周波数デ
バイダｒｔを含む。したがってクロック信号の周波数は
入力データクロックの周波数に減少される。

チップｉｃにおいて入力バスの各ｍデータラインは、ク
ロック信号ｔが同期信号として供給されるデータシンク
ロナイザｄ１・・・ｄＩＩｌの１つを有する。

さらにチップは、第１のデータシンクロナイザｄ１の出
力およびクロック信号ｔが供給される入力データクロッ
クに関するクロック信号ｔの位相を測定する測定回路ｆ
ｆ１ｓを含む。周波数デバイダｒｔのリセット人力「Ｓ
に供給される測定回路ｍｓの出力は、入力データｄｅの
２つの連続的な状態変化のできるだけ中央に周波数デバ
イダ「ｔの出力パルスを位置させる。

データシンクロナイザｄｉ・・・ｄｉはそれぞれにクロ
ック信号ｔよってクロックされ、少なくとも信号位相比
較用の測定回路■Ｓに必要な時間と等しい遅延を与える
遅延ステージＶＳ・・・ＶＳｌｌの１つによって後続さ
れる。各遅延ステージＶＳに後続してｎ分割周波数デバ
イダｒｔの出力ｃ１によって制御される制御入力を有す
る転送スイッチ１１　、　ｔｍの一つが配置される。

第１図において転送スイッチｔ１・・・ｔｍの出力は、
出力デバイダが出力バスｂａに与えられる処理ステージ
ｐに供給されることができることが示されている。図示
された実施例においてステージｐはｎ分割周波数デバイ
ダｒｔの出力ｃｌによってクロックされる。しかしなが
ら上記に示されているようにクロック信号ｔをステージ
ｐに供給することも出来る。ステージｐの構造およびク
ロックは当業者の判断に委ねられる。

測定回路ｍｓの実施例が第２図に示され、第１のデータ
シンクロナイザｄｉが再度ここに図示されている。第２
図において２つの重複しない二位相クロックｚ、ｚｑは
、測定回路ｌ１ｌｓに供給されたクロック信号ｔとして
動作するチップ１ｃの内部または外部のクロック信号【
から得られるとする。

第２図において第１のデータシンクロナイザｄ１が第１
の二位相クロック２と同期し、これは第１のデータシン
クロナイザｄ１がこの二位相クロック用の端子を有する
事実により示される。本発明が絶縁ゲート電界効果トラ
ンジスタ集積回路技術すなわちＭＯＳ技術により実現さ
れるならば、データシンクロナイザは二位相クロックの
一方によってクロックされ、それを介して他方の二位相
クロツクにより同期される信号がデータシンクロナイザ
の出力に送信される転送素子を含むドイツ特許出願ＤＥ
−Ａ２６５７２８１　（−ＣＤ−８１５５７５０８）号
明細書に記載された装置にすることができる。

第２図の測定回路ｆｆ１ｓは第２の二位相クロックｚｑ
と同期し、この第２の位相クロックによってクロックさ
れる第１の転送素子ｔｒｉによって後続される付加デー
タシンクロナイザｄｌ’を含む；簡単に示すために転送
素子ｔｒｉは、チップＩＣの構造に応じて異なる電子手
段により実現されるためオン／オフスイッチとして示さ
れている；チップｉｃがＣＭＯＳ技術により形成される
場合には転送素子ｔｒｉは例えば伝送ゲートとなる。

第１のアントゲ−）ｕｌおよびオアゲートｏｇの第１の
入力は、第１のデータシンクロナイザｄｌの出力に接続
され、第２の入力は第１の転送素子ｔｒｉの出力に接続
される。２つのゲートは第１の遅延素子ｖｌおよび第２
の遅延素子ｖ２によってそれぞれ後続され、各素子はそ
れらに供給されるクロック信号ｔの期間に等しい遅延を
生成する。

ナンドゲートｎｇの第１の人力は第１の遅延素子ｖｌの
出力に接続され、第２の人力は第１のデータシンクロナ
イザｄｉの出力に接続され、一方第３の入力は第１のイ
ンバータ１１の反転出力信号を供給され、この反転はＴ
Ｓ２のインバータ１２によって実行される。

ナンドゲートｎｇは二素子ゲートｄｇによって後続され
る。二素子ゲートｄｇはオア素子ＯＶ、およびナンド索
子ｎＶから成り、このナンド素子ｎｖは二素子ゲートｄ
ｇのナンド側入力でオア素子ＯＶの出力をナンドし、そ
の入力がナンドゲートｎｇの出力に接続されている。

論理ゲートに対して共通に使用される符号によるグラフ
表示は、二素子ゲートｄｇの出力における黒丸が二素子
ゲートｄｇは負荷抵抗を１つだけ有し、一方オア素子は
このような負荷抵抗を持たないことを示すように選択さ
れる。これは、専門用語の識別が“論理索子“と“論理
ゲート″との間で行われるからである。

二素子ゲートｄｇのオア素子Ｏｖの３つの入力は第１の
データシンクロナイザｄｉの出力、第２の遅延素子ｖ２
の出力および第２のインバータ１２の出力にそれぞれ接
続される；第３の入力はこのように第１のインバータｉ
ｆの出力の反転出力信号を供給される。二素子ゲートｄ
ｇの出力は、第１の二位相クロックによってクロックさ
れ、周波数デバイダｒｔのリセット人力ｒｓに接続され
たその出力を有する第２の転送索子ｔｒ２によって後続
される。

第２図において上記に記載された回路がさらに改善され
ることが出来ることが破線で描かれている２つの接続線
で示されている。これについて、エクスノアゲートＸが
設けられ、その第１の入力は付加データシンクロナイザ
ｄｌ′の出力に接続され、またその第２の入力はクロッ
ク信号ｔの間隔に等しい遅延を生成する第３の遅延素子
ｖ３を介して付加データシンクロナイザｄｌ’の出力に
接続される。第２のアンドゲートｕ２の入力出力パスの
１つは、第２の転送素子ｔｒ２の出力とリセット人力「
Ｓとの間に挿入され、第２のアンドゲートｕ２はエクス
ノアゲートＸの出力に接続された別の入力ををする。し
たがってこの改善により周波数デバイダｒｔのリセット
人力「Ｓは、第２のアンドゲートｕ２の出力によって制
御される。

この改善によりデータ信号の能動端部の傾斜が非常に小
さくなるため、データ転送が間違った瞬間に発生する誤
りの動作が避けられる。

第３図は、ｎ−２すなわちクロック信号ｔの周波数が入
力データクロックの周波数の２倍である場合、第１図お
よび第２図の本発明の実施例において発生する複数の信
号波形を示す。２つの二位相クロックｚ、ｚｑの波形は
、第３図の上部ラインにおいて１からｌＯまで連続的に
番号を付けられる１０個の交互に連続するパルスとして
示されている。

したがって二位相クロック２は奇数番号のパルス１．３
，５，７．９を含み、一方二位相クロックｚｑは偶数番
号のパルス２．４，６．８．１０を含む。

第１図および第２図における対応する信号、もしくはそ
れらの出力において各波形を供給するそれらのサブ回路
の参照記号がそれぞれの波形の左側に示されている。右
側には各曲線が１から２８まで連続的に番号を付けられ
ている。各曲線において参照記号および番号が位置する
基本ラインは、示された２つの２進レベルのより負のレ
ベルすなわちＬレベルを表わす。したがって他方のレベ
ルはＨレベルとなる。したがって二位相クロック２の奇
数番号を付けられたパルスおよび二位相クロックｚｑの
偶数番号を付けられたパルスはＨレベルである。

曲線３乃至１４および１５乃至２Ｂは、入力データｅｄ
の状Ｍ変化の２つの異なる一時的な位置に対する第２図
の信号波形を示す。曲線３乃至１４の場合、入力データ
ｅｄの状態変化（曲線３）は、クロックパルス１．５お
よび９の期間に発生する（したがって入力データクロッ
クの周波数は二位相クロックｚ、ｚｑの周波数の半分で
あることが明らかである）。

曲線１５乃至２６の場合、状態変化はクロックパルス２
．８および１０の期間に発生する。曲線２７および２８
はデータ転送の一時的な位置を示している。

曲線３において状態変化は上記のようにパルスエのＨレ
ベルの間に発生する；曲線３における状態変化はＬレベ
ルからＨレベルへの推移であると考えられる。この状態
変化は、データシンクロナイザｄｌによりクロック信号
２と同期化され、した“かってクロックパルス２のＨレ
ベルの期間にデータシンクロナイザｄ１の出力に現われ
るが、しかしクロックパルス３のＨレベルの間データシ
ンクロナイザｄ１′の出力には現われない。これはこの
ブタシンクロナイザがクロック信号ｚ９と同期するので
、同期信号は曲線３および５を比較するとクロックパル
ス３の期間にその出力に転送されるためである。

クロックパルス４のＨレベルの期間中データシンクロナ
イザｄ１′の出力は、反転形態すなわちＬレベルでイン
バータ１１の出力に現われる。これは転送素子ｔｒｉが
このクロックパルスによってオンにされるためである。

アンドゲートｕ１の出力はクロックパルス２のＨレベル
の期間にＨレベルに変化する。これはその瞬間にデータ
シンクロナイザｄｌおよびインバータ１１の両方の出力
がＨレベルであるためである。アンドゲートｕ１の出力
におけるＨレベルは、クロックパルス４まで継続する。

これはインバータ１１の出力がそのときＬレベルに変化
するためである（上記を見よ）。

クロックパルス６の期間にオアゲートＯｇの出力におけ
るＨレベルはＬレベルに変化する。これはデータシンク
ロナイザｄ１の出力がＬレベルを示し、インバータ１１
の出力がＬレベルにあるためである。

オアゲートｏｇの出力におけるＬレベルは、クロックパ
ルス８の間に再びＨレベルに変化する。

アンドゲートｕ１およびオアゲートｏｇの出力信号は、
曲線８および９により示されるように二位相クロックｚ
、ｚｑのクロック期間と等しい遅延で遅延素子ｖｌ、ｖ
２の出力に現われる。曲線ＩＩであるインバータ１２の
出力は、インバータ１１の出力の反転信号を表わし、そ
れ故転送素子ｔｒｌの出力における信号と同一である。

これは第２図を第３図により説明するとき各サブ回路の
遅延が考慮されないためである。

ナンドゲートｎｇの３つの入力はそれぞれ曲線４．９お
よび１１から分るようにこのクロックパルスの期間中の
みＨレベルであるためナンドゲートｎｇの出力における
信号は、クロックパルス４０期間ＨレベルからＬレベル
に変化する。曲線９に見られるようにクロックパルス８
の期間、遅延素子ｖ１の出力が再度Ｌレベルになるため
ナンドゲートｎｇの出力におけるＬレベルは再びＨレベ
ルに変化する。

クロックパルス４の期間中もまた二素子ゲートｄｇの出
力におけるＬレベルがＨレベルに変化し、このＨレベル
はクロックパルス６の間に再びＬレベルに変化する。こ
のＬレベルはクロックパルス８中にＨレベルに変化し、
曲線１３を参照するとこのＨレベルはクロックパルス１
０の期間に再度Ｌレベルに変化する。クロックパルス４
の期間中のしからＨレベルへの推移は、曲線４．１０．
１１および１２を比較すると二素子ゲートｄｇに対する
４つの人力のためである。クロックパルス４の間オア素
子ＯＶは曲線４のＨレベルのためにＨレベルを供給し、
またナンドゲートｎｇの出力がクロックパルス４までＨ
レベルであるため、それまで二素子ゲートｄｇの出力は
Ｌレベルであり、一方クロックパルス４の期間ナンドゲ
ートｎｇの出力はＬレベルを示すので、曲線１３の上記
のＨレベルとなる。クロックパルス６の期間中の曲線１
２のＬからＨレベルへの推移ために、このＨレベルは再
度Ｌレベルに変化する。上記の二素子ゲートｄｇの出力
における別の状態変化は、特定された瞬間における４つ
の入力信号の状態変化から生じる。

曲線１３の二素子ゲートｄｇの出力は、二位相クロック
２制御の下にすなわち奇数番号のクロック期間中に転送
素子ｔｒ２によってｎ分割周波数デバイダｒｔのリセッ
ト人力ｒｓへ転送される。偶数番号のクロック期間の間
、リセット信号ｒｓはＬレベルである。

曲線１５において状態変化は曲線３よりも半クロツク期
間遅く、すなわちクロックパルス２の期間中に発生する
。曲線１６においてデータシンクロナイザｄ１の出力に
おける状態変化はクロックパルス４中だけ発生する。し
かしながらデータシンクロナイザｄ１′の出力において
は、それは曲線５におけるようにすでにクロックパルス
３の期間に発生している。したがって曲線１８であるイ
ンバータｉｆの出力は波形６と同一である。

しかしながら曲線７の場合とは異なり、アントゲ−）ｕ
ｌの出力は曲線１９に示すように一定してＬレベルであ
り、曲線８の場合とは異なってオアゲートｏｇの出力は
曲線２０のように一定したＨレベルである。したがって
曲線２１および２２のように遅延索子ｖ１の出力は一定
してＬレベルであり、遅延素子ｖ２の出力は一定してＨ
レベルである。

曲線２３に示すようにインバータ１２の出力は曲線１１
の信号と同一である。ナンドゲートｎｇの出力は曲線２
４のように一定してＨレベルであり、−力曲線２５のよ
うに二素子ゲートｄｇの出力および曲線２６のようにリ
セット入力ｒｓに供給される信号は、−定してＬレベル
である。これらのレベルは曲線３乃至１４による上記説
明と同じ方法で得られる。

曲線ｚ７は、波形８乃至１４の存在における遅延ステー
ジｖｓｌの出力を示す。曲線２８は、第３図の特殊な場
合におけるｎ−２すなわち２進スケーラに対してｎ分割
周波数デバイダｒｔの出力を示す。曲線１４のリセット
信号ｒｓのＬからＨへの推移により２進スケーラはリセ
ットされるため、その出力信号のパルスは同期化された
入力データの２つの連続する状態変化のできるだけ正確
に中間に位置される。

このように２進スケーラは、その現在の状態にかかわら
ずリセット信号ｒｓによってその最初の状態に回復され
て最初の状態から新たにカウントを始める。

このように曲線２８におけるＨレベルは、曲線２１の２
つのエツジから離れている。ステージｐへのデータ送信
は曲線２８のＨからＬへの推移（太線）で発生し、これ
は２つの矢印によって示されるように曲線１４のリセッ
ト信号の前のしからＨ推移に対応する。リセット信号ｒ
ｓが波形２Ｂすなわち一定のＬレベルを有するならば、
２進スケーラはリセットされない。

また第３図における２進スケーラは、入力データの状態
変化がクロックパルス３の期間に発生するポイントにシ
フトされるまで再びリセットされないので、装置はヒス
テリシスを示す。

【図面の簡単な説明】

第１図は本発明の実施例の非常に概略的なブロック図で
あり、 第２図は本発明に必要な論理回路図およびその発展図で
あり、 第３図は本発明の詳細な説明している曲線群である。 ｔ・・・クロック信号、ｌｃ・・・チップ、ｍＳ・・・
測定回路、ｒｔ・・・ｎ分割周波数デバイダ、ｒｓ・・
・リセット入力、ｃｌ・・・出力、ｄｌ−ｄａ・・・デ
ータシンクロナイザ、ｖＳ〜Ｖｌ・・・遅延ステージ、
ｐ・・・処理ステージ、ｄθ・・・入力データ、ｏｂ・
・・入力バス、ｔｌ−ｔｍ・・・転送スイッチ、ｂａ・
・・出力バス、ｔｒ・・・転送素子、ｚ、ｚｐ・・・二
位相クロック、Ｕ・・・アンドゲート、ｄｇ・・・に素
子ゲート、ｏｇ・・・オアゲート、ｏｖ・・・オア素子
、ｎｇ・・・ナンドゲート、ｎｖ・・・ナンド素子、■
・・・インバータ。

Claims (4)

【特許請求の範囲】
1. （１）入力データクロックによってクロックされ、周波
   数が入力データクロックの周波数の整数倍であるチップ
   に供給されたクロック信号によりチップ内において同期
   化されなくてはならない入力データライン用のｍデータ
   ラインを含む入力バスと、１：（ｎ−１）マーク／スペ
   ース比を有する方形波信号である出力を有するクロック
   信号用のリセット可能なｎ分割周波数デバイダと、 各々が入力バスのデータラインの１つと関連され、クロ
   ック信号が同期信号として供給される第１、第２、・・
   ・第ｍのデータシンクロナイザと、第１のデータシンク
   ロナイザおよびクロック信号の出力が供給され、ｎ分割
   周波数デバイダのリセット入力に供給される出力を有し
   、それが周期された入力データの２つの連続する状態変
   化の可能な限り中央に位置されるｎ分割周波数デバイダ
   の出力信号のパルスを発生させる入力データクロックに
   関するクロック信号の位相を測定するための測定回路と
   、 それぞれデータシンクロナイザの１つに後続し、周波数
   デバイダの出力によってクロックされ、少なくとも信号
   位相比較用の測定回路に必要な測定時間に等しい遅延を
   生成する複数の遅延ステージと、 それぞれが遅延ステージの１つに後続し、制御入力に供
   給されるｎ分割周波数デバイダの出力を有する転送スイ
   ッチとを含む入力データ同期を備えたデジタルチップ。
2. （２）前記測定回路は、 ２つの重複しない二位相クロックから成るクロック信号
   と、 測定回路の前に接続され、第１の二位相クロックと同期
   されている第１のデータシンクロナイザと、 第１のデータシンクロナイザの入力に接続された入力を
   有し、第２の二位相クロックと同期した付加的なデータ
   シンクロナイザとを有し、この付加的なデータシンクロ
   ナイザは二位相クロックによってクロックされ第１のイ
   ンバータによって後続される第１の素子により後続され
   ており、第１のアンドゲートおよびオアゲートが設けら
   れ、それらの第１の入力は第１のデータシンクロナイザ
   の出力に接続され、第２の入力が第１のインバータの出
   力に接続され、 第１のアンドゲートおよびオアゲートにそれぞれ後続し
   て、クロック信号の期間に等しい遅延を与える第１の遅
   延素子および第２の遅延素子が設けられ、 さらにナンドゲートが設けられ、その第１の入力は第１
   の遅延素子の出力に接続され、第２の入力は第１のデー
   タシンクロナイザの出力に接続され、第３の入力は供給
   された第１のインバータの出力の反転出力を有し、 オア素子の出力をナンド処理する二素子ゲートのナンド
   側の入力がナンドゲートの出力に接続され、一方オア素
   子の第１および第２の入力は第１のデータシンクロナイ
   ザの出力および第２の遅延素子の出力にそれぞれ接続さ
   れ、第３の入力は第１のインバータの出力の反転出力を
   供給され、二素子ゲートの出力は、第１の二位相クロッ
   クによりクロックされている第２の転送素子を通じて周
   波数デバイダのリセット入力に結合されることを特徴と
   する請求項１記載のデジタルチップ。
3. （３）前記測定回路は、 付加データシンクロナイザの出力が直接的にエクスノア
   ゲートの第１の入力、およびクロック信号の周期に等し
   い遅延を与える第３の遅延素子を通じてこのゲートの第
   ２の入力に供給され、第２のアンドゲートの一方の入力
   出力パスは、第２の転送素子の出力とリセット入力との
   間に挿入され、第２のアンドゲートの他方の入力はエク
   スノアゲートの出力に接続されていることを特徴とする
   請求項２記載のデジタルチップ。
4. （４）ＣＭＯＳ技術において構成されることを特徴とす
   る請求項１乃至３のいずれか１項記載のデジタルチップ
   。