CN1032593A - 与输入数据同步的数字芯片 - Google Patents

Abstract

本发明揭示了一种数字芯片(ic)，它具有一输入 母线(eb)用于时钟控制下的数据(de)的输入，这些数 据在芯片内部须与外加时钟信号同步，其频率等于数 据输入时钟频率的整数(n)倍。此时钟信号(t)输入 加到-1/n分频器。输入母线中每一数据线都连接 有对应的一个数据同步器(d…)，时钟信号用作它的 同步信号。测量电路(ms)的输入为这一时钟信号和 这些数据同步器之一的输出信号，而其输出则被送给 分频器(ft)的复位输入端(rs)。

Description

本申请的发明是关于与输入数据同步的数字芯片。在数字技术中，常采用具有大量不同功能的芯片。例如在数字式电视接收机中，就有数块芯片共同工作。这类芯片都至少有一条包含任意数目m的数据线的输入母线，服务于输入数据时钟控制下的输入数据。在芯片内部，输入数据通常与该芯片的内部时钟信号同步，即输入数据在芯片内进行处理之前此内部时钟具有与数据输入时钟相同的频率。

在某些应用场合，例如数字式电视接收机中，如果要对数据作添改处理或以比写入速度快的速度将数据从存贮器读出的话，就必须给芯片提供一其频率一般是输入数据时钟频率整数倍的时钟信号。即然为了同步，还必须从处于芯片之外的时钟发生器加一具有与数据输入时钟同一频率的时钟信号，芯片就需要为这两个时钟信号各设置一输入端。但是由于可用的芯片插腿的数目常常少于各种不同的芯片功能所需要的数量，这两个必须的时钟信号输入端几乎难以做到。

本发明展示了一种将输入数据与数据输入时钟同步的方法，它只需要一个外部信号输入端。

现在将参照附图对本发明作较详细的说明，其中：

图1是本发明一实施例的简要示意方框图;

图2是本发明中所需的测量电路的逻辑电路图及其改进电路;和

图3给出用来说明本发明的工作的一组曲线。

图1的简要示意方框图表示一芯片ic，输入数据de经由有m条数据线的输入母线eb馈送到该芯片。输入数据de由数据输入时钟控制，即其状态按此时钟速率改变。在芯片ic的其他外部接线端中，图中只仅画出了时钟信号t的输入端;此时钟信号的频率为输入数据时钟频率的整数倍。

此芯片含有将时钟信号t作n分频的、可复位的分频器ft，它输出ci为一方波或一占空比为1∶（n-1）的矩形泼波。这样就将此时钟信号降为输入数据时钟的频率。

芯片ic中，输入母线的m条数据线的每一条都连接有数据同步器d₁……dm中的一个，时钟信号t作它们的同步信号。

此芯片还包括有用于测量时钟信号t相对于数据输入时钟的相位的测量电路ms，其输入为第一数据同步器d₁的输出和时钟信号t。此测量电路ms的输出被送到分频器ft的复位输入端rs，使得该分频器ft的输出脉冲尽可能位于输入数据de的两相继状态变化的中央。

每一个数据同步器d₁……dm之后都设有一延迟级VS1……VSm，它们为时钟信号t控制而产生一至少等于测量电路ms作一次相位比较所需时间的延时。每一延时级vs……之后跟随有一传送开关t₁…tm，其控制输入由1/n分频器ft的输出ci进行控制。

图1中表明，传送开关t₁…tm的输出可被送给处理级P，其输出数据被置于输出母线ba上。在所示实施例中，处理级P由1/n分频器ft的输出ci作时钟控制。不过如上所述，亦可将时钟信号t加到处理级P。此设计及处理级的控制可由熟悉本技术领域的人员自行决定。

测量电路ms的一种实例见图2，图中还画出了图1中的第1个数据同步器d₁。在图2中假定两个不相重叠的两对相时钟Z、zq是在芯片ic内部或者外部从时钟信号t得到的，它们被用作供给测量电路ms的时钟信号t。

第一数据同步器d₁与第一两相时钟Z同步;在图2中，这一点由第一数据用步器d₁的一个接线端连接到这一两相时钟来表示。这里应当说明的是，如果本发明以绝缘栅场效应管集成电路技术（即MOS技术）来实现的话，数据同步器即可以是德国专利DE-A2657281（＝英国专利GB-B1557508）中所示的结构，其含有一个以两相时钟之一作钟控信号的传送单元，並且由此传送单元将被另一两相时钟所同步的信号输送到数据同步器的输出端。

图2的测量电路ms含有辅助数据同步器d1′，它与第二两相时钟zp同步，后接被此第二两相时钟所控制的第一传送单元tr1;为简便起见，传送单元tr1被表示为一通/断开关，因为它可根据芯片ic的设计以不同的电子方法来实现;例如，如果芯片采用CMOS技术的话，传送单元tr1将是一个传送门。

第一“与”门ul和“或”门og的第一输入与第一数据同步器di的输出相连接，而它们的第二输入则连接到第一传送元件tr1的输出。这两个门电路分别后接第一延迟元件V1和第二延迟元件V2，这两个延迟元件都产生一与被施加于他们的时钟周期相等的延时。

“与非”门ng的第一输入端与第一延迟元件V1的输出相连，其第二输入端连接到第一数据同步器d1的输出，而其第三输入则为经第二反相器i2反相的第一反相器i1的反相输出。

“与非”门ng后接双元件门dg。后者由“或”元件OV和“与非”元件nv组成，它对“或”元件的输出和该双元件门dg的“与非”侧的输入作“与非”运算，此输入是与“与非”门ng的输出相连接的。

采用逻辑门的常用符号作为图示方法是这样选择的，即双元件门dg输出端的圆点表明此双元件门只有一个负载寄存器，而“或”元件不具有这样的负载寄存器。为此采用了不同的术语作逻辑区分：“逻辑元件”和“逻辑门”。

双元件门dg中“或”元件OV的三个输入分别连接到第一数据同步器d1的输出，第二延迟元件V2的输出，和第二反相器i2的输出;这样，第三输入即第一反相器i1的反相输出信号。双元件门dg后接第二传送元件trz，此元件由第一两相时钟信号Z控制，其输出则连接到分频器ft的复位输入端rs。

图2中借助用虚线表示的连线用以表明迄今所叙述的第一电路可以加以改善。为此设置了“异或”门X，其第一输入连接到辅助数据同步器d1′的输出，其第二输入则通过第三延迟元件V3连接到辅助数据同步器d1′的输出：它产生一等于时钟信号t的周期的延时。插在第二传送元件trz的输出和复位输入端rs之间的是第二“与”门u2的输入输出路径之一，此“与”门的另一输入接到“异或”门X的输出。经过这种改进，分频器ft的复位输入rs即受第二“与”门u2的输出控制。

这种改进将可避免由于数据信号的有效沿波度太小以致使数据开始传送的时刻不当而引起的误操作。

图3给出了图1和图2的本发明实例当n＝2，即时钟信号t的频率为数据输入时钟频率的2倍时所发生的一系列信号波形。两个两相时钟z，z-q的波形用10个相同的连续脉冲来表示，从图3顶行开始以1至10给予连续编号。这样，两相时钟z包含1、3、5、7、9的奇数脉冲，而两相时钟zq则含有2、4、6、8、10的偶数脉冲。各相应波形的左侧所示为图1和图2中对应信号的或在其输出端产生这些相应波形的那些子电路的引用字符。牛右侧各曲线由1至28连续编号。每一曲线中，带有字符和号码的基线代表所示两个双值电平中的较低（更“负”）的电平，即L电平。相应地，另一个就是H电平。这样，两相时钟z的奇数脉冲和两相时钟zq的偶数脉冲均处在H电平上。

编号3到14和15到26的两组曲线表明在输入数据de状态变化的两个不同时刻图2中各信号的波形。在编号3到14的曲线组中，输入数据de（曲线3）在时钟脉冲1、5和9中状态发生变化（由此很显见，数据输入时钟的频率等于两相时钟z，zq频率的一半）。在曲线15-26组中，（输入数据的）状态变化发生在时钟脉冲2、6和10中。曲线27和28表明数据传送的时刻。

如上所述，在曲线3中，当脉冲1为高电平H时状态发生变化，曲线3中这一状态变化是指由L电平变到H电平。此状态变化借助数据同步器d1与时钟信号z同步;这样，此状态变化在时钟脉冲2为H电平时出现在数据同步器d1的输出端，但要在时钟脉冲3为H电平时出现在数据同步器d1′的输出端，因为此同步器与时钟信号zq同步，所以被同步的信号在时钟脉冲3期间被传送到其输出端，参见曲线4和5。

当时钟脉冲4呈H电平时，数据同步器d1′的输出以反相形式（即L电平）出现在反相器i1的输出端，因为传送元件tr1被此时钟脉冲接通。

当时钟脉冲2为H电平时，“与”门u1的输出变为H电平，因为这时数据同步器d1及反相器i1的输出均为H电平。“与”门u1输出端的H电平一直持续到时钟脉冲4，此时反相器i1的输出涑蒐电平（见上）。

时钟脉冲6期间，出现在“或”门og输出端的H电平变为L电平，因为数据同步器d1的输出呈现L电平，而反相器i1的输出正处于L电平。时钟脉冲8期间，“或”门og输出端的L电平变回到H电平。

经过等于两相时钟z、zq的时钟周期的延迟后，“与”门u1和“或”门og的输出信号出现在延迟元件V1和V2的输出端，如曲线8和9所示。反相器i2的输出（曲线11）表明了反相器i1的输出的反相信号，因而和传送元件tr1输出端的信号相同，这里因为是借助图3来对图2进行说明，所以没有考虑各个子电路中的延时。

由曲线4、9和11可以看出，在时钟脉冲4期间，“与非”门ng输出端的信号由H电平变成L电平，因为只有这时“与非”门ng的三个输入中的每一个都或者正处于或者变成为H电平。在时钟脉冲6期间，“与非”门ng输出端的L电平变回到H电平，因为延迟元件V1的输出又处于L电平状态，见曲线9。

同样在时钟脉冲4期间，双元件门dg输出端的L电平变为H电平，它在时钟脉冲6时又变回到L电平。此L电平在时钟脉冲8期间变成H电平，在时钟脉冲10期间又变回到L电平，见曲线13。时钟脉冲4期间由L到H的跃变是由双元件门dg的四个输入造成的，见曲线4、10、11和12。即然在时钟脉冲4期间，“或”元件OV因曲线4为H电平而输出H电平，同时在时钟脉冲4之前“与非”门ng的输出端为H电平，因此在此之前，双元件门dg的输出端为L电平，而在时钟脉冲4期间，“与非”门ng的输出成为L电平，就得到上述曲线13的H电平。由于时钟脉冲6期间曲线12由L跃变成H，曲线13这一H电平又变回到L电平。双元件门dg输出端状态的上述其它变化，则在各特定时刻由四个输入信号状态的变化而得到。

在两相时钟z的控制下，即当奇数时钟周期期间，传送元件tr2将双元件dg的输出（曲线13）传送到1/n分频器ft的复位输入端rs。在偶数时钟周期内，复位信号rs呈L电平。

在曲线15中，状态变化较之曲线3中的要晚半个时钟周期发生，即在时钟脉冲2期间发生。在曲线16，数据同步器d1的输出状态仅只在时钟脉冲4期间发生变化。但如曲线5那样，数据同步器d1′的输出状态变化在时钟脉冲3期间就已经发生。因此，反相器i1的输出（曲线18）和曲线6的波形相同。

但与曲线7的情况不同的是，“与”门u1的输出总是为L电平，见曲线19;与曲线8情况不同的是，“或”门og的输出总是H电平，见曲线20，这样，延迟元件V1的输出总是L电平，而延迟元件V2的输出总是H电平，参见曲线21和22。

反相器i2的输出（曲线23）与曲线11的信号相同。“与非”门ng的输出保持H电平不变（见曲线24），而双元件门dg的输出（曲线25）及要送到复位输入端rs的信号（曲线26）则始终保持L电平。这些电平是用与以上解释曲线3至14时同样的方法得到的。

曲线27表示波形3至14条件下的延迟级vs1的输出。曲线28表示1/n分频器ft的输出，这里是对图3n＝2这一特定情况的，它是一种二进制减频装置。曲线14的复位信号rs由L到H的跃变将此二进制减频器复位，以使特定的输出信号最大可能地处于同步输入数据的两个连续的状态变化的正中央。

这样，复位信号rs即将以二进制减频器恢复到它的初始状态，而不管它现行状态如何，並由此初始状态开始重新计算。

因此，曲线28中的H电平远离曲线27的两个边沿。曲线28中H到L发生跃变（粗线表示）时数据被传送进处理级P，这一H至L的跃变与其前面发生的曲线14的复位信号由L到H的跃变相对应，如两个箭头所示。假如复位信号具有波形26，即维持不变的L电平的话，那么二进制减频器将不会复位。

此设计还可呈现出迟滞作用，因为在图3中，直到输入数据的状态的变化转移到它们在时钟脉冲3期间发生时，二进制减频器才再复位。

Claims (4)

1、与输入数据同步的数字芯片，其特征是：

包含有m根数据线的用以输入数据(de)的输入母线(eb)，数据的输入由一数据输入时钟控制，並在芯片内部与一外加给此芯片的时钟信号(t)同步，此时钟信号的频率为数据输入时钟频实囊徽?n)倍；

一可复位的对所述时钟信号(t)作n分频的分频器(ft)，其输出(ci)为一方波或一占空比为1：(n-1)的矩形波信号；

第一、第二……第m数据同步器(d……)，每一个都与所述输入母线(eb)的一根所述数据线相连接，並加有所述时钟信号(t)作为同步信号；

用以测量所述时钟信号(t)相对输入数据时钟的相位的测量电路(ms)，它以所述第一数据同步器(di)的输出和所述时钟信号(t)作为输入，並将输出送到所述1/n分频器(ft)的复位输入端(rs)，以使得所述1/n分频器(ft)的输出信号脉冲(ci)尽可能地处于被同步的输入数据连续的两个状态变化的中央位置；

接有所述数据同步器(d…)的延迟级(vs…)，被所述分频器的输出(ci)控制，並产生一至少等于所述测量电路(ms)作单次相位比较所需的时间的延时；

接于每一所述延迟级(vs…)之后的传送开关(t1…tm)，所述1/n分频器(ft)的输出(ci)作用于其控制输入端。

2、权利要求1所述数字芯片中的测量电路（ms），其特征在于：

所述时钟信号（t）由两个不相重叠的两相时钟（Z、zq）组成;

所述第一数据同步器（d1）连接在所述测量电路（ms）的前面，它与第一两相时钟（z）同步;

一辅助数据同步器（d1′），其输入端与所述第一数据同步器（d1）的输入端相连接，与第二两相时钟（zq）同步，其后面连接由两相时钟（zq）控制的第一传送元件（tr1），此传送元件后接有一第一反相器（i1）;

一第一“与”门（u1）和一“或”门（og）的第一输入连接到所述第一数据同步器（d1）的输出，它们的第二输入端连接到所述第一反相器（i1）的输出;

所述第一“与”门（u1）和“或”门（og）分别后接一第一延迟元件（v1）和一第二延迟元件（v2），它们都产生一等于所述时钟信号（t）的周期的延时;

一“与非”门（ng）的第一输入连接到所述第一延迟元件（v1）的输出，其第二输出连接到所述第一数据同步器（d1）的输出，而其第三输入则为所述第一反相器（i1）的反相输出信号;

一个对“或”元件（ov）的输出作“与非”操作的双元件门（dg）的“与非”侧输入端与所述“与非”门（ng）的输出端相连，而所述“或”元件（ov）的第一和第二输入端分别连接到第一数据同步器（d1）和第二延迟元件（v2）的输出端，其第三输入则为第一反相器（i1）的输出;

所述双元件门（dg）的输出通过一第二传送元件（tr2）连接到所述分频器（ft）的复位输入端（rs），而（tr2）是由第一双相时钟Z控制的。

3、权利要求2所述的数字芯片中的测量电路，其特征在于：

所述辅助数据同步器（d1′）的输出直接送到一“异或”门（X）的第一输入端，同时通过一第三延迟元件（v3）送到该“异或”门的第二输入端，所述第三延迟元件产生一等于时钟信号（t）周期的延迟;

一第二“与”门（u2）的一输入端输出通路置于所述第二传送元件（tr2）的输出端和复位输入端（rs）之间，所说第二“与”门（u2）的另一输入端则连接到所说“异或”门（X）的输出端。

4、权利要求1至3中任一项所述的数字芯片，其特征在于它是以CMOS技术实现的。

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