CN101741372B - 半导体集成电路和时钟同步控制方法 - Google Patents

半导体集成电路和时钟同步控制方法 Download PDF

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Abstract

本发明提供一种半导体集成电路和时钟同步化控制方法，能够以低成本且高精度地对DVFS控制对象电路区域抑制该区域在电源电压变更工作中的工作性能劣化。如下这样的时钟同步化控制中，进行工作，使得在变更第一电路的电源电压的过程中也能使比较的两个时钟的相位落入设计值内，该时钟同步化控制为：在对将时钟传输到使用第一电源电压(VDDA)进行工作的第一电路(FVA)的路径与将时钟传输到使用第二电源电压(VDDB)进行工作的第二电路(NFVA)的路径之间的时钟进行时钟延迟调整时，在VDDA和VDDB为相同电压时，用不含有相位调整用的延迟元件的路径分配向FVA分配的时钟，在降低FVA区域的电源电压时，暂时以错开1周期～2周期的相位将向FVA区域分配的时钟分配于FVA区域，并使双方的时钟(CKAF、CKBF)同步化。

Description

半导体集成电路和时钟同步控制方法
技术领域
本发明涉及半导体集成电路中的时钟同步技术，例如涉及可有效地应用于面向移动设备的系统LSI、微处理器、以及数据处理系统中的DVFS控制的技术。 
背景技术
为了减少半导体集成电路的功耗，有效的办法是降低电源电压。这是因为，构成半导体的晶体管的功耗能够与电源电压的平方成正比而降低。而且，该晶体管的开关工作速度(工作频率)与电源电压存在大致正比的关系。因此，在逻辑电路的工作频率要求不高的情况下，降低电源电压并降低工作频率的方法是降低半导体集成电路功耗的有效手段。其作为电压频率控制技术(频率(Frequency)电压(Voltage)控制(FV控制))、Dynamic Voltage and Frequency Scaling(DVFS)控制技术而被公知。 
这样的DVFS控制对低功率化非常有效，但在将该技术应用于芯片安装上存在各种问题。其问题之一可举出：对位于芯片内部的多个电源区域的一部分实施DVFS控制时的、DVFS控制区域和其之外的电源区域之间的信号传输方法。通常，电源电压发生变化时，如上所述，晶体管的工作频率大致线性变化。该频率的倒数即晶体管的信号传输延迟时间与电源电压成反比例关系。因此，当通过DVFS控制使电源电压发生变化时，DVFS控制区域和非DVFS控制区域的工作速度差异较大，不能实现对于信号收发通常要求的同步设计。 
作为实现同步化的重要技术，给予厚望的技术是使分别分配于DVFS控制区域和非DVFS控制区域的时钟信号与这些时钟信号的终端部的各自相位相匹配。这是因为，同步设计可消除非同步设计的缺点即用于信号收发的等待时间(latency)，且也可以使信号收发的协议简单。作为记载有在DVFS控制中进行同步设计的技术的文献，有非专利文献1、2和专利文献1、2、3。
非专利文献1：Toshihide Fujiyoshi，Shinichro Shiratake，Shuou Nomura，et al.，″A 63-mW H.264/MPEG-4 Audio/Visual Codec LSI With Module-Wise Dynamic Voltage/Frequency Scaling″，IEEE JOURNAL OF SOLID-STATE CIRCUITS，VOL.41，NO.1，JANUARY 2006，PP54-62. 
非专利文献2：Takeshi Kitahara，Hiroyuki Hara，Shinichiro Shiratake，et al.，″Low-Power Design Methodology for Module-Wise Dynamic Voltage and Frequency Scaling with Dynamic De-skewing Systems″，2006 IEEE 5D-1 pp533-pp540. 
专利文献1：日本特开2006-041129号公报 
专利文献2：日本特开2006-086455号公报 
专利文献3：日本特开2005-100269号公报 
发明内容
但是，本发明人发现：为了利用DVFS控制达到最大限的低功率化的效果，需要积极地实施低电压控制。此时，有时电源电压的变更导致电源阻抗变小，非常花费时间。在保证同步的情况下，需要停止该期间的工作，性能大幅度劣化尤为显著。因此，在实施DVFS控制时，问题在于使系统停止期间最小。在DVFS控制中，电压差越大则低功率化的效果越高。但是，在上述以往例子(非专利文献1、2)中，难以增大工作电压的变更差值，即使增大了工作电压差，也会产生面积增大、比较精度变差的问题。 
本发明的目的在于以可扩大工作电压范围地工作的、而且小型且低成本的半导体集成电路和应用了该半导体集成电路的数据处理系统，该半导体集成电路能够对于DVFS控制对象电路区域抑制在电源电压变更工作中的该区域的工作性能劣化。 
本发明的上述及其他目的和新特征，将通过本说明书的记载和附图而得以清楚。 
简要说明本申请公开的发明中的代表性技术方案，如下所示。 
即，一种时钟同步控制，对于在对使用第一电源电压进行工作的第一电路传输时钟的路径、和对使用第二电源电压进行工作的第二电路传输时钟的路径之间的时钟延迟进行调整，而使双方的时钟同步，在实施电压变更控制之时，使实施电压变更一侧的时钟的相位变更一周期至两周期，使其与不实施电压变更一侧的时钟相对地相位匹配，然后实施电压变更控制，并且，在对分配于第一电路的时钟和分配于第二电路的时钟进行比较时，使用动态比较仪(dynamic comparator)。 
简要说明本申请公开的发明中的代表性技术方案所得到的效果，如下所示。 
即，在实施DVFS控制时，能够以低成本抑制半导体集成电路的工作性能劣化。 
附图说明
图1是本发明一实施方式的数据处理系统的立体图。 
图2是表示电压变化量的定义的图。 
图3是例示延迟锁相环电路DLL的延迟变更电路部分的构成的立体图。 
图4是表示微调延迟电路FDLY的一例子的电路图。 
图5是表示粗调延迟电路的一例子的电路图。 
图6是将时钟相位匹配的概念表示为通常电压状态下的工作的时序图。 
图7是表示变更DVFS控制对象区域FVA的电源时的工作的概念的时序图。 
图8是表示延迟锁相环电路DLL的控制工作的推移的时序图。 
图9是表示动态比较器作为比较电路CMP1的一例子的电路图。 
图10是本发明的数据处理系统中的DVFS控制工作的流程图。 
图11是表示延迟锁相环电路DLL的工作期间和停止期间的时序 图。 
图12是表示本发明的延迟锁相环电路DLL的工作的状态迁移图。 
图13是表示不仅在使分配到DVFS控制对象区域FVA的时钟频率随电压控制一起降低的情况、还进行使频率增加的控制的半导体芯片的一例子的立体图。 
图14是表示对采用时钟脉冲门控技术的区域应用本发明的DVFS控制的例子的说明图。 
图15是表示对DVFS控制对象区域FVA分配多个时钟的情况下的例子的半导体芯片的立体图。 
图16是表示电平转换电路LS的一例子的电路图。 
图17是表示图16的电平转换电路LS的设置例子的说明图。 
图18是表示延迟的粗调电路CDRY的另一例子的电路图。 
图19是表示延迟锁相环电路DLL的另一实施方式的框图。 
图20是图19的工作波形图。 
图21是表示通过对图19所述的延迟控制功能增加校准功能、从而可进行更高精度延迟控制的实施方式的框图。 
图22是图21所述的实施例的状态迁移图。 
图23是图21所述的实施例的第一次校准中的工作波形图。 
图24是图21所述的实施例的第二次校准中的工作波形图。 
图25是表示在图21所述的实施方式中电压变更信息不同时的工作例子的波形图。 
图26是表示对图21所述的延迟控制功能增加电压传感器，使得即使没有来自外部的电压信息VVAL也能进行高精度延迟控制的另一实施方式的框图。 
图27是图26所述的实施方式的状态迁移图。 
图28是表示利用延迟锁相环电路DLL减少相位差的时钟线路彼此的关系的说明图。 
图29是表示利用延迟锁相环电路DLL减少相位差的时钟线路彼此的另一关系的说明图。 
具体实施方式
1.实施方式的概要 
首先，简要说明本申请公开的发明中的代表性实施方式。在对代表性实施方式的简要说明中标注括号而参照的附图中的附图标记不过是举例表示其包含于标注了该附图标记的构成要素的概念。 
(1)(电源供给LSI连接)一种半导体集成电路，其特征在于：包括： 
使用由电源供给LSI供给的第一电源电压进行工作的第一电路； 
使用第二电源电压进行工作的第二电路； 
生成时钟信号的时钟生成电路； 
将由上述时钟生成电路生成的时钟传输到上述第一电路和第二电路的时钟树； 
具有多个延迟级的时钟同步电路，该时钟同步电路进行在上述时钟树上向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整，并使双方的时钟同步； 
将上述第一电源电压的变更控制向上述电源供给LSI通知的控制电路， 
上述半导体集成电路实施如下控制：根据电压和工艺条件，将可变控制上述第一电源电压时的电压变更速度通知上述电源供给LSI，使将上述第一电路的电压在上述电压变更速度中变更时提供给上述第一电路的时钟和提供给上述第二电路的时钟的相位相一致。 
(2)(多周期)在技术方案1的半导体集成电路中，上述时钟同步电路具有用于进行自上述可变延迟电路输出的时钟与在上述通过路径传播的时钟的相位比较的第二比较电路、控制上述可变延迟电路的延迟设定的延迟控制电路， 
上述延迟控制电路基于上述第二比较电路的比较结果，相对于在上述通过路径传播的时钟，对上述可变延迟电路的输出设定时钟周期的整数倍的延迟， 
与使上述第一电源电压自标准电压变更为其他电压的指示响应，使上述选择电路选择上述可变延迟电路的输出，然后基于第一比较电路的比较结果调整可变延迟电路的延迟设定，控制传输到第一电路的时钟和传输到上述第二电路的时钟的相位同步。 
(3)(动态比较器)在技术方案1的半导体集成电路中，上述第一比较电路是动态比较器，将一方时钟作为差动输入级的激活信号，以另一方时钟的驱动电压的大致一半电压作为参照电压而对该另一方时钟进行差动放大，感应并锁存差动放大结果。 
(4)(脉冲锁存电平位移)在技术方案1的半导体集成电路中，在上述第一电路和上述第二电路之间进行信息传输的信号线插入电平转换电路， 
上述电平转换电路具有时钟控制式倒相器(clocked inverter)和输入端子与其输出端子连接的锁存电路， 
上述时钟控制式倒相器具有一对p沟道型MOS晶体管和一对n沟道型MOS晶体管的串联电路， 
对一方的p沟道型MOS晶体管和n沟道型MOS晶体管的共栅极输入信号，对另一方的p沟道型MOS晶体管的栅极供给时钟，对另一方的n沟道型MOS晶体管的栅极供给上述时钟的反相时钟， 
上述锁存电路与上述另一方的p沟道型MOS晶体管和n沟道型MOS晶体管的截止状态呼应而成为锁存状态。 
(5)(共用时钟脉冲门控)在技术方案1的半导体集成电路中，上述第一电路还包括：有选择地抑制在上述时钟树传播的时钟向后级输出的时钟脉冲门电路、和自上述时钟脉冲门电路的跟前分支而传播上述时钟并模拟自上述时钟脉冲门电路到末端的时钟延迟的时钟复制(clock replica)电路， 
上述第一相位比较电路将传输到上述时钟复制电路的时钟作为与传输到上述第二电路的时钟的相位比较对象。 
(6)(电源电压变更手段)本发明的时钟同步控制方法，在具有使用第一电源电压进行工作的第一电路和使用第二电源电压进行 工作的第二电路的半导体集成电路中，进行在将时钟传输到上述第一电路和第二电路的时钟树上向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整，并使双方的时钟同步，其特征在于：包括： 
控制电路变更上述第一电源电压的电压变更处理、在上述处理中进行上述时钟延迟调整来控制时钟同步的时钟同步化处理。 
(7)在技术方案6的时钟同步化控制方法中，上述时钟同步化处理具有用于进行传输到第一电路的时钟与传输到上述第二电路的时钟的相位比较的第一比较处理、和使用上述第一相位比较处理的相位比较结果来进行上述时钟延迟调整的第一延迟调整处理。 
(8)(DVFS控制时费非控制时的时钟分配路径变更)在技术方案6的时钟同步化控制方法中，上述半导体集成电路在对上述第一电路传输时钟的路径上具有时钟同步化电路， 
上述时钟同步化电路包括：对所输入的时钟设定延迟的可变延迟电路、对所输入的时钟不设定延迟而使其通过的通过路径、选择自上述可变延迟电路输出的时钟或自通过路径输出的时钟的选择电路， 
上述选择电路在上述第一电源电压为标准电压时选择上述通过路径，在上述第一电源电压不是标准电压时选择上述可变延迟电路的输出。 
(9)(电压变更时的控制方法)在技术方案6的时钟同步化控制方法中，上述时钟同步化处理包括：用于进行自上述可变延迟电路输出的时钟与在上述通过路径传播的时钟的相位比较的第二比较处理；基于上述第二比较处理的比较结果，相对于在上述通过路径传播的时钟，对上述可变延迟电路的输出设定时钟周期的整数倍的延迟的第二延迟设定处理， 
上述第一延迟设定处理包括如下处理：与使上述第一电源电压自标准电压变更为其他电压的指示响应，使上述选择电路选择上述可变延迟电路的输出，然后基于上述第一比较处理的比较结果调整可变延迟电路的延迟设定，控制传输到上述第一电路的时钟和传输到上述第 二电路的时钟的相位同步化。 
(10)本发明的半导体集成电路，具有用于比较信号振幅不同的第一时钟和第二时钟的相位的相位比较电路，其特征在于： 
上述相位比较电路将第一时钟作为差动输入级的激活信号，以第二时钟的驱动电压的大致一半电压作为参照电压而对该第二时钟进行差动放大，感应并锁存差动放大结果 
(11)在技术方案10的半导体集成电路中，还具有使用第一电源电压进行工作的第一电路和使用第二电源电压进行工作的第二电路， 
基于上述相位比较电路的比较结果，进行在将时钟传输到上述第一电路和第二电路的时钟树上向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整，并使双方的时钟同步化。 
(12)在技术方案11的半导体集成电路中，还包括在上述第一电路和上述第二电路之间进行信息传输的信号线插入的电平转换电路， 
上述电平转换电路具有时钟控制式倒相器和输入端子与其输出端子连接的锁存电路， 
上述时钟控制式倒相器具有一对p沟道型MOS晶体管和一对n沟道型MOS晶体管的串联电路， 
对一方的p沟道型MOS晶体管和n沟道型MOS晶体管的共同栅极输入信号，对另一方的p沟道型MOS晶体管的栅极供给时钟，对另一方的n沟道型MOS晶体管的栅极供给上述时钟的反相时钟， 
上述锁存电路与上述另一方的p沟道型MOS晶体管和n沟道型MOS晶体管的截止状态呼应而成为锁存状态。 
(13)在技术方案1的半导体集成电路中，还包括第三比较器和第四比较器，在将分配于上述第二电路的时钟在与上述第一电路的时钟比较之前，进而分支为经由延迟电路的第三时钟信号和不经由延迟电路的第四时钟信号， 
该第三比较器用于比较分配于上述第一电路的时钟和上述第三时钟的相位，该第四比较器用于比较分配于上述第一电路的时钟和上述第四时钟的相位， 
还包括延迟变更表， 
在上述延迟级控制中，按照上述第三、第四相位比较器的比较结果和上述延迟级变更表所保持的数据，控制下一周期的延迟变化量和下一周期的第三、第四比较器的比较时间间隔。 
(14)在技术方案13的半导体集成电路中，在上述延迟级控制中，从第一外部电压稳压器取得电压变更开始/结束的信息，在电压变更中按照第二延迟级变更表所保持的延迟级变化量来变更延迟级数。 
(15)在技术方案14的半导体集成电路中，还具有判定上述第三时钟和上述第四时钟是否落入一定相位差范围的机构，在未落入该范围时，将上述第三和第四时钟在时间上的相对关系作为相位信息保持于上述第二延迟级变更表，基于保持于上述第二延迟级变更表的相位信息来补正保持于延迟级变更表的延迟级变更量。 
(16)在技术方案14的半导体集成电路中，在延迟级控制时，进行从安装于LSI内部的电压传感器取得电压变更开始/结束信息的控制。 
(17)在技术方案13的半导体集成电路中，在上述第一电路和上述第二电路中，将各自电路内的到时钟树末端的等待时间相等的各条线路与上述第一和第二相位比较器连接。 
(18)在技术方案13的半导体集成电路中，在上述第一电路和上述第二电路中，将进行通信的各条线路与上述第一和第二相位比较器连接。 
2.实施方式的详细说明 
进一步详细说明实施方式。以下，基于附图详细说明用于实施本发明的实施方式。在用于说明实施本发明的实施方式的所有附图中，对同样部件标注相同附图标记，省略其重复说明。 
图1是本发明一实施方式的数据处理系统的立体图。数据处理系 统没有特别限制，通过在系统主板BOAD上配置电源IC(变压器)REG、作为半导体集成电路的半导体芯片CHIP和用于使本发明有效的无源元件部件构成。本发明在实施DVFS控制时的电源电压变更时也能保证继续半导体芯片CHIP的数据处理工作，在该情况下，使电源电压变化的其变化量的控制成为重要因素。作为控制该电压变化量的方法之一，通过设置无源元件来进行控制。 
半导体芯片CHIP按照内部的工作状况来控制提供给半导体芯片CHIP的电源电压和电路的工作频率。通过控制电路REGCTL来实施该控制。控制电路REGCTL包含在总括控制部SYSC。控制电路REGCTL例如实施如下控制：在半导体芯片CHIP内的信息处理量变少时，利用控制信号CNTR来减小电源电压，并利用控制信号CNTC来降低频率。控制电路REGCTL要变更电源电压，向外部变压器REG发送控制信号CNTR，设定半导体芯片CHIP的工作电源电压。优选的是，设置用于在利用变压器REG实施电压变更时控制每单位时间的电压变化量(电压通过速率)的机构。在本技术中，该电源电压的变化量尤为重要。为了调整该变化量，设置用于调整变压器REG的输出电压的通过速率的电路SCTL。该电路SCTL可以由自外部连接于变压器REG的电阻、电容这样的无源元件构成。也可以将必要的无源元件安装于变压器REG上。在本发明中，如后所述，由于电源电压而使栅极的传播速度发生变化，因此通过控制电路SCTL来实现更稳定的工作。 
在本发明的半导体芯片CHIP内定义至少两个电源区域。其中一个区域是实施DVFS控制的区域FVA(施加电源电压VDDA)，另一个区域是不实施DVFS控制的区域(施加电源电压VDDB)。在此，后者的区域是从半导体芯片CHIP的内部区域引到前者区域FVA的区域。为了实现这些区域之间的数据收发的同步设计，将由时钟脉冲发生器CPG生成的时钟CK分配到两个区域。关于分配到两个区域的时钟，需要使该时钟树的末端部的时钟相位相匹配。因此，在作为DVFS控制对象的电路区域FVA的时钟树的末端部和不作为DVFS 控制对象的电路区域FVA的时钟树的末端部设置用来比较双方的时钟CKAF、CKBF的相位的比较电路CMP1，延迟锁相环电路DLL接收比较电路CMP1的比较结果来调整时钟CKA的延迟量。时钟的延迟调整适用于向实施DVFS的区域FVA分配的时钟CKA。这是因为，如本发明所述，在对半导体芯片CHIP的一部分应用DVFS控制时，从整个半导体芯片CHIP来看，应用DVFS控制的区域往往比较小。在本实施例中，延迟调整电路可以由一个构成。因此，可降低电路规模，即使在需要非常多的延迟级的时候也能实现小面积化。由于DVFS控制主要是降低性能来实现低功率化的方式，因此，在不希望导致性能劣化的方面即不变更电源电压的区域NFVA侧的时钟分配系统，若安装多余的电路会增加偏差因素，因此应用DVFS控制不是良策。对区域NFVA供给时钟CKB。 
对应用DVFS的时钟分配系统安装延迟元件方面存在以下问题。其着眼于用于实施DVFS的电路区域FVA的电路时钟基本上会降低电压，在应用DVFS控制的区域FVA内的晶体管的信号传播延迟也随着电源电压的降低而变慢。在本发明中，在标准电压状态下使半导体芯片CHIP内的所有时钟的相位相匹配而同步化。为了使各种偏差因素的影响均匀化，使时钟分配系统的器件、布线负载为相同个数、相同大小是有效的，在这样的状态下来设计整个半导体芯片CHIP的时钟分配。在降低电压时，在对DVFS控制对象区域FVA分配的时钟分配系统中，DVFS控制对象区域FVA内的电位降低，从而DVFS控制对象区域FVA内的时钟分配电路的延迟增大。需要对该延迟增大进行补正，因此在实施区域FVA的电压降低控制时，必须控制成：使对该FVA区域分配的时钟CKA的延迟长度增加为时钟波长的整数倍，其后，减少按照电压降低而持续施加一定电压的延迟元件数。这是由于，因为在标准电压状态下由必要的最低限度的元件数构成，因此为了使FVA区域低电压化，不会存在可消减的延迟元件。因此，在通常工作状态下，按照通常的设计不通过多余的延迟元件来分配时钟信号(路径CKAa)，在实施DVFS时通过暂时对时钟相位增加延 迟列而变更为增加了延迟一周期～二周期的延迟列的时钟分配系统(路径CKAb)。由此，即使在电压变更状态下，也可调整时钟CKA分配系统的延迟，可较长地取得时钟CKAF和时钟CKAB的相位匹配的状态，可减少工作停止状态。在切换CKAa和CKAb时，实施相位比较。该相位比较通过比较电路CMP2来实施，控制电路CTL接收该比较结果，用作为可变延迟电路的延迟行DLY来调整延迟量。关于CKAa和CKAb的切换，只要与通过时钟频率调整电路CPG切换时钟CK频率联动，就能减少时钟分配停止时间。 
图2是表示电压变化量的定义的图。如图2(a)所示，电源电压的变化量用电压上升速度dVup/dt和电压下降速度dVdn/dt表示。这些值可利用图1记载的电路SCTL内的无源元件而变更。 
由电压变化导致的时钟分配系统的延迟变化量可认为如下所示。首先，如图2(c)所示，晶体管的Ids由下式赋予。 
Ids＝β/2*(Vds-Vt)^α…(1) 
在此，α是精细加工工艺中1.3左右的数值，β是移动度。晶体管的传播延迟为下式。 
Td＝Cg*VDD/Ids＝Cg*VDD/(A*(Vds-Vt)^α…(2) 
在此，Vds＝VDD时，此时的速度变化率为 
dTd/dVDD＝2*Cg*VDD/β*(VDD-Vt)^(-α-1){(1-α)VDD  -Vt}…(3) 
比较电路CMP2的比较及延迟列的变更、然后直到其变更结果被再次比较之前的时间为DLL控制时间(Tct1)，则在该期间电压的变化量为ΔV＝dVup/dt*Tct1(或者ΔV＝dVdn/dt*Tct1)…(4) 
由于产生了该电位差而导致的延迟量的变化量是 
ΔT＝2*Cg*VDD/β*(VDD-Vt)^(-α-1){(1-α)*VDD-Vt}*dVup/dt*Tct1…(5) 
(或者ΔT＝2*Cg*Vds/β*(VDD-Vt)^(-α-1){(1-α)*VDD-Vt}*dVdn/dt*Tct1)。 
为了由延迟锁相环电路DLL将时钟相位抑制到目标值以下，需要 Tct1期间内的延迟量的变化量(5)连同足够的富余量一同控制在目标规格内。计算具体的值如以下所示。稳压器的电压变化量如图2(b)所示那样假定为100mv/us＝100uV/ns，Tct1＝15ns(以200MHz工作的时钟进行三周期的量)。而且，设DVFS应用的区域FVA内的时钟分配系统的级数为N＝10级，则延迟变化量可认为是每一周期在数ps～数十ps的范围内变化。因此，设两个时钟的相位差为100ps左右时，可以足够追随电源电压的变动而使两个时钟相位相匹配。 
该电压变更速度按照工艺条件、电压变更开始时的电源电压值而变更，若设置用来通知外部电源IC的单元，则具有提高时钟相位控制的精度的效果。 
图3例示了延迟锁相环电路DLL的延迟变更电路部分的构成。在本发明中，如上所述，用两系统分配时钟CLK。其一是不施加多余的延迟而分配的路径CKAa，另一个是为了DVFS控制而具有时钟的一周期以上延迟的路径CKAb，在延迟锁相环的变更工作中调整延迟量。该延迟量在DVFS控制在最低电压时设为DVFS控制对象区域FVA内的时钟传播延迟增加量以上。这两个系统的时钟由选择器SEL1选择而分配到逻辑电路内。这样做的优点在于，在通常电压状态下，即使不使用延迟锁相环，也能以静态时序分析(STA)设计时钟的相位，可以关闭时序。如后所述，在两个时钟的相位差在设计值内时，利用来自控制部DLYCTL的控制信号(SELCLK)实施切换控制来进行该选择。由延迟锁相环控制部DLYCTL实施有限状态机FSM的延迟量调整、延迟锁相环内的状态迁移控制、时钟相位比较器CMP2的控制、选择器SEL1的控制。延迟锁相环控制部DLYCTL和有限状态机FSM与图1的控制部CTL对应，CDLY和FDLY与图1的DLY对应。 
延迟锁相环控制部DLYCTL从安装于半导体芯片的总括控制部SYSC接收当前的电压信息VVAL、DLL控制开始信号DLLREQ而开始延迟锁相环工作。电压信息VVAL是表示对区域FVA供给的作为电源电压ADDA的电压的种类的信息，例如是区分标准电压、比其低的低功率电压等的信息。信号DLLREQ例如在SYSC对延迟锁 相环电路DLL进行控制请求时设定为高电平。延迟锁相环控制部DLYCTL接收信号DLLREQ而使延迟锁相环电路DLL工作。此时，例如延迟锁相环DLL开始工作时，使DLL确认信号DLLACK信号为高电平，只要使SYSC知道延迟锁相环电路已工作即可。接收延迟锁相环电路DLL的工作开始信号，延迟锁相环控制部DLYCTL利用信号FSM来控制用来管理延迟锁相环控制的状态的有限状态机FSM，使延迟锁相环电路DLL的工作开始。 
在本发明中，作为该延迟锁相环工作可认为有两个模式。首先，第一模式是通常电压下的CKAa和CKAb的变更控制。在通常状态下，如上所述，利用不包括多余延迟的CKAa侧的时钟系统进行分配，在降低功耗和减少设计偏差方面是有效的。接着，控制DVFS时，需要变更延迟长度，因此，需要对带有多余延迟的CKAb侧的时钟分配进行变更。CKAb侧的时钟分配系统由粗调延迟电路CDLY和微调延迟电路FDLY构成。微调延迟电路FDLY的整个延迟变化量相当于粗调延迟电路CDLY的延迟1级的量，延迟时间以2的幂进行等分时容易控制。 
在实施从路径CKAa向路径CKAb或其相反路径的切换之前，需要使路径CKAa和路径CKAb的相位相匹配。该相位匹配利用比较器CMP2。对于该相位调整，首先是利用控制信号CDLYC由粗调延迟电路CDLY调整延迟量。总之，使控制信号CDLYC的值变化成与比较器CMP2的输出SCMP2错开了所希望周期的相位相符。在此，对于延迟的调整，采用根据最大延迟长度的状态实施控制，在控制容易化方面较为优选。或者，在安装了工艺监视器、温度监视器等电路时，根据使用条件可以选择最佳的延迟量。在使用粗调延迟电路CDLY的相位调整后，使用微调延迟电路FDLY实施相位调整。 
延迟锁相环电路DLL内的控制电路DLYCTL在将比较对象的时钟的相位控制到设计值以内时，将时钟信号LOCK传输到SYSC。SYSC接收该时钟信号LOCK而由选择器SEL1实施时钟分配系统的切换控制。此时，如后所述，也可实施变更频率的控制。在变更频率 时，即使暂时停止时钟分配，也能在该期间变更时钟的分配系统。 
第二模式是为了DVFS控制而在变更电源电压时的延迟锁相环控制。在该情况下，基本上以微调电路的延迟调整级的1级为单位进行变化。 
晶体管的传播延迟以电源电压的单调函数来表示。因此，可进行如下控制：在使电压下降时，顺次增大延迟量，在电压增加时，顺次减少延迟量。在本发明中，为了补正在电压变更时时钟分配系统的延迟量变化，基本上用微调延迟电路FDLY顺次增加/减少延迟量来补正延迟的变化量，将用微调延迟电路FDLY不能对应的量作为提前控制传输到粗调延迟电路CDLY，逐级增加/减少粗调延迟电路FDLY的延迟级。因此，从控制电路DLYCTL将微调延迟电路FDLY的控制信号FDLYC和延迟增加/减少信号U/D、微调延迟电路启动信号FDE输入到微调延迟电路FDLY。粗调延迟电路CDLY被控制电路DLYCTL输入粗调延迟电路控制信号CDLYC、粗调延迟电路启动信号CDE，被微调延迟电路输入延迟增加信号INC和延迟减少信号DEC。控制电路DLYCTL接收状态迁移机FSM的状态迁移信号STATE而实施控制。从比较电路CMP1接收时钟的相位信息SCMP，并基于该信息控制微调延迟电路FDLY和粗调延迟电路CDLY。 
根据时钟相位比较电路CMP1的比较结果，控制电路DLYCTL在实施必要的延迟补正时，作为逐次反映比较结果的方法，可考虑采用如下控制等，即，基于比较结果设定微调延迟电路FDLY的延迟调整级数的固定值，按照电压变更而自动变更延迟级数。其利用延迟按照电源电压的变化而单调变化的特性。 
图4表示微调延迟电路FDLY的一例子。该电路是控制缓存BUF1、BUF2所夹着的布线负载来调整延迟的电路，通过选择性连接电容值以2的幂而不同的电容电路20C～23C，来线性变更延迟量。该延迟变更控制可以使用升降计数器UDC。其理由是，为了实现在电源电压上升或减少的过程中的时钟同步。电压变化的方向和延迟的增减是单调函数，因此，例如在对电压进行减少控制时，基本上是减少 延迟列的工作。升降计数器UDC具有与驱动时钟CLCO相应地升降计数值的功能，因此适于单调地增加减少延迟列的控制。当然，在电压变更控制时也具有电压的波动等，因此要进行高精度控制，需要测量两个时钟的相位差来进行反馈。但是，在对电压进行上升或下降控制时，虽然产生电压波动等，但平均电压是单调地上升或下降。因此，在控制的反馈需要时间等情况下，与电压的变化方向相应的自动延迟的增加控制不会大幅度错开时钟相位，是有效的。如此，在电压控制时预测延迟的增减而自动控制延迟级数，从而即使在延迟控制之前的反馈较长时也能进行每个周期的微调。电压的变化量优选设计在能够由该微调延迟电路FDLY追随的范围。这是由于，通常微调延迟电路FDLY的延迟变化量被设定为比应匹配的两个时钟之间相位差的目标值小得多。 
关于延迟量的切换，优选是利用通过切换对象的缓存级的时钟的下降沿来进行设定。因此，升降计数器UDC采取利用粗调延迟电路CDLY的出口的时钟CKCO而同步化的方式。这是由于，通常时钟设计为利用上升沿接收数据，只要能够在时钟为低电平的期间设定延迟变更，则就能在下一上升沿反映该延迟的变更。 
该升降计数器UDC优选是基于加法器来设计。这样能够对数据不是逐个而是以任意数(最大值是微调延迟电路FDLY的延迟级数)进行加减法计算，因此，具有提高控制自由度的效果。本电路接收来自控制部DLYCTL的微调延迟电路启动信号FDE，使微调延迟电路FDLY启动。一次启动的延迟量可以利用来自控制部DLYCTL的控制信号来设定。图4的电路FDLY采用电容列自左侧起以2幂增大的构成，通过切换UDCO0～UDCO3来变更延迟量。要变更最小的延迟量，则只要自UDCO0起依次切换即可，在要基本上变更为其两倍量时，只要自UDCO1起变更即可。此时，只要将升降计数器UDC的加减法计算常数设定为所希望的值，例如可以每次对单位延迟的两倍的延迟进行加减法计算。如此，决定延迟调整的级数，则使用延迟增减信号INC、DEC就能够进行每周期的延迟调整。 
来自升降计数器UDC的进位信号INC和退位信号DEC被传输到粗调延迟电路CDLY。为了实现本发明，不限于本实施方式，也可以使用其他微小延迟变更电路方式。 
图5例示了粗调延迟电路CDLY的一例。本发明中的延迟锁相环电路DLL需要比较长的延迟列，为了产生超过时钟一周期的延迟时间，需要使用多个延迟元件组来使相位匹配。为了利用微调和粗调协作控制这样的较长延迟，时序设计变得非常困难。在本发明中采用如下方式：在粗调延迟电路CDLY的后级与微调电路FDLY连接，利用粗调延迟和微调延迟的连接部来逐级变更延迟列的方法。为了这样同时变更粗调延迟电路CDLY和微调延迟电路FDLY，使用于实施时钟的延迟列切换的部位物理上相接近是有效的。如本发明这样，在延迟列非常长时，可以认为硬件规模非常大。这是由于，延迟电路上除了缓存等延迟元件电路之外，每当进行变更延迟时的切换控制时，需要使用触发电路作为用于在时钟的变更点使延迟调整信号同步而接收的同步电路。例如，大多需要例如以时钟同步保持用于选择作为延迟元件的电容元件电路的UDCO0～UDCO3那样的选择信号并将其输出的触发器。如本发明所示，在需要很大的延迟时，不能无视该触发器的面积，而需要减少触发器的个数。为了解决该问题，将延迟列以矩阵状二维排列，将用于延迟切换的触发器用作指定纵横的指针。通过如此，可将触发器的个数抑制在延迟级数的平方根程度，因此可大幅度减少芯片所占面积。图5是考虑到该方面的例子。 
图5的粗调延迟电路CDLY包括：将粗调延迟单位CDC形成为矩阵状的粗调延迟阵列CDARY、列方向控制电路CC以及行方向控制电路RC，该列方向控制电路用于选择传播提供给粗调延迟阵列CDARY的基端的时钟CLK的粗调延迟单位CDC的路径的终端列，该行方向控制电路RC同样用于选择传播时钟CLK的粗调延迟单位CDC的路径的终端行。列方向控制电路CC由升降计数器UDCC、译码器电路DECC和同步电路SYNCC构成，输出粗调延迟单位CDC的列方向选择信号COL0～COLn。行方向控制电路RC由升降计数器 UDCR、译码器电路DECR和同步电路SYNCR构成，输出粗调延迟单位CDC的行方向选择信号ROW0～ROWm。按照升降计数器UDCC的值使列方向选择信号COL0～COLn中的一个为选择电平。同样，按照升降计数器UDCR的值使行方向选择信号ROW0～ROWLm中的一个为选择电平。粗调延迟阵列CDARY在到达由双方选择信号所选择的位置之前将时钟CLK传播到粗调延迟单位CDC，输出时钟信号CLK1。时钟信号CLK1被提供给微调延迟电路FDLY，并作为列方向控制电路CC和行方向控制电路RC的同步时钟而被供给。上述升降计数器UDCC、UDCR为了实现由粗调延迟电路控制信号CDLYC所指示的延迟时间而预设必要的计数值。预设的计数值响应被微调延迟电路FDLY供给的延迟增加信号INC而被增量，响应延迟减少信号DEC而被减量。即，升降计数器UDCC响应延迟增加信号INC而被增量，在每次发生进位时，由延迟增加信号RINC使升降计数器UDCR增量。升降计数器UDCC响应延迟减少信号DEC而被减量，在每次发生退位时，由延迟减少信号RDEC使升降计数器UDCR减量。由此，应对在微调延迟电路FDLY中产生的延迟的进位、退位。 
粗调延迟单位CDC由开关SW1、SW2、开关控制电路LSWC和延迟元件DLY构成。开关控制电路LSWC在未选择对应的列方向选择信号COLi和行方向选择信号ROWj时使SW1导通、SW2截止，在选择了对应的列方向选择信号COLi和行方向选择信号ROWj时使SW1截止、SW2导通。开关SW2经每行的输出开关SW3与时钟信号CLK1的输出节点硬接线或连接。输出选择电路CSEL0～CSELm根据对应的行方向选择信号ROW0～ROWm的选择电平而使对应的输出开关SW3进行导通工作。 
在此，进一步详细说明列方向控制电路CC。图5中表示n位的例子。该电路接收来自微调延迟电路FDLY的延迟增加信号INC和延迟减少信号DEC，调整粗调延迟电路CDLY的延迟列。与各区域开关连接的信号COL0～COLn需要被同步电路SYNCC同步。具体而言，以一次切换的延迟列的下降沿的时钟来同步，接收其结果，控制 延迟列的列方向开关。这是为了在切换粗调延迟电路时不对时钟增加不需要的干扰。用延迟锁相环电路DLL调整时钟相位的时序和在末端部比较相位的时序是非同步状态。因此，若不充分研究同步化，则有可能使意料不到的干扰施加于时钟而使系统进行误工作。因此，若在反映延迟变更的半周期之前确定数据，就能顺利地实现延迟的切换。例如，将同步化的时钟假定为200MHz，则时钟的一周期是5ns，半周期是2.5ns。只要到调整延迟量之前的逻辑电路的延迟时间能以最大2.5ns来控制即可。 
进一步具体说明上述的列方向控制电路CC和行方向控制电路RC的进位退位机构。在COLn是高电平(选择电平)且延迟级增大信号INC为高电平(增量指示)时，对行方向延迟控制电路RC传输延迟增加信号RINC。在COL0是高电平且延迟级减少信号DEC为高电平(减量指示)时，对行方向延迟控制电路传输延迟减少信号RDEC。此时，与所选择的ROW连接的时钟切换开关由开关切换电路CSEL0～m选择。 
接着，进一步说明行方向控制电路RC。信号ROW0～ROWm与列方向控制电路同样，也需要同步化。行方向控制信号ROW0～ROWm由触发器等同步化。在此，由CLK1的下降沿信号进行同步化。该同步信号是与列方向控制电路CC的同步时钟大致相同的时序，因此，列方向控制电路CC和行方向控制电路RC的延迟设定可同时实施。从列方向控制电路CC输入的控制信号十分快速地传输到行方向控制电路RC，因此，时序上毫无破绽。 
图6和图7表示时钟相位匹配的概念。图6是表示通常电压状态下的工作的图。在该状态下，在从传播根源的时钟CK到末端的时钟CKAF、CKBF在时钟传播延迟量上有差别的状态下，实施使实施DVFS控制的区域的时钟CKA、CKAF和不实施DVFS控制的区域NFVA的时钟CKB、CKBF的相位在末端部CKAF、CKBF相匹配的控制。此时，可能使来自时钟振源的绝对相位在两者相匹配，在该图中表示这样的状态。总之，将时钟设计成使CKAF和CKBF的相位相 匹配。 
另一方面，图7表示变更DVFS控制对象区域FVA的电源时的工作的概念图。此时，在降低DVFS控制对象区域FVA的电源的电压时，需要按照电压变更在延迟锁相环电路DLL内进行增大延迟的控制。在本发明中，在这样的DVFS控制时，需要预先使时钟相位延迟至少一周期地相匹配。如该图所示，为了使来自延迟锁相环电路DLL的输出时钟的相位延迟一周期而实施延迟级数的控制，在末端部CKAF相对于CKBF延迟一周期而相位相匹配。 
图8表示延迟锁相环电路DLL的控制工作的推移。在此，CK表示时钟分配根源的时钟，CKA表示DVFS控制对象区域FVA的时钟，CKB表示不变更电压的区域NFVA的时钟，分配给各模块的时钟的末端部处的时钟设为CKAF、CKBF。该例子为：在时刻T1，由比较电路CMP1比较CKAF和CKBF，相应于其比较结果的延迟单位选择信息被保持于升降计数器UDC中。作为在时刻T1被比较的结果的时钟的相位信息SCMP在时刻T2被接收到控制电路DLYCTL，生成升降信号U/D，并提供给升降计数器UDC，与CKA的下降沿信号同步地由选择信号UDCO0～UDCO3更新延迟列的延迟元件的选择。反映通过更新设定的延迟的是CKA的下一上升沿，在时刻T3。在此，反映延迟变更的时钟CKA在时刻T4到达末端部，在此实施比较电路CMP1的比较控制，其比较结果在时刻T5被接收，在时刻T6反映。另外，DSB意味着被接收到控制电路DLYCTL并被保持的时钟的相位信息SCMP。 
通过该实施例，能够提供一种即使在变更的电压和未变更的电压之差非常大时，也能一边变更电源电压一边继续同步工作的半导体集成电路。 
图9表示比较电路CMP1的一例子。在上述延迟锁相环电路DLL中，需要比较电压振幅不同的两个时钟的相位。因此，在用通常的逻辑阈值判定的方式中，安装比较器的区域的电源电压和所要比较的时钟的电压振幅不同时，逻辑阈值有偏差。结果，比较结果的相位错开 较大。而且，还存在如下问题：在将CKAF通过电平转换电路转换为与CKBF相同电压后，利用触发器等比较相位时，在电平转换电路的延迟增加显著化，相位匹配精度变低。因此，考虑按照电源电压变更逻辑阈值，做成将一方的时钟CKBF作为差动输入级的激活信号、以另一时钟CKAF的驱动电压VDDA的大致1/2的电压作为参照电压Vref而对该另一时钟CKAF进行差动放大的动态比较器，来构成比较电路CMP1。即，由有源负载电路PCRC、差动输入电路PHC构成比较级，用差动感应锁存(sense latch)DLC将比较级的输出锁存。有源负载电路PCRC由n沟道型MOS晶体管(nMOS晶体管)Q1、Q2、Q3构成。差动输入电路PHC由nMOS晶体管Q4、Q5构成。差动感应锁存DLC由CMOS静态锁存构成。当比较级的有源负载电路PCRC被激活时(CKBF为高电平期间)，差动感应锁存DLC未被激活，该差动输入输出节点被补偿电路EQC补偿，差动感应锁存DLC对工作输入电路PHC供给工作电流。由此，相应于Vref和CFAF的电压差，流向Q4和Q5的电流产生电流差。当比较级的有源负载电路PCRC未被激活时(CKBF为低电平期间)，停止补偿电路EQC的补偿工作，且差动感应锁存DLC被激活，根据上述激活期间中的差动输入电路PHC的状态(流向Q4和Q5的电流差)，差动感应锁存DLC将比较结果锁存。差动感应锁存DLC的输出经输出锁存电路LTC被提供给延迟锁相环电路DLL。输出锁存电路LTC在比较级的有源负载电路PCRC的激活期间(差动感应锁存DLC的非激活期间)，基于脉冲发生器PG的输出而抑制输入，输出已锁存的数据，在比较级的有源负载电路PCRC的非激活期间(差动感应锁存DLC的激活期间)，将差动感应锁存DLC的输出锁存并输出。 
如图9所示的比较CMP1所示，将比较的一方信号CKAF与参照电压Vref比较来检测其大小，参照电压Vref在使用根据施加于DVFS控制对象区域FVA的电压以电阻分割而生成的1/2的值时，能够容易追随电压发生变化时的逻辑阈值的变化。如此，在比较的两个时钟的电源电压差非常大时，与以往那样的通过电平转换电路来由触发器比 较的情况相比，具有可提高比较精度的效果。 
图10例示了本发明的数据处理系统中的DVFS控制工作的流程图。例如，电源电压VDDB设定为标准电压例如1.2V，电源电压VDDA可选择设定为标准电压(例如1.2V)或比其低的非标准电压(例如0.8V)。当对于控制对象电路FVA接受DVFS控制的请求时(S1)，首先，开始延迟锁相环DLL的工作(S2)。判定将控制对象电路FVA的电源电压VDDA从标准电压变更为非标准电压，还是从非标准电压变更为标准电压(S3)。该判定中，优选是利用来自总括控制部SYSC的电压信息VVAL，但若采用单芯片具有电压测量单元，则也可用上述电压测量单元测量稳压器REG的输出来判断。若是从标准电压向非标准电压的电压变更，则在标准电压状态下用多余延迟元件的不使用的时钟行(图1的路径CKAa)分配时钟信号，因此，实施切换到具有与DVFS控制所控制的最低电压相应的延迟量的时钟行(图1的路径CKAb)的控制。因此，首先启动在图1中说明的CMP2，使用CMP2的比较结果来调整时钟的延迟量(S4)。其后，实施从路径CKAa到路径CKAb的变更(S5)。另外，虽然未图示，但可以在接通电源时或通常工作的背景下预先实施从路径CKAa到路径CKAb的变更。设定最初的延迟条件有时需要较长时间，不会对芯片的工作性能带来影响而实施延迟设定是有效的。这样考虑，在从外部稳压器REG施加半导体芯片CHIP的电源即所谓的冷启动时，优选是以通常工作电压(例如1.2V)进行最初工作。这是因为，若是通常工作电压，分配未通过延迟列的时钟，因此，可以不需等待延迟锁相环电路DLL的锁存时间而进行电路工作，在该工作背景下实施锁存，即使暂时锁存，只要由延迟锁相环电路DLL在电压调整时实施延迟调整，则在所有情况下都能保证时钟相位。 
然后，启动比较电路CMP1，开始DVFS控制中的电压变动状态的时钟相位补偿(S6)。此时，判定电压变更后的电压值上升(从非标准电压向标准电压变更)还是下降(从标准电压向非标准电压变更)(S7)，如果是电压下降的情况，则实施切换到最终到达电压的工作 频率(低频率化)的控制(S8)。另外，若是电压上升的情况，则由于在低电压下不可能进行高频工作，因此不需将频率设定为目标电压值的频率，将电压变更通知稳压器REG(S9)。在稳压器REG接收电压变更指示而将电压值变更为设定电压(S10)。该通信可采用IIC(Inter-Integrated Circuit型通信协议)等现有的接口进行通信，在设置专用信号线时也可采用中断控制，能够进行高速响应，因此较为有效。在半导体芯片CHIP内部的电压值达到目标值时，实施延迟锁相环电路DLL的工作结束手续(S11)。此时，优选是利用来自稳压器REG的电压信息来确认电压值是否成为设定值，但若采用单芯片具有电压测量单元，则也可以根据该信息进行判断。 
在电压达到最终目标值并稳定后，判定其电压是标准电压还是非标准电压(S12)，若是标准电压，则实施从多余延迟行的某路径CKAb向不存在多余延迟行的路径CKAa的切换控制(S13)。接着，判定此次的电源电压的变更是电压下降(从标准电压向非标准电压变更)还是电压上升(从非标准电压向标准电压变更)(S15)，如果是电压上升的控制，则将频率设定为目标值(S16)。结束了这一连串工作后，返回通常工作(S17)。 
图11是表示延迟锁相环电路DLL的工作期间和停止期间的图。在本发明中，在变更电源电压时必然会使延迟锁相环电路DLL工作。如该图所示，在电压上升期间和电压下降期间，使延迟锁相环电路DLL工作。另外，有时延迟锁相环电路DLL不需要如图示那样总是工作。这是因为，在固定了电压状态的情况下，延迟量的变动极微小，在该状态下，有时不需要调整延迟量。但是，根据半导体芯片CHIP的使用状态的不同，出于半导体芯片CHIP的工作剧烈等理由，有时半导体芯片CHIP内部的电位变动较大。在该情况下，为了调整由该电位变动导致的延迟变动量而使延迟锁相环电路DLL工作，是有效的。然而，若不存在这样的状态，适当停止延迟锁相环电路DLL，可抑制多余的功耗，具有低功率化的效果。 
图12是表示本发明的延迟锁相环电路DLL的工作的状态迁移图。 
首先，在电压稳定时的工作，为了低功耗化，可考虑停止延迟锁相环电路DLL。其后，根据系统的工作条件，判断为实施DVFS控制时，实施电压变更控制。此时，实施使延迟锁相环电路DLL工作的控制。在本发明中，在通常状态下工作时，由不具有多余延迟列的时钟分配系统分配时钟，而在实施DVFS控制时，实施切换到多余延迟的时钟分配系统的切换控制。此时，使比较器CMP2工作，需要设定初始的延迟值。启动CMP2，设定延迟列，实施延迟列的切换控制。在切换了延迟列之后，实施电压变更。在本发明中，在实施电压变更控制时，为了实施调整时钟分配系统的延迟值的控制而启动比较器CMP1。而且，在本发明中，通过要对电压进行上升控制还是下降控制来选择延迟的调整方法。在对电压进行下降控制时，需要至少控制延迟级，因此，实施减少延迟级的控制(DEC控制)。而在对电压进行上升控制时，需要增加延迟级，因此实施增加延迟级的控制(INC控制)。在实施DEC控制和INC控制中，实施CMP1的比较控制，在需要增大变更延迟值等进一步补正的情况下，可实施增加或减少延迟级的控制。 
图13表示不仅在使分配到DVFS控制对象区域FVA的时钟频率随电压控制一起降低的情况、还控制频率增加的情况的一例子。在标准电压条件下，考虑到各种偏差因素，不设置多余延迟地进行设计是有效的。在减少电压时，实施与图1和图3所说明的同样的控制，在将电压提高到高于标准电压时，在将延迟行变更到DLY2后实施DVFS控制。此时，比较电路CMP3比较CKAa和CKAc，设定延迟行DLY2。如此，可抑制使DVFS控制对象区域FVA高电压化时的延迟增加量。这是由于，如图2(c)所示，在高电压时，延迟的变化量变缓，因此，可将施加于延迟列的多余延迟元件的个数抑制为较少。通常延迟元件的个数变多时，容易较大地受到各种偏差的影响，因此，在特别希望高速化的高电压条件下，减小其影响是有效的。 
图13中说明了电压升压时和电压下降时分别设置延迟元件的例子，但电压升压时的延迟量也可与并用电压下降时的延迟电路。此时， 在电压升压时，在延迟行DLY的延迟级变得最少时，使时钟匹配，其后，只要实施DVFS的电压升压控制即可。随着电压的升压，只要增加延迟元件即可。 
图14是表示对采用时钟脉冲门控技术的区域应用本发明的DVFS控制的例子。GTR是时钟脉冲门控用的时钟脉冲门，通过睡眠模式选择抑制对区域FVA的时钟供给。本发明中考虑到时钟树的传播延迟而需要使时钟相位相匹配。因此，在采用时钟脉冲门控技术停止时钟分配时，不能进行延迟的调整。因此，为了即使在时钟脉冲门控时也能调整时钟的延迟，设置时钟分配的复制电路RPLC，使用该复制时钟CKAF_RPLC实施时钟脉冲门控时的延迟调整。如此，则在执行时钟脉冲门控、低功率化的过程中，也能确保通信的同步并同时实施电压的变更控制。与时钟脉冲门控的睡眠期间相比，DVFS控制所需时间比通常要长得多，区域FVA在DVFS控制中也能休眠，能够有助于低功耗。 
图15是对DVFS控制对象区域FVA分配多个时钟的情况下的例子。晶体管的特性偏差通常倾向于在低电压化时发生劣化。尤其是相对于偏差的灵敏度变高，设计时钟的延迟量变得非常困难。在这种情况下，使各时钟的相位分别匹配是有效的。在图15中，首先使DVFS控制对象区域FVA的时钟CKA和DVFS非适用模块NFVA的时钟CKB相匹配。接着，使时钟CKA和时钟CKC相匹配，使时钟CKC和时钟CKD相匹配。在此，由于两个时钟的电压振幅相同，因此比较电路CMP3和CMP4可仅由数字电路构成。与各时钟CKA、CKC、CKD一起还设置通常电压状态下的旁路电路，因此，可避免在通常状态下的时钟分配时的性能劣化。其他构成与图1相同，省略其详细说明。 
图16是电平转换电路LS的例子。在实施DVFS控制时，需要向信号的电压振幅不同的模块之间进行信号传输。尤其是从电压振幅小的模块向电压振幅大的模块的信号传输成为问题。通常，在这样的电路中，通常是设置使用差动信号的电平转换电路，但若采用CAD (computer-aided design)实施差动信号的布线，实施上制约较大，存在大面积化、工作速度劣化等问题。图16所示的电平转换电路LS是利用了CMOS的转换器的放大效果的简单电路，由时钟转换器和用于保持由该时钟转换器输出的转换结果信号的锁存电路构成。该电路广泛用作电平感应器的锁存，在通常用途中，用于相同电压的电路部模块内的同步设计。在此，在输入信号的电压振幅较小时使用该电路。即，电平转换电路LS的工作电源比输入信号IN的信号振幅大。在这样的条件下使用该电路时的问题是输入级的转换器的贯通电流。由于输入信号的电压振幅小于该转换器的电源，因此PMOS不能完全截止，但由于是时钟转换器构成，因此贯通电流的消耗仅是在转换工作时(输入工作时)，而且能够以较小的电路实现该功能。在此，表示与利用时钟CK和/CK进行开关控制的MOS晶体管的导通工作时序同步地增大输入IN的例子。时钟CK、/CK的信号振幅是与电平转换电路LSn工作电源电压相同的电压振幅。另外，根据图16的电路的个数、使用电压，也可以使利用某一定期间CK和/CK进行开关控制的MOS晶体管导通。此时，若利用时钟脉冲门控信号等实施该控制，则能够减少电路空载状态时的多余功率，达到工作时的高性能化。 
图17表示图16的电平转换电路LS的设置例子。图16的电平转换电路LS也可用于从高电压振幅向低电压振幅的信号电压。在该例子中，假定单芯片的总线电位较高、CPU的电位较低，利用接收侧的时钟控制接收侧的模块。如该图所示，总线界面优选同步型界面。其理由是，信号线数多，若是以往类型的电平转换电路LS，配置自由度受限过大，面积OH变大。作为悬疑事项存在如下问题(1)脉冲时钟产生时的脉冲发生器的歪斜；(2)脉冲发生器的个数和功率增大；(3)脉冲宽度。 
对于(1)，可以利用脉冲发生器输出(PC)施加静态时序分析(STA)，从而消除问题。对于(2)，由于脉冲发生器是单个脉冲锁存的20倍左右的功率，因此若将由脉冲发生器驱动的锁存的个数设为20个(F.O.＝20)，则功率不会增大很多。此时，与电平转换电 路+FF的功率成为相同程度。对于(3)的脉冲宽度，尽可能越短越好，优选是100ps。由于对总线界面应用脉冲锁存的部位受限，因此在设计上是可行的。 
图18表示延迟的粗调电路CDRY的另一例子。如上所述，本发明的延迟锁相环电路DLL的特征在于延迟列非常长，为了利用微调和粗调对这样长的延迟连带控制，进行时序设计非常困难。若不对相同时钟波形进行微调和粗调的切换，则有可能发生不想要的时钟相位错位。通常流过粗调延迟电路CDLY两端的时钟信号存在较大的相位差，对此需要认真研究。其一方法就是图5所示那样的减少粗调延迟电路和微调延迟电路的时钟相位差的方法。 
另一有效方法是如图18所示，使用具有与粗调延迟电路CDLY相同延迟的模拟粗调延迟电路ECDC来传输微调延迟电路的延迟切换时序。在图18中，FDLY是微调延迟电路，FDLYCTRL是用于控制微调延迟电路的延迟值的微调延迟控制电路，CDLY是粗调延迟电路，CDLYCTR是用于控制粗调延迟电路的延迟值的粗调延迟控制电路。 
微调延迟电路FDLY输出相对于调整源时钟CLK附加了微调延迟控制电路所指定的延迟量的时钟信号CLKFD。 
粗调延迟电路CDRY对时钟CLKFD附加粗调延迟，输出调整后时钟CLK1。粗调延迟电路CDRY内是单位延迟电路CDC(CDC_0～CDC_n)纵队连接的结构，通过切换连接电路个数来调整延迟值。本延迟电路具有折返结构，由来自粗调延迟控制电路CDLYCTRL的信号RTSL(RTSL_0～RTSL_n)来指定折返点。信号CCLK(CCLK_0～CCLK_n)时用于向粗调延迟控制电路CDLYCTRL通知粗调延迟电路CDLY的时钟相位的信号。 
微调延迟控制电路FDLYCTRL基于根据相位比较器CMP1的输出SCMP由控制电路DLYCTL生成的控制信号U/P、EN，求出延迟控制量，向微调延迟控制电路FDLYCTRL和粗调延迟控制电路CDLYCTRL通知。通过信号RTSHFT向粗调延迟控制电路 CDLYCTRL通知粗调延迟值的增减量。 
粗调延迟控制电路CDLYCTRL由具有与粗调单位延迟电路CDC(CDC_0～CDC_n)等价的延迟的延迟电路ECDC(ECDC_0～ECDC_n)、输出用于指定粗调延迟电路的折返指针并决定粗调延迟值的信号RTSL(RTSL_0～RTSL_n)的控制电路RTSLC(RTSLC_0～RTSLC_n)、使信号TRSL与各CDC(CDC_0～CDC_n)的时钟相位相匹配地输出的触发器(FF_0～FF_n)构成。信号RTSHFL如ECDC_0～ECDC_n那样向后级以此传播。由此，输入到粗调延迟电路CDLY的CLKFD和输入到微调延迟控制电路CDLYCTRL的信号RTSHFT被同步，能够对同一时钟进行微调和粗调的延迟变更。 
因此，通过具有与粗调延迟等价的延迟的延迟元件来传输用于指示粗调延迟值的变更的信号，从而能够对同一时钟进行微调和粗调的延迟值变更，能够解决上述时钟相位错位的问题。 
以上基于实施方式具体说明了本发明人完成的发明，但本发明不限于此，不言而喻，在不脱离其要旨的范围内进行各种变更。 
例如，比较电路不限于动态比较器，也可以是由电平位移电路和简单的差动转换器构成。 
如上所述，通过采用本发明，能够实现电路规模小、精度优良的相位比较电路，能够高效地实施DVFS控制。以下，对用于进一步提高时钟的比较精度的实施方式进行说明。 
图19是表示延迟锁相环电路DLL的另一实施例的图。该实施例是在比较两个时钟时，设置由一方时钟上升沿和与该时钟错开某一定延迟量的延迟时钟的上升沿做出的期间，调整延迟使得所比较的另一时钟的上升沿收于该期间内，从而可实现相位比较的高精度化。 
图19(a)表示与延迟控制相关的模块结构和连结，图19(b)表示三个时钟信号CKAF、CKBF、CKAFD的相位关系(以下将T2和T0的间隔称为相位控制窗)，图19(c)表示延迟级变更表(DLYTAB_1)的一例子。图19(c)中，设现在的延迟变化量为P，现在的WINDLY为Q，r0～r5为正整数。 
图19(a)所示的DLL电路由相位控制窗生成延迟列WINDLY、两个相位比较器CMP11和CMP12、延迟控制电路DLYCTL_1、延迟级变更表DLYTAB_1以及未在该图中表示但在图3中说明过的粗调延迟电路和微调延迟电路构成。在此，说明的是对粗调延迟电路(CDLY)和微调延迟电路(FDLY)的控制分别仅可由CDLYC、FDLYC来控制的例子。应比较相位的时钟是分配于两个电路区域(例如图1的FVA和NFVA)的时钟树的末端部(时钟CKAF、CKBF)。所比较的两个时钟中的一方时钟CKAF被输入直接相位比较器CMP11和CMP12，另一方时钟CKBF被分支，其一通过相位控制窗生成延迟列WINDLY而作为时钟CKBFD被输入到比较器CMP11，另一直接与相位比较器CMP12连接。相位比较器比较时钟CKAF和时钟CKBF、或时钟CKAF和时钟CKBFD的相位，若时钟CKAF的相位较另一时钟相位慢，则将低电平作为比较结果SCMP11、SCMP12输出到延迟控制电路DLYCTL_1，若时钟CKAF的相位较另一时钟相位快，则将高电平作为比较结果SCMP11、SCMP12输出到延迟控制电路DLYCTL_1。在此，如上所述假定相位比较器的输出结果，但只要能判定相位的前后关系，即使相反也无所谓。设于延迟控制电路DLYCTL_1内的延迟级变更表DLYTAB_1被输入比较结果信号SCMP11、SCMP12、与分配于电路区域FVA、NFVA的时钟相同相位的时钟CK，输出粗调延迟、微调延迟的控制信号CDLYC、FDLYC和相位控制窗生成延迟列WINDLY的控制信号WINCTL。 
在相位控制窗生成延迟列WINDLY生成的相位控制窗(T2～T0)例如为十～几十psec，缩小到不会受晶体管的性能偏差影响的程度，使用两个相位比较器CMP11、CMP12判定时钟CKAF是否进入到该相位控制窗内。使用该DLL变更FVA区域的电源电压时，如图2、图3所说明的那样，初始状态从时钟CKAF、CKBF的相位大致相匹配的状态即在图19(b)中相位关系为T0＜T1＜T2的状态开始控制。该初始状态中，粗调延迟电路、微调延迟电路都是没有延迟级数的变更，因此，每周期的延迟控制的最小单位即微调延迟级的延迟变更量 P为0。 
对自该状态变更电压的情况进行说明。在此，说明开始降低电路区域FVA的电压的情况。此时，初始值的相位关系T0＜T1＜T2，通过利用电压下降控制来增加电路区域FVA的时钟树的延迟使CKAF的相位延迟，来变更初始值的相位关系，成为T1＞T2。在该时刻比较结果SCMP11自高电平向低电平迁移。接受该结果而变更延迟级变更表DLYTAB_1内的延迟变化量，从下一周期进行控制使得成为P-r1。(r1是正整数)。以后，时钟CKAF进入相位控制窗内，直到相位关系变成T0＜T1＜T2，减少每周期的延迟变化量，谋求减少时钟CKAF和CKBF的相位差。另一方面，当一次的延迟变更量过多而时钟CKAF的延迟过小时，即，相位关系成为T1＜T0＜T2时，比较结果SCMP11、SCMP12共同向高电平迁移，因此，变更延迟级变更表DLYTAB_1内的延迟变化量，实施控制，使得对下一周期以后的延迟变化量增加为P+r0(r0为正整数)。 
粗调延迟电路、微调延迟电路的延迟变更结果传播到时钟树，由直到比较器CMP11、CMP12进行再次比较的等待时间(以下称为反馈等待时间)有时需要多个周期，因此，虽然延迟变化量P达到适量，但仍存在无法检测该情况而使延迟变化量过大变化的情况(过冲)。但是，由于能够将相位控制窗生成延迟列WINDLY的延迟限制为几十psec左右、将时钟每一周期的电路区域FVA的延迟变化量限制为几十psec左右，因此，考虑到反馈等待时间，也能将时钟CKAF、CKBF的相位差抑制在50psec左右。 
在此，假定比较结果SCMP11、SCMP12分别为低电平、高电平的情况。这种情况下，由于晶体管的性能偏差、或电源噪音等，时钟CKBF、CKBFD的相位前后关系逆转(T2＜T0)，相位控制窗的宽度消失。在该情况下，实施扩大相位控制窗的控制、即将相位控制窗生成延迟列WINDLY的延迟量从现有值Q增加到Q+r5的控制，来避免逆转现象(r5为正整数)。 
相位控制窗被设定为正值，但在相位控制窗的宽度过于扩大的状 态、即时钟CKBF、CKBFD的相位前后关系正确，成为T0＜T2而T0和T2之间间隔过大时，实施减小相位控制窗宽度的控制、即根据SCMP11和SCMP12的值将相位控制窗生成延迟列WINDLY的延迟量从现有值Q减少到Q-r2或Q-r3或Q-r4(r2～r4为正整数)的控制，从而提高延迟锁相环电路DLL的精度。但是，若频繁变更相位控制窗生成延迟列WINDLY的延迟量，则有时时钟CKBF、CKBFD的相位前后关系频繁发生逆转。在这种状况下，有碍延迟变化量的变更，因此，会牺牲时钟相位匹配的追随精度。在这种情况下，仅在时钟相位为CKBF＜CKAF＜CKBFD时，即，仅在认为可充分确保相位控制窗宽度时，可以进行减少Q值并使得Q不会降到一定值以下的控制。 
同样，在电路区域FVA的电压开始上升时，也如上所述那样，可以通过控制相位控制窗宽度来使时钟相位追随电压变动。 
通过以上实施例，设置两个相位比较器，可抑制面积增加，实现高精度的时钟相位匹配。 
图20表示图19的工作波形图。在此，假设在时刻T0粗调延迟控制CDLYC为40，即粗调延迟级为40级，微调延迟控制为13，即微调延迟级为13级。在此，设微调延迟16级相当于粗调延迟1级来进行说明。首先，相应于控制时钟CKAF、CKBF、CKBFD的相位前后关系，比较结果SCMP11、SCMP12发生变化。例如，在时刻T1、T2、T3，时钟的相位关系为CKBF＜CKAF＜CKBFD，因此比较结果SCMP11为高电平，SCMP12为低电平。此时，两时钟落入相位控制窗的范围内。另一方面，在时刻T5、T6、T7，时钟的相位关系为CKBF＜CKBFD＜CKAF，因此，未落入相位控制窗的范围内。此时，比较结果SCMP11在时刻T8从高电平向低电平迁移。另一方面，延迟量、粗调延迟、微调延迟各自的控制信号WINCTL、CDLYC、FDLYC与时钟CK同步变化。例如，在时刻T0，比较结果SCMP11、SCMP12分别为高电平、低电平，因此，在时刻T4，相位控制窗延迟量控制WINCTL由6减少到5，微调延迟控制FDLYC由13减少3级为10。 在此，延迟量控制WINCTL的最小值设定为6，以后不发生变化。接着，在时刻T9，比较结果SCMP11变化为低电平，因此，必须使每周期的延迟级变化量更大，将微调延迟从-3级变更到-4级。受到该变更，在时刻T10，微调延迟控制FDLYC从7减少4级为3。在时刻T11，也是由于比较结果SCMP11保持低电平，因此，需要进一步增大每周期的延迟级变化量，将微调延迟进一步从-4级变更到-5级。此时，仅是微调电路无法产生延迟变化量，因此，也同时变更粗调电路的延迟。在此，在时刻T12，粗调延迟控制CDLYC和微调延迟控制FDLYC从40减少到39，并且从3到14将微调延迟量减少5级。在时刻T13，比较结果SCMP11再次迁移到高电平，因此延迟的控制量是适当的，每周期的延迟级变化量保持-5不变，在时刻T14，微调延迟控制FDLYC从14减少5级为9。 
通过图19所示的实施例可进一步提高精度，以下说明提高精度的实施例。当扩大工作电压的变更宽度时，传播时钟的缓存的等待时间的变动量增加。结果，反馈等待时间增加，因此，比较时钟CKAF、CKBF的相位差的精度劣化。因此，即使增大工作电压的变更宽度，也需要确保时钟相位匹配精度。以下，说明该实施例。 
图21是对图19所述的延迟控制功能增加校准功能、可进行更高精度延迟控制的例子。图21(a)表示与延迟控制相关的模块构成和连接，图21(b)表示延迟级变更表DLYTAB_2的设定例子。图21(a)由相位控制窗生成延迟列WINDLY、两个相位比较器CMP11、CMP12、延迟控制电路DLYCTL_2构成。延迟控制电路DLYCTL_2由延迟级变更表DLYTAB_2、地址发生器GEN_2构成。两个电路区域(例如图1的FVA和NFVA)的时钟树的末端部分别作为时钟CKAF、CKBF而被输入，时钟CKAF与直接相位比较器CMP11连接，时钟CKBF通过相位控制窗生成延迟列WINDLY的一端作为时钟CKBFD而与比较器CMP11连接，另一端与直接相位比较器CMP12连接。相位比较器将时钟相位的比较结果SCMP11、SCMP12向延迟控制电路DLYCTL内的地址发生器GEN_2输出。只要能判定相位的 前后关系即可，相位比较结果的低电平和高电平相反也没有关系，这点与图19相同。地址发生器GEN_2被输入电压信息VVAL和与分配于电路区域FVA、NFVA的时钟相同相位的时钟CK，对延迟级变更表DLYTAB_2输出读地址RADR、写数据WD、写地址WADR、写允许WEN。延迟级变更表DLYTAB对相位控制窗生成延迟列WINDLY输出延迟控制信号WINCTL，对粗调延迟和微调延迟输出延迟量控制信号CDLYC、FDLYC。在此，对于电压信息VVAL，若不实施电压变更，则其为状态NOCHANGE，若实施了电压变更，则其为变更前电压和变更后电压，并通知电压变更速度。例如，电压以速度1(例如50mV/μsec)从1.2V向1.0V迁移时，电压信息VVAL为状态1.2to1.0s1。延迟锁相环电路DLL检测到状态NOCHANGE与其它状态的迁移，可知道电压变更的开始、电压变更的结束以及开始电压、结束电压和电压变更速度。 
接着说明图21(b)所示的延迟级变更表DLYTAB_2。 
首先，ADDRESS记录电源电压的状态。CDLYC表示粗调延迟电路的级数，FDLYC表示微调延迟电路的级数，WINCTL表示窗宽度，LOCK？表示相位信息。根据该表，(ADDRESS，CDLC，FDLYC，WINCTL，LOCK？)＝(0x0000，40、13，6、YES)所表示的状态表示电源电压为标准电源电压(例如1.2V)的状态下、粗调延迟的级数＝40、微调延迟级数＝13、相位控制窗宽度＝6、时钟CKAF、CKBF作为相位信息落入相位控制窗内。 
该表是写入某一电压值的延迟信息而成的，若增加该表的行，则提高精度。表的大小可取决于所希望的精度、校准时间、面积的折中。 
在本实施例中，输入时钟CKAF、CKBF后，到输出比较结果SCMP11、SCMP12之前，与图19的工作相同，但在如下这点不同，即延迟级变更表DLYTAB_2保持粗调延迟电路、微调延迟电路的变更履历，一边更新该信息一边实施延迟控制，从而可提高时钟的相位比较精度。作为该延迟级变更表DLYTAB_2的初始值，例如，可以通过电路模拟等取得在以非常慢的速度(αmV/usec：以下称为电压 变更基准速度)从最高电压到最低电压来变更电路区域FVA的电源电压时的粗调延迟电路和微调延迟电路的延迟级数信息，并保持该信息。 
存储于该延迟级变更表DLYTAB_2的值通过进行如下所述的校准来更新预设的初始值，从而进一步提高相位比较精度。在校准中，变更控制电源电压，更新延迟级变更表DLYTAB_2的初始值。 
首先，说明初次校准时的工作。延迟锁相环电路DLL从电压信息VVAL接收电压变更开始的触发时，例如检测到从状态NOCHANGE向状态1.2to1.0s1迁移时，地址发生器GEN_2根据现在电压和电压变更速度生成适当的读地址RADR，输出保持于延迟级变更表DLYTAB_2的粗调延迟控制信号CDLYC、微调延迟控制信号FDLYC、延迟控制信号WINCTL。例如，将与所施加的现在电压对应的地址作为初始值，若所施加的电压变更速度为2αmV/usec即电压变更基准速度的2倍，则对地址每次增量或减量两个，使得电路模拟时的电压变更速度与实际的电压变更速度相等。与此同时，根据比较结果SCMP11、SCMP12判断时钟CKAF是否落入相位控制窗内，若落入，则对歪斜信息LOCK？将Yes作为写数据WD而写入延迟级变更表DLYTAB_2，若未落入，则对歪斜信息LOCK？将Plus(延迟量过多)或者Minus(延迟量不足)作为写数据WD而写入延迟级变更表DLYTAB_2。此时，考虑到从延迟列变更到相位比较的延迟，使写地址WADR比读地址RADR慢相当于等待时间的周期数。如此，则能够记录利用保持于现在表的粗调延迟电路的级数和微调延迟电路的级数是否可以将歪斜为一定值以下。 
接着，说明第二次校准时的工作。以与初次相同的电压变更条件再次进行粗调延迟和微调延迟。例如，电压信息VVAL与之前同样地从状态NOCHANGE变化到状态1.2to1.0s1。使用之前取得的保持于歪斜信息LOCK？的值，进行适当延迟量的补正。例如，读出的歪斜信息LOCK？为Yes时，与上次同样，将粗调延迟的级数和微调延迟的级数作为控制信号输出，读出的歪斜信息LOCK？为Plus(延迟量 过多)时，输出所保持的延迟量减少一定量而成的控制信号，相反，读出的歪斜信息LOCK？为Minus(延迟量不足)时，输出所保持的延迟量增加一定量而成的控制信号。使用这样进行补正的延迟量，再次取得电压变更中的歪斜信息LOCK？。在该第二次校准中，应减小时钟CKAF、CKBF之间的相位差、即增加歪斜信息LOCK？中记录Yes的次数。在第二次校准结束时，时钟CKAF、CKBF的歪斜减少，但为了使该歪斜为最小，可以实施多次该工作。 
如上所述，存储在进行了电压变更时比较的时钟之间的相位差如何变化，导入基于该履历修正延迟变更量的校准工作，从而具有可提高比较精度的效果。进而，这样将延迟变更量作为表而存储，一边进行适当变更一边进行控制，从而具有如下效果：即时在电压的变更范围、电压变更速度的变更以及从任意电压状态变更的情况下，也能维持较高的比较精度。 
图22表示图21所述的实施例的状态迁移图。在初始状态S0_0，延迟锁相环电路DLL处于待机状态，从电压信息VVAL接收电压变更开始的触发而迁移到状态S0_1。然后，从电压信息VVAL接收电压变更结束的触发而迁移到状态S0_2，结束初次的校准。再次从电压信息VVAL接收电压变更开始的触发而迁移到状态S0_3，之后接收电压变更结束的触发或电压变更开始的触发而交替迁移到状态S0_4和状态S0_3。 
图23表示图21所述的实施例的第一次校准中的工作波形图。在该例子中，表示按照图21(b)所示的延迟级变更表DLYTAB_2以速度1控制从电压1.2V向1.0V变更的例子。首先，在时刻T0，利用电压信息VVAL，在之前的条件下从电源电压不发生变化的状态(NOCHANGE)向变更电压的状态(1.2to1.0s1)迁移，从而延迟控制电路DLYCTL_2得知以电压变更速度1开始从电压1.2V向1.0V变更。同时，电源电压VDD开始从1.2V向1.0V下降。因此，与时钟CK的上升沿同步，在时刻T1、T3、T9、T12，读地址RADR变化为与上述电压变更相应的值0000→0001→0002→0003→0004。延迟 级变更表DLYTAB_2接收上述读地址，在时刻T2、T4、T10、T13，延迟控制WINCTL、粗调延迟控制CDLYC、微调延迟控制FDLYC分别变化为(WINCTL、CDLYC、FDLYC)＝(6、40、13)→(6、40、12)→(6、40、8)→(6、40、3)→(7、39、14)。另一方面，相位比较器CMP11、CMP12比较时钟CKAF、CKBF、CKBFD的相位并返回比较结果，因此在时刻T5、T6、T7，时钟之间的相位的前后关系分别变化为CKBF＜CKBFD＜CKAF。接收该结果，记录歪斜信息，因此在时刻T3、T9、T12，写地址WADR变化为0000→0001→0002，写数据WD变化为(WINCTL、CDLYC、FDLYC、歪斜信息)＝(6、40、13、Yes)→(6、40、12、Plus)→(6、40、8、Plus)。另一方面，写允许WEN在时刻T3从低电平变化到高电平，实施对延迟级变更表DLYTAB_2的写入。在此，从时钟CK到时钟CKAF、CKBF的等待时间假定为2时钟。 
图24表示图21所述的实施例的第二次校准中的工作波形图。首先，在时刻T0，电压信息VVAL从NOCHANGE向1.2to1.0s1迁移，从而延迟控制电路DLYCTL_2得知以速度1开始从电压1.2V向1.0V变更。同时，电源电压VDD开始从1.2V向1.0V下降。因此，与时钟CK的上升沿同步，在时刻T1、T3、T5、T11，读地址RADR变化为与上述电压变更相应的值0000→0001→0002→0003→0004。延迟级变更表DLYTAB_2接收上述读地址，在时刻T2、T4、T6、T12，输出延迟控制WINCTL、粗调延迟控制CDLYC、微调延迟控制FDLYC，但利用在第一次校准中取得的歪斜信息，更新与地址0001、0002对应的延迟量信息，变化为(WINCTL、CDLYC、FDLYC)＝(6、40、13)→(6、40、11)→(6、40、7)→(6、40、3)→(7、39、14)。另一方面，相位比较器CMP11、CMP12比较时钟CKAF、CKBF、CKBFD的相位并返回比较结果，因此在时刻T7、T8、T9，时钟之间的相位的前后关系分别变化为CKBF＜CKBFD＜CKAF，在时刻T10比较结果SCMP11从高电平变化到低电平。接收该结果，记录歪斜信息，因此在时刻T3、T5、T11，写地址WADR变化为0000 →0001→0002，写数据WD变化为(WINCTL、CDLYC、FDLYC、歪斜信息)＝(6、40、13、Yes)→(40、11、Yes)→(40、7、Plus)。另一方面，写允许WEN在时刻T3从低电平变化到高电平，实施对延迟级变更表DLYTABA_2的写入。 
图25表示在图21所述的实施例中电压变更信息不同时的工作例子。首先，图25(1)的电压下降时(速度1)的情况下，由电压信息VVAL通知以速度1开始从电压1.2V向1.0V变更时，相应于该开始电压，开始地址相应于变更速度进行地址的增量。在此，在时刻T0，电压信息VVAL从NOCHANGE变化为1.2to1.0s1后，在时刻T1，时钟CK与从低电平到高电平的上升沿同步，从时刻T2起，读地址RADR变化为0000→0001→0002→0003→0004。接着，在图25(2)电压上升时(速度1)的情况下，由电压信息VVAL通知以速度1开始从电压1.0V向1.2V变更时，相应于该开始电压，开始地址相应于变更速度进行地址的减量。在此，在时刻T0，电压信息VVAL从NOCHANGE变化为1.0to1.2s1后，在时刻T1，时钟CK与从低电平到高电平的上升沿同步，从时刻T2起，读地址RADR变化为0100→00FF→00FE→00FD→00FC。最后，图25(3)的电压下降时(速度2)的情况下，由电压信息VVAL通知以速度2开始从电压1.2V向1.0V变更时，相应于该开始电压，开始地址相应于变更速度进行地址的增量。在此，在时刻T0，电压信息VVAL从NOCHANGE变化为1.2to1.0s2后，在时刻T1，时钟CK与从低电平到高电平的上升沿同步，从时刻T2起，读地址RADR变化为0000→0002→0004→0006→0008。在此，速度2假定为速度1的2倍，因此，对地址每次增量2个，从而来吸收电压变更速度之差。 
图26表示对图21所述的延迟控制功能增加电压传感器，则即使没有来自外部的电压信息VVAL也能进行高精度延迟控制。图26(a)表示与延迟控制相关的模块构成和连接，图26(b)表示延迟级变更表DLYTAB_3的工作。图26(a)由相位控制窗生成延迟列WINDLY、两个相位比较器CMP11、CMP12、延迟控制电路DLYCTL_3、电压 传感器VMON构成。延迟控制电路DLYCTL_3由延迟级变更表DLYTAB_3、地址发生器GEN_3构成。两个电路区域(例如图1的FVA和NFVA)的时钟树的末端部分别作为时钟CKAF、CKBF而被输入，时钟CKAF与直接相位比较器CMP11连接，时钟CKBF通过相位控制窗生成延迟列WINDLY的一端作为时钟CKBFD而与比较器CMP11连接，另一端与直接相位比较器CMP12连接。相位比较器将时钟相位的比较结果SCMP11、SCMP12向延迟控制电路DLYCTL内的地址发生器GEN_3输出。只要能判定相位的前后关系即可，相位比较结果的低电平和高电平相反也没有关系，这点与图19相同。地址发生器GEN_3被输入来自电压传感器VMON的电压信息VVAL_3和与分配于电路区域FVA、NFVA的时钟相同相位的时钟CK，对延迟级变更表DLYTAB_3输出读地址RADR、写数据WD、写地址WADR、写允许WEN。延迟级变更表DLYTAB对相位控制窗生成延迟列WINDLY输出延迟控制信号WINCTL，对粗调延迟和微调延迟输出延迟量控制信号CDLYC、FDLYC。在本实施例中，对于不是从外部稳压器取得电压信息VVAL，而是从设置于内部的电压传感器VMON取得电压信息VVAL这点不同，其余工作同样进行。例如，延迟级变更表DLYTAB_3保持粗调延迟、微调延迟等的变更履历，并利用校准该更新该履历，这些工作是相同的。通过这样内置电压传感器，即使不从外部电压稳压器取得电压信息VVAL，也能进行高精度的延迟量控制。 
图27表示图26所述的实施例的状态迁移图。在初始状态S1_0，延迟锁相环电路DLL处于待机状态，从电压信息VVAL_3接收电压变更开始的触发而迁移到状态S1_1。然后，从电压信息VVAL_3接收电压变更结束的触发而迁移到状态S1_2，结束初次的校准。再次从电压信息VVAL_3接收电压变更开始的触发而迁移到状态S1_3，之后接收电压变更结束的触发或电压变更开始的触发而交替迁移到状态S1_4和状态S1_3。 
本发明所述的歪斜调整功能，用于通常进行通信的模块之间。在 模块内存在许多时钟线路，但通过比较其线路中的最佳的线路彼此，能够提高比较精度。以下说明两个具体例子。 
图28表示利用延迟锁相环电路DLL减少相位差的时钟线路彼此的关系。图28(a)、图28(b)、图28(c)是在模块0、模块1中直到与时钟树末端连接的触发器的等待时间和线路条数分布的概念图。在此，在模块0、模块1之间存在一定的歪斜(图28(a)、图28(b))，因此若保持该状态，则对模块之间的通信降低时钟频率等受到制约。因此，在各自分布中，对具有相同等待时间的线路彼此连接延迟锁相环电路DLL并使他们的歪斜最小化，从而能够叠合模块0和模块1的等待时间分布。如此，可使模块0和模块1的任意触发器之间的歪斜非常小，在任意触发器之间不必降低时钟频率就可通信。 
图29表示利用延迟锁相环电路DLL减少相位差的时钟线路彼此的关系。图29(a)、图29(b)、图29(c)是在模块0、模块1中直到与时钟树末端连接的触发器的等待时间和线路条数分布的概念图。在此，在模块0、模块1之间存在一定的歪斜(图29(a)、图29(b))，因此若保持该状态，则对模块之间降低时钟频率等受到制约。因此，在各自分布中，对具有进行通信的线路彼此连接延迟锁相环电路DLL并使他们的歪斜最小化。如此，能够使模块0和模块1之间的时钟歪斜最小化，因此时序余量产生富裕，不仅可避免数据传送时钟的频率降低，还可实现数据传送时钟的高速化。 

Claims (13)

1.一种半导体集成电路，其特征在于，
包括：
使用由电源供给LSI供给的第一电源电压来进行工作的第一电路；
使用第二电源电压来进行工作的第二电路；
生成时钟信号的时钟生成电路；
将由上述时钟生成电路生成的时钟传输到上述第一电路和上述第二电路的时钟树；
具有用于在上述时钟树上进行向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整来使双方的时钟同步的多个延迟级的时钟同步电路；以及
向上述电源供给LSI通知上述第一电源电压的变更控制的控制电路，
且实施以下控制：根据电压和工艺条件，将可变控制上述第一电源电压时的电压变更速度通知给上述电源供给LSI，使在上述电压变更速度中变更上述第一电路的电压时提供给上述第一电路的时钟和提供给上述第二电路的时钟的相位相一致，
上述时钟同步电路具有第二比较电路和控制可变延迟电路的延迟设定的延迟控制电路，其中第二比较电路用于进行由上述可变延迟电路输出的时钟与经通过路径传播的时钟的相位比较，上述通过路径是不对所输入的时钟设定延迟而使其通过的路径，
上述延迟控制电路根据上述第二比较电路的比较结果，相对于经上述通过路径传播的时钟，对上述可变延迟电路的输出设定时钟周期整数倍的延迟，
响应将上述第一电源电压从标准电压变更为其他电压的指示，在使选择电路选择上述可变延迟电路的输出之后，根据第一比较电路的比较结果来调整可变延迟电路的延迟设定，从而对传输到上述第一电路的时钟与传输到上述第二电路的时钟的相位同步进行控制。
2.根据权利要求1所述的半导体集成电路，其特征在于，
上述第一比较电路是动态比较器，该动态比较器将一方的时钟作为差动输入级的激活信号，并以另一方时钟的驱动电压的大致一半的电压作为参照电压来对该另一方时钟进行差动放大，且感应并锁存差动放大结果。
3.一种半导体集成电路，其特征在于，
包括：
使用由电源供给LSI供给的第一电源电压来进行工作的第一电路；
使用第二电源电压来进行工作的第二电路；
生成时钟信号的时钟生成电路；
将由上述时钟生成电路生成的时钟传输到上述第一电路和上述第二电路的时钟树；
具有用于在上述时钟树上进行向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整来使双方的时钟同步的多个延迟级的时钟同步电路；以及
向上述电源供给LSI通知上述第一电源电压的变更控制的控制电路，
且实施以下控制：根据电压和工艺条件，将可变控制上述第一电源电压时的电压变更速度通知给上述电源供给LSI，使在上述电压变更速度中变更上述第一电路的电压时提供给上述第一电路的时钟和提供给上述第二电路的时钟的相位相一致，
在上述第一电路和上述第二电路之间进行信息传输的信号线上插入电平转换电路，
上述电平转换电路具有时钟控制式倒相器和输入端子与其输出端子连接的锁存电路，
上述时钟控制式倒相器具有一对p沟道型MOS晶体管和一对n沟道型MOS晶体管的串联电路，
向一方的p沟道型MOS晶体管和n沟道型MOS晶体管的共栅极输入信号，向另一方的p沟道型MOS晶体管的栅极供给时钟，向另一方的n沟道型MOS晶体管的栅极供给上述时钟的反相时钟，
上述锁存电路与上述另一方的p沟道型MOS晶体管和n沟道型MOS晶体管的截止状态相呼应而被设置为锁存状态。
4.一种半导体集成电路，其特征在于，
包括：
使用由电源供给LSI供给的第一电源电压来进行工作的第一电路；
使用第二电源电压来进行工作的第二电路；
生成时钟信号的时钟生成电路；
将由上述时钟生成电路生成的时钟传输到上述第一电路和上述第二电路的时钟树；
具有用于在上述时钟树上进行向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整来使双方的时钟同步的多个延迟级的时钟同步电路；以及
向上述电源供给LSI通知上述第一电源电压的变更控制的控制电路，
且实施以下控制：根据电压和工艺条件，将可变控制上述第一电源电压时的电压变更速度通知给上述电源供给LSI，使在上述电压变更速度中变更上述第一电路的电压时提供给上述第一电路的时钟和提供给上述第二电路的时钟的相位相一致，
上述第一电路还包括：有选择地抑制在上述时钟树上传播的时钟向后级输出的时钟脉冲门电路、和从上述时钟脉冲门电路的跟前进行分支而传播上述时钟并模拟从上述时钟脉冲门电路至末端的时钟延迟的时钟复制电路，
进而，上述半导体集成电路还包括第一相位比较电路，该第一相位比较电路将传输到上述时钟复制电路的时钟与传输到上述第二电路的时钟进行相位比较，将该比较结果提供给上述时钟同步电路。
5.一种时钟同步控制方法，在具有使用第一电源电压进行工作的第一电路和使用第二电源电压进行工作的第二电路的半导体集成电路中，在将时钟传输到上述第一电路和上述第二电路的时钟树上进行向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整，从而使双方的时钟同步，其特征在于，
包括：
控制电路变更上述第一电源电压的电压的变更处理；以及
在上述处理中进行上述时钟延迟调整来控制时钟的同步的时钟同步处理，
上述时钟同步处理包括：
进行传输到第一电路的时钟与传输到上述第二电路的时钟的相位比较的第一比较处理；和
使用上述第一比较处理的相位比较结果来进行上述时钟延迟调整的第一延迟设定处理。
6.一种时钟同步控制方法，其特征在于，
在具有使用第一电源电压进行工作的第一电路和使用第二电源电压进行工作的第二电路的半导体集成电路中，在将时钟传输到上述第一电路和上述第二电路的时钟树上进行向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整，从而使双方的时钟同步，包括：控制电路变更上述第一电源电压的电压的变更处理；以及在上述处理中进行上述时钟延迟调整来控制时钟的同步的时钟同步处理，
上述半导体集成电路在向上述第一电路传输时钟的路径上具有时钟同步电路，
上述时钟同步电路包括：对所输入的时钟设定延迟的可变延迟电路；对所输入的时钟不设定延迟而使其通过的通过路径；以及选择从上述可变延迟电路输出的时钟或者从通过路径输出的时钟的选择电路，
上述选择电路在上述第一电源电压为标准电压时选择上述通过路径，在上述第一电源电压不是标准电压时选择上述可变延迟电路的输出。
7.根据权利要求6所述的时钟同步控制方法，其特征在于，
上述时钟同步处理包括：
进行传输到第一电路的时钟与传输到上述第二电路的时钟的相位比较的第一比较处理；和
使用上述第一比较处理的相位比较结果来进行上述时钟延迟调整的第一延迟设定处理，
上述时钟同步处理还包括：
进行从上述可变延迟电路输出的时钟与经上述通过路径传播的时钟的相位比较的第二比较处理；和
根据上述第二比较处理的比较结果，相对于经上述通过路径传播的时钟，对上述可变延迟电路的输出设定时钟周期整数倍的延迟的第二延迟设定处理，
上述第一延迟设定处理包括：
响应将上述第一电源电压从标准电压变更为其他电压的指示，在使上述选择电路选择上述可变延迟电路的输出之后，根据上述第一比较处理的比较结果来调整可变延迟电路的延迟设定，从而控制传输到上述第一电路的时钟与传输到上述第二电路的时钟的相位同步。
8.一种半导体集成电路，其特征在于，
包括：
使用由电源供给LSI供给的第一电源电压来进行工作的第一电路；
使用第二电源电压来进行工作的第二电路；
生成时钟信号的时钟生成电路；
将由上述时钟生成电路生成的时钟传输到上述第一电路和上述第二电路的时钟树；
具有用于在上述时钟树上进行向上述第一电路传输时钟的路径与向上述第二电路传输时钟的路径之间的时钟延迟调整来使双方的时钟同步的多个延迟级的时钟同步电路；以及
向上述电源供给LSI通知上述第一电源电压的变更控制的控制电路，
且实施以下控制：根据电压和工艺条件，将可变控制上述第一电源电压时的电压变更速度通知给上述电源供给LSI，使在上述电压变更速度中变更上述第一电路的电压时提供给上述第一电路的时钟和提供给上述第二电路的时钟的相位相一致，
还在将分配给上述第二电路的时钟与上述第一电路的时钟进行比较之前，进一步将其分支为经由延迟电路的第三时钟信号和不经由延迟电路的第四时钟信号，
还包括：
比较分配给上述第一电路的时钟和上述第三时钟的相位的第三比较器；
比较分配给上述第一电路的时钟和上述第四时钟的相位的第四比较器；以及
延迟级变更表，
按照上述第三比较器、上述第四比较器的比较结果和上述延迟级变更表所保持的数据，来控制下一周期的延迟变化量和下一周期的上述第三比较器、上述第四比较器的比较时间间隔。
9.根据权利要求8所述的半导体集成电路，其特征在于，
从第一外部电压稳压器取得电压变更开始/结束的信息，并在电压变更中按照第二延迟级变更表所保持的延迟级变化量来变更延迟级数。
10.根据权利要求9所述的半导体集成电路，其特征在于，
还具有判定上述第三时钟和上述第四时钟是否落入一定相位差范围的机构，在未落入该范围的情况下，将上述第三时钟和上述第四时钟在时间上的相对关系作为相位信息来保持在上述第二延迟级变更表中，并根据保持在上述第二延迟级变更表中的相位信息来补正保持在延迟级变更表中的延迟级变更量。
11.根据权利要求9所述的半导体集成电路，其特征在于，
在延迟级控制时，从安装在LSI内部的电压传感器取得电压变更开始/结束信息并对其进行控制。
12.根据权利要求8所述的半导体集成电路，其特征在于，
在上述第一电路和上述第二电路中，将各自电路内的至时钟树末端的等待时间相等的各条线路与上述第三比较器和上述第四比较器连接。
13.根据权利要求8所述的半导体集成电路，其特征在于，
在上述第一电路和上述第二电路中，将进行通信的各条线路与上述第三比较器和上述第四比较器连接。
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