JP2010118746A - 半導体集積回路及びクロック同期化制御方法 - Google Patents

Abstract

【課題】ＤＶＦＳ制御対象回路領域に対する電源電圧変更動作中における当該領域の動作性能劣化を低コストかつ高精度で抑制することができる。
【解決手段】第１の電源電圧（ＶＤＤＡ）を用いて動作する第１の回路（ＦＶＡ）にクロックを伝達する経路と第２の電源電圧（ＶＤＤＢ）を用いて動作する第２の回路（ＮＦＶＡ）にクロックを伝達する経路との間のクロック遅延調整を行う際、ＶＤＤＡとＶＤＤＢが同じ電圧の場合は、ＦＶＡへ分配するクロックは位相調整用のディレイ素子を含まない経路で分配し、ＦＶＡ領域の電源電圧を低電圧化させる場合は、一旦、FVA領域への分配クロックを１周期乃至２周期ずらした位相でＦＶＡ領域に分配し、双方のクロック（ＣＫＡＦ，ＣＫＢＦ）を同期化させるクロック同期化制御において、第１の回路の電源電圧を変更している最中にも比較する２つのクロックの位相を設計値内に収めるように動作させる。
【選択図】図１

Description

本発明は半導体集積回路におけるクロック同期化技術に関し、例えば携帯機器向けシステムＬＳＩ、マイクロプロセッサ、更にはデータ処理システムにおけるＤＶＦＳ制御に適用して有用な技術に関する。

半導体集積回路の消費電力を削減するためには、電源電圧を低下させることが効果的である。なぜなら、半導体を構成するトランジスタの消費電力は電源電圧の２乗に比例して削減できるからである。さらに、このトランジスタのスイッチング動作速度（動作周波数）は、電源電圧におおよそ比例する関係がある。したがって、論理回路の動作周波数が高くなくてもよい場合に、電源電圧を低電圧化するとともに動作周波数を低減することは、半導体集積回路の低電力化に有効な手段である。これは、電圧周波数制御技術（周波数（Ｆrequency）電圧（Ｖoltage）制御（ＦＶ制御）、Ｄynamic Ｖoltage and Ｆrequency Ｓcaling (ＤＶＦＳ) 制御技術として公知である。

さて、このようにＤＶＦＳ制御は低電力化に非常に有効な概念であるが、この技術をチップに実装する上で様々な課題がある。そのひとつとして、チップ内部にある複数の電源領域の一部にＤＶＦＳ制御を実施する場合における、ＤＶＦＳ制御領域とそれ以外の電源領域間の信号伝達方法が挙げられる。一般的に、電源電圧が変化すると、先に述べたように、トランジスタの動作周波数はほぼ線形に変化する。この周波数の逆数であるトランジスタの信号伝播遅延時間は、電源電圧に反比例する関係がある。したがって、ＤＶＦＳ制御により電源電圧が変化すると、ＤＶＦＳ制御領域とＤＶＦＳ非制御領域の動作速度が大きく変わってしまい、信号の授受に現在一般的となっている同期化設計が対応できないことになる。

同期化を実現する上で重要な技術として、ＤＶＦＳ制御領域とＤＶＦＳ非制御領域のそれぞれに分配されるクロック信号を、それらのクロック信号の末端部でのそれぞれの位相を合わせる技術が有望である。同期設計は、非同期設計のデメリットである信号授受のための待ち時間（レイテンシ）をなくすことが可能であり、かつ、信号授受のプロトコルも簡易となるからである。ＤＶＦＳ制御において同期化設計をすることが記載された文献の例として、非特許文献１，２及び特許文献１，２，３がある。

Toshihide Fujiyoshi, Shinichro Shirataka, Shuou Nomur, et al., "A 63-mW H.264/MPEG-4 Audio/Visual Codec LSI With Modile-Wise Dynamic Voltage/Frequebcy Scaling", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 41, NO.1, JANUARY 2006, PP54-62. Takeshi Kitahara, Hiroyuki Hara, Shinichiro Shiratake, et al., "Low-Power Methodology for Module-Wise Dynamic Voltage and Frequebcy Scaling with Dynamic De-skewing Systems", 2006 IEEE 5D-1 pp533-pp540. 特開２００６−０４１１２９号公報 特開２００６−０８６４５５号公報 特開２００５−１００２６９号公報

しかしながら、ＤＶＦＳ制御により低電力化の効果を最大限に引き出すためには、積極的に低電圧制御を実施することが必要となる。その際、電源電圧の変更は電源インピーダンスが小さいこともあり、非常に時間がかかる。同期を保証する場合、この期間の動作停止が必要になり、大幅な性能劣化が顕在化することになる。したがって、ＤＶＦＳ制御を実施するに当たって、システムが停止する期間を最小限とすることが課題となる。DVFS制御は電圧差が大きければ大きいほど、低電力化の効果が高くなる。しかし、前記公知例（非特許文献１，２）では、動作電圧の変更差を大きくすることが困難で、仮に動作電圧差を大きくした場合には、面積増大および、比較精度の劣化を生じてしまうことを本願発明者らは見出した。

本発明の目的は、ＤＶＦＳ制御対象回路領域に対する電源電圧変更動作中における当該領域の動作性能劣化を抑制することができる半導体集積回路、さらには当該半導体集積回路を適用したデータ処理システムを、動作電圧レンジを広げて動作可能とし、さらに小型かつ低コストで提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、第１の電源電圧を用いて動作する第１の回路にクロックを伝達する経路と第２の電源電圧を用いて動作する第２の回路にクロックを伝達する経路との間のクロック遅延調整を行って双方のクロックを同期化させるクロック同期化制御において、電圧変更制御を実施する際に、電圧変更を実施する側のクロックの位相を一周期乃至2周期変更させ、電圧変更を実施しない側のクロックと相対的に位相を合わせた後に電圧変更制御を実施すること、および、第一の回路に分配されるクロックと第２の回路に分配されるクロックとの比較に際し、ダイナミックコンパレータを用いることである。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、ＤＶＦＳ制御を実施する際に半導体集積回路の動作性能が劣化する事態を低コストで抑制することができる。

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕（電源供給ＬＳＩ連携）本発明に係る半導体集積回路は、電源供給ＬＳＩから供給される第１の電源電圧を用いて動作する第１の回路と、第２の電源電圧を用いて動作する第２の回路と、クロック信号を生成するクロック生成回路と、前記クロック生成回路で生成されたクロックを前記第１の回路及び第２の回路に伝達するクロックツリーと、前記クロックツリー上で前記第１の回路にクロックを伝達する経路と前記第２の回路にクロックを伝達する経路との間のクロック遅延調整を行って双方のクロックを同期化させるための複数の遅延段を有するクロック同期化回路と、前記第１の電源電圧の変更制御を前記電源供給LSIへ通知する制御回路と、を有する。前記第１の電源電圧を可変制御する際の電圧変更速度を、電圧およびプロセス条件に応じて、前記電源供給ＬＳＩに通知し、前記第１の回路の電圧を前記電圧変更速度において変更する際の前記第１の回路に供給されるクロックと、前記第２の回路に供給されるクロックとの位相を一致させる制御を実施する。

〔２〕（マルチサイクル）項１の半導体集積回路において、前記クロック同期化回路は、前記可変遅延回路から出力されるクロックと前記スルー経路を伝播したクロックとの位相比較を行う第２の比較回路と、前記可変遅延回路による遅延の設定を制御する遅延制御回路とを有する。前記遅延制御回路は、前記第２の比較回路の比較結果に基づいて、前記スルー経路を伝播したクロックに対して前記可変遅延回路の出力にクロックサイクルの整数倍の遅延を設定し、前記第１の電源電圧を標準電圧から別の電圧に変更する指示に応答して、前記選択回路に前記可変遅延回路の出力を選択させてから、第１の比較回路の比較結果に基づいて可変遅延回路による遅延の設定を調整して、前記第１の回路に伝達されたクロックと前記第２の回路に伝達されたクロックとの位相同期化を制御する。

〔３〕（ダイナミックコンパレータ）項１の半導体集積回路において、前記第１の比較回路は、一方のクロックを差動入力段の活性化信号とし、他方のクロックを、当該クロックの駆動電圧の凡そ半分の電圧を参照電圧として差動増幅し、差動増幅結果をセンスしてラッチするダイナミックコンパレータである。

〔４〕（パルスラッチレベルシフタ）項１の半導体集積回路において、前記第１の回路と前記第２の回路との間で情報伝達を行う信号線にレベル変換回路が介在される。前記レベル変換回路は、クロックドインバータ回路とその出力端子に入力端子が結合されたラッチ回路とを有する。前記クロックドインバータ回路は、一対のｐチャンネル型ＭＯＳトランジスタと一対のｎチャンネル型ＭＯＳトランジスタとの直列回路を有する。一方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのコモンゲートに信号が入力され、他方のｐチャンネル型ＭＯＳトランジスタのゲートにクロックが供給され、他方のｎチャンネル型ＭＯＳトランジスタのゲートに前記クロックの反転クロックが供給される。前記ラッチ回路は、前記他方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのカットオフ状態に呼応してラッチ状態にされる。

〔５〕（クロックゲーティング共用）項１の半導体集積回路において、前記第１の回路は、前記クロックツリーを伝播するクロックの後段への出力を選択的に抑止するクロックゲート回路と、前記クロックゲート回路の手前から分岐して前記クロックを伝播し前記クロックゲート回路から末端までのクロック遅延を模擬するクロックレプリカ回路とを更に有する。前記第１の位相比較回路は、前記クロックレプリカ回路に伝達されたクロックを、前記第２の回路に伝達されたクロックとの位相比較の対象とする。

〔６〕（電源電圧変更手段）本発明に係るクロック同期化制御方法は、第１の電源電圧を用いて動作する第１の回路と、第２の電源電圧を用いて動作する第２の回路と、を有する半導体集積回路において、クロックを前記第１回路及び第２回路に伝達するクロックツリー上で前記第１の回路にクロックを伝達する経路と前記第２の回路にクロックを伝達する経路との間のクロック遅延調整を行って双方のクロックを同期化させる方法であって、制御回路が前記第１の電源電圧を変更する電圧変更処理と、前記処理中に前記クロック遅延調整を行ってクロックの同期化を制御するクロック同期化処理と、を含む。

〔７〕項６のクロック同期化制御方法において、前記クロック同期化処理は、第１の回路に伝達されたクロックと前記第２の回路に伝達されたクロックとの位相比較を行う第１比較処理と、前記第１の位相比較処理による位相比較結果を用いて前記クロック遅延調整を行う第１遅延調整処理と、を含む。

〔８〕（ＤＶＦＳ制御時と非制御時のクロック分配経路変更）項６のクロック同期化制御方法において、前記半導体集積回路は前記第１の回路にクロックを伝達する経路にクロック同期化回路を有し、前記クロック同期化回路は、入力されたクロックに遅延を設定する可変遅延回路と、入力されたクロックに遅延を設定せずに通過させるスルー経路と、前記可変遅延回路から出力されるクロック又はスルー経路から出力されるクロックを選択する選択回路とを有し、前記選択回路は、前記第１電源電圧が標準電圧であるとき前記スルー経路を選択し、前記第１電源電圧が標準電圧でないとき前記可変遅延回路の出力を選択する。

〔９〕（電圧変更時の制御方法）項６のクロック同期化制御方法において、前記クロック同期化処理は、前記可変遅延回路から出力されるクロックと前記スルー経路を伝播したクロックとの位相比較を行う第２の比較処理と、前記第２の比較処理の比較結果に基づいて、前記スルー経路を伝播したクロックに対して前記可変遅延回路の出力にクロックサイクルの整数倍の遅延を設定する第２遅延設定処理と、を含む。前記第1遅延設定処理は、第１の電源電圧を標準電圧から別に電圧に変更する指示に応答して、前記選択回路に前記可変遅延回路の出力を選択させてから、前記第１の比較処理の比較結果に基づいて可変遅延回路による遅延の設定を調整して前記第１の回路に伝達されたクロックと前記第２の回路に伝達されたクロックとの位相同期化を制御する処理を含む。

〔１０〕本発明に係る半導体集積回路は、信号振幅の相違される第１クロックと第２クロックの位相を比較する位相比較回路を有する。前記位相比較回路は、第１のクロックを差動入力段の活性化信号とし、第２のクロックを、当該クロックの駆動電圧の凡そ半分の電圧を参照電圧として差動増幅し、差動増幅結果をセンスしてラッチする。

〔１１〕項１０の半導体集積回路は、第１の電源電圧を用いて動作する第１の回路と、第２の電源電圧を用いて動作する第２の回路とを更に有する。前記位相比較回路による比較結果に基づいて、クロックを前記第１回路及び第２回路に伝達するクロックツリー上で前記第１の回路にクロックを伝達する経路と前記第２の回路にクロックを伝達する経路との間のクロック遅延調整を行って双方のクロックを同期化させる。

〔１２〕項１１の半導体集積回路は、前記第１回路と第２回路との間で情報伝達を行う信号線に介在されたレベル変換回路とを更に有し、前記レベル変換回路は、クロックドインバータ回路とその出力端子に入力端子が結合されたラッチ回路とを有する。前記クロックドインバータ回路は、一対のｐチャンネル型ＭＯＳトランジスタと一対のｎチャンネル型ＭＯＳトランジスタとの直列回路を有する。一方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのコモンゲートに信号が入力され、他方のｐチャンネル型ＭＯＳトランジスタのゲートにクロックが供給され、他方のｎチャンネル型ＭＯＳトランジスタのゲートに前記クロックの反転クロックが供給される。前記ラッチ回路は、前記他方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのカットオフ状態に呼応してラッチ状態にされる。

〔１３〕項１の半導体集積回路は、さらに、前記第2の回路に分配されるクロックを、前記第1回路のクロックと比較する直前で、遅延回路を経由する第3のクロック信号と遅延回路を経由しない第4のクロック信号にさらに分岐させ、前記第1の回路に分配されるクロックと、前記第3のクロックとの位相を比較する第3の比較器と、前記第一の回路に分配されるクロックと、前記第4のクロックの位相を比較する第4の位相比較器と、遅延変更テーブルをさらに有する。前記遅延段制御において、前記第３、第４の位相比較器の比較結果と、前記遅延段変更テーブルに保持されたデータに従って、次サイクルの遅延変化量と、次サイクルの第3、第4比較器の比較時間間隔を制御する。

〔１４〕項１３の半導体集積回路は、前記遅延段制御において、第１の外部電圧レギュレータから電圧変更開始／終了の情報を取得し、電圧変更中は第２の遅延段変更テーブルに保持された遅延段変化量に従い遅延段数を変更する。

〔１５〕項１４の半導体集積回路において、さらに前記第３のクロックと前記第４のクロックが一定の位相差に収まっているかを判定する機構を有し、収まっていない場合は前記第3および第４のクロックの時間的相対的関係を位相情報として前記第２の遅延段変更テーブルに保持し、前記第２の遅延段変更テーブルに保持された位相情報を元に遅延段変更テーブルに保持された遅延段変更量を補正する。

〔１６〕項１４の半導体集積回路において、遅延段制御に際し、LSI内部に搭載された電圧センサからの電圧変更開始／終了の情報を取得し制御する。

〔１７〕項１３の半導体集積回路において、前記第１回路及び前記第２回路において、それぞれの回路内のクロックツリー末端までのレイテンシが等しいパス同士を前記第１及び第２の位相比較器に接続する。

〔１８〕項１３の半導体集積回路において、前記第１回路及び第２回路において、通信を行うパス同士を前記第１及び第２の位相比較器に接続する。

２．実施の形態の詳細
実施の形態について更に詳述する。以下、本発明を実施するための形態を図面に基づいて詳細に説明する。なお、発明を実施するための形態を説明するための全図において、同一の機能を有する要素には同一の符号を付して、その繰り返しの説明を省略する。

図１は本発明の一実施の形態に係るデータ処理システムのブロックダイアグラムである。データ処理システムは、特に制限されないが、システムボードＢＯＡＤ上に、電源ＩＣ（レギュレータ）ＲＥＧと、半導体集積回路としての半導体チップＣＨＩＰと、本願発明を有効化させるための受動素子部品より構成される。本願発明は、ＤＶＦＳ制御を実施する際の電源電圧変更時にも半導体チップＣＨＩＰのデータ処理動作を継続させることを保証するものであり、その場合には、電源電圧を変化させるその変化量の制御は重要な要素となる。この電圧変化量を制御するひとつの方法として、受動素子を設けて制御する。

半導体チップＣＨＩＰは、内部の動作状況に応じて、半導体チップＣＨＩＰに供給する電源電圧および回路の動作周波数を制御する。この制御は制御回路ＲＥＧＣＴＬで実施する。制御回路ＲＥＧＣＴＬは統括制御部ＳＹＳＣに含まれる。制御回路ＲＥＧＣＴＬは、たとえば、半導体チップＣＨＩＰ内での情報処理量が少なくなる場合に、制御信号ＣＮＴＲにより電源電圧を低減し、制御信号ＣＮＴＣにより周波数を低下させる制御を実施する。制御回路ＲＥＧＣＴＬが電源電圧を変更するには、外部のレギュレータＲＥＧに制御信号ＣＮＴＲを送信し、半導体チップＣＨＩＰの動作電源電圧を設定する。レギュレータＲＥＧによる電圧変更を実施するに際し、単位時間当たりの電圧変化量(電圧スルーレート)を制御する機構を設けることが望ましい。本技術では、この電源電圧の変化量が重要である。それを調整するために、レギュレータＲＥＧの出力電圧のスルーレートを調整する回路ＳＣＴＬを設けている。この回路ＳＣＴＬはレギュレータＲＥＧに外付けされた抵抗や容量といった受動素子で構成することが可能である。また、必要な受動素子をレギュレータＲＥＧに搭載することも可能である。本願発明では、後述するように、電源電圧によって、ゲートの伝播遅延が変化するので、回路ＳＣＴＬを制御することにより更なる安定動作を実現する。

本願発明に係る半導体チップＣＨＩＰ内には、少なくとも２つの電源領域が定義される。ひとつはＤＶＦＳ制御が実施される領域ＦＶＡ（電源電圧ＶＤＤＡが印加）であり、他方は、ＤＶＦＳ制御を実施しない領域（電源電圧ＶＤＤＢが印加）である。ここでは、後者の領域は半導体チップＣＨＩＰの内部領域から前者の領域ＦＶＡを引いた領域である。これらの領域間におけるデータ授受の同期設計を実現するために、クロックパルスジェネレータＣＰＧで生成されたクロックＣＫが両領域へ分配される。両領域へ分配されるクロックについて、そのクロックツリーの末端部でのクロックの位相を合わせることが必要である。そのため、ＤＶＦＳ制御対象とされる回路領域ＦＶＡにおけるクロックツリーの末端部と、ＤＶＦＳ制御対象とされない回路領域ＮＦＶＡにおけるクロックツリーの末端部とには、双方のクロックＣＫＡＦ、ＣＫＢＦの位相を比較する比較回路ＣＭＰ１が設けられ、比較回路ＣＭＰ１による比較結果をディレイロックドループ回路ＤＬＬが受けてクロックＣＫＡのディレイ量を調整する。クロックのディレイ調整は、ＤＶＦＳを実施する領域ＦＶＡへ分配するクロックＣＫＡに適用する。それは、本願発明のように、半導体チップＣＨＩＰの一部にＤＶＦＳ制御を適用する場合、半導体チップＣＨＩＰ全体からみてＤＶＦＳ制御を適用する領域は小さいことが多いからである。本実施例では、ディレイ調整回路がひとつで構成できる。そのため、回路規模低減が可能になり、非常に多くのディレイ段を必要とする場合にも小面積化が実現する。ＤＶＦＳ制御は主に性能を落として低電力化する方式であるので、性能劣化をもたらしたくない側、すなわち、電源電圧を変更しない領域ＮＦＶＡ側のクロック分配系に、余分な回路を搭載してばらつき要因を増やすことは得策ではないからである。領域ＮＦＶＡにはクロックＣＫＢが供給される。

ＤＶＦＳを適用するクロック分配系にディレイ素子を搭載する上で以下の課題がある。それは、ＤＶＦＳを実施する回路領域ＦＶＡの回路ブロックは基本的に電圧を低減させることを主眼としており、ＤＶＦＳ制御が適用される領域ＦＶＡ内でのトランジスタの信号伝播遅延は電源電圧の低下とともに遅くなる。本願発明では、標準電圧状態で半導体チップＣＨＩＰ内のすべてのクロックの位相を合わせて同期化させる。クロック分配系のデバイスや配線負荷は、様々なばらつき要因の影響を均一化するために、個数や大きさを同様にすることが効果的であるので、そのような状態で半導体チップＣＨＩＰ全体のクロック分配を設計する。さて、電圧を低減させる場合、ＤＶＦＳ制御対象領域ＦＶＡへ分配されるクロック分配系において、ＤＶＦＳ制御対象領域ＦＶＡ内の電位が低下することでＤＶＦＳ制御対象領域ＦＶＡ内のクロック分配回路のディレイが増大する。このディレイ増大を補正する必要から、領域ＦＶＡの電圧低減制御を実施する際には、このFVA領域へ分配されるクロックＣＫＡのディレイ長をクロック波長の整数倍に増加させて、その後、電圧の低下に応じて一定電圧が印加され続けるディレイ素子数を少なくするように制御しなくてはならない。これは標準電圧状態では必要最低限の素子数で構成されるので、ＦＶＡ領域を低電圧化するために、削減できるディレイ素子が存在しないからである。そこで、通常動作状態では、通常の設計に従い余分なディレイ素子を通さずにクロック信号を分配し（経路ＣＫＡa）、ＤＶＦＳを実施する際に一旦クロックの位相をディレイ列追加によって一周期乃至二周期遅くしたディレイ列が追加されたクロック分配系（経路ＣＫＡb）に変更する。これにより、電圧変更状態でも、クロックＣＫＡ分配系のディレイが調整可能となり、クロックＣＫＡＦとクロックＣＫＢＦの位相が合った状態を長く取ることが可能となり、動作停止状態を少なくすることが可能となる。ＣＫＡaとＣＫＡbの切り替えに際して、位相比較を実施する。これは比較回路ＣＭＰ２で実施し、その比較結果を制御回路ＣＴＬが受け取って遅延量を可変遅延回路としてのディレイラインＤＬＹで調整する。ＣＫＡaとＣＫＡbの切り替えはクロック周波数調整回路ＣＰＧでクロックＣＫの周波数を切り替えるのと連動すれば、クロック分配停止期間を少なくすることが可能である。

図２は電圧変化量の定義を示す図である。電源電圧の変化量は図２の（ａ）のように電圧上昇速度dＶup/dtと電圧降下速度dＶdn/dtで示す。これらの値は図１記載の回路ＳＣＴＬ内の受動素子によって変更することが可能である。

電圧が変わることによるクロック分配系のディレイ変化量は、以下のように考える。まず、図２の（ｃ）のように、トランジスタのＩdsが
Ｉds＝β/２*（Ｖds-Ｖt）^α・・・（１）
で与えられる。ここで、αは微細加工プロセスでは１.３程度の数値であり、βは移動度である。トランジスタの伝播遅延は
Ｔd＝Ｃg*ＶＤＤ/Ｉds＝Ｃg*ＶＤＤ/（Ａ*（Ｖds−Ｖt）^α・・・（２）
ここで、Ｖds=ＶＤＤすると、このとき速度の変化率は、
dＴd/dＶＤＤ＝２*Ｃg*ＶＤＤ/β*（ＶＤＤ−Ｖt）^（−α−１）｛（１−α）ＶＤＤ - Ｖt｝・・・（３）
となる。
比較回路ＣＭＰ２での比較およびディレイ列の変更そして、その変更結果が再度比較されるまでの時間をＤＬＬ制御時間（Ｔctl）とすると、この間に電圧が変化する量は、
ΔＶ＝dＶup/dt*Ｔctl （あるいは ΔＶ＝dＶdn/dt*Ｔctl）・・・（４）
この電位差が生じたことによる遅延量の変化量は、
ΔＴ＝２*Ｃg*ＶＤＤ/β*（ＶＤＤ−Ｖt）^（−α−１）｛（１−α）*ＶＤＤ-Ｖt｝* dＶup/dt*Ｔctl・・・（５）
（あるいは ΔＴ＝２*Ｃg*Ｖds/β*（ＶＤＤ−Ｖt）^（−α−１）｛（１−α）*ＶＤＤ - Ｖt｝* dＶdn/dt*Ｔctl ）
である。ディレイロックドループ回路ＤＬＬにてクロックの位相を目標とする値以下におさえるためには、Ｔctl期間内のディレイ量の変化量（５）が目標スペック内に十分な余裕とともに収まる必要がある。具体的な値を計算してみると以下のようになる。レギュレータの電圧変化量を図２の（ｂ）のように１００mＶ/us＝１００uＶ/nsとし、Ｔctl=１５ns(２００ＭＨz動作のクロックで３サイクル分)と仮定する。さらにＤＶＦＳ適用する領域ＦＶＡ内のクロック分配系の段数をＮ=１０段とすると、遅延変化量は１サイクルあたり数psから数１０psの範囲で変化すると考えられる。したがって、２つのクロックの位相差を１００ps程度とする場合、十分に電源電圧の変動に追従させて２つのクロックの位相を合わせることが可能である。

この電圧変更速度は、プロセス条件、電圧変更開始時の電源電圧値に応じて変更し、外部電源ＩＣへ通知する手段を設けておけば、クロック位相制御の精度が向上する効果がある。

図３はディレイロックドループ回路ＤＬＬのディレイ変更回路部分の構成を例示する。本願発明では、先に述べたように、クロックＣＬＫを２系統で分配する。ひとつは余分なディレイを付けずに分配する経路ＣＫＡａであり、もうひとつは、ＤＶＦＳ制御のために、クロックの一周期以上のディレイを持たせた経路ＣＫＡｂであり、ディレイロックドループの変更動作中にディレイ量を調整する。このディレイ量は、ＤＶＦＳ制御の最低電圧時に、ＤＶＦＳ制御対象領域ＦＶＡ内でのクロックの伝播ディレイ増加量以上とする。これら２系統のクロックは、セレクタＳＥＬ１で選択されて、論理回路内に分配される。このようにする利点は、通常電圧状態では、ディレイロックドループを用いなくてもクロックの位相を静的タイミング解析（ＳＴＡ）で設計し、タイミングを閉じさせることが可能だからである。この選択は、後述するように、２つのクロックの位相差が設計値内にある場合に、制御部ＤＬＹＣＴＬからの制御信号（ＳＥＬＣＬＫ）で切り替え制御を実施する。有限ステートマシンＦＳＭによるディレイ量の調整およびディレイロックドループ内の状態遷移の制御、クロック位相比較器ＣＭＰ２の制御、セレクタＳＥＬ１の制御はディレイロックドループ制御部ＤＬＹＣＴＬで実施する。ディレイロックドループ制御部ＤＬＹＣＴＬ及び有限ステートマシンＦＳＭは図１の制御部ＣＴＬに対応され、ＣＤＬＹ及びＦＤＬＹは図１のＤＬＹに対応される。

ディレイロックドループ制御部ＤＬＹＣＴＬは半導体チップに搭載される統括制御部ＳＹＳＣから、現在の電圧情報ＶＶＡＬ、ＤＬＬ制御開始信号ＤＬＬＲＥＱを受け、ディレイロックドループ動作を開始させる。電圧情報ＶＶＡＬは、領域ＦＶＡに電源電圧ＡＤＤＡとして供給される電圧の種別を示す情報であり、例えば標準電圧、其れよりも低いローパワー電圧等を区別する情報である。信号ＤＬＬＲＥＱは、たとえば、ＳＹＳＣがディレイロックドループ回路ＤＬＬに制御要求を行うときハイレベルにされる。ディレイロックドループ制御部ＤＬＹＣＴＬは、信号ＤＬＬＲＥＱを受けて、ディレイロックドループ回路ＤＬＬを動作させる。このとき、たとえば、ディレイロックドループ回路ＤＬＬが動作開始した場合にＤＬＬアクノレッジ信号ＤＬＬＡＣＫ信号をハイレベルにして、ＳＹＳＣにディレイロックドループ回路が動作したことを知らせればよい。ディレイロックドループ回路ＤＬＬの動作開始信号を受けて、ディレイロックドループ制御部ＤＬＹＣＴＬはディレイロックドループ制御のステートを管理する有限ステートマシンＦＳＭを信号ＦＳＭＣで制御し、ディレイロックドループ回路ＤＬＬの動作を開始させる。

本願発明にて、このディレイロックドループ動作としては、２つのモードが考えられる。まず、第１のモードは、通常電圧下におけるＣＫＡaとＣＫＡbの変更制御である。通常状態では、先にも述べたように、余分なディレイを含まない、ＣＫＡa側のクロック系で分配させることが低消費電力および設計ばらつき低減の観点で効果的である。次に、ＤＶＦＳを制御する場合に、ディレイ長の変更が必要になるので、余分なディレイのついたＣＫＡb側のクロック分配に変更する必要がある。ＣＫＡb側のクロック分配系は、粗調ディレイ回路ＣＤＬＹと微調ディレイ回路ＦＤＬＹで構成される。微調ディレイ回路ＦＤＬＹの全ディレイ変化量は粗調ディレイ回路ＣＤＬＹのディレイ１段分に相当させ、遅延時間は２のべき乗で等分割にすると制御が容易になる。

経路ＣＫＡaから経路ＣＫＡbへ、またはその逆の経路切り替えを実施するに先立ち、経路ＣＫＡaと経路ＣＫＡbの位相をあわせる必要がある。この位相合わせには、比較器ＣＭＰ２を利用する。この位相調整には、まず、制御信号ＣＤＬＹＣにより粗調ディレイ回路ＣＤＬＹにてディレイ量を調整する。要するに、比較器ＣＭＰ２の出力ＳＣＭＰ２に所望の周期分ずれた位相にあうように制御信号ＣＤＬＹＣの値を変化させる。ここで、ディレイの調整としては、最大のディレイ長の状態から制御を実施することが制御容易化の上で好ましい。もしくは、プロセスモニタや温度モニタなどの回路を搭載する場合は、使用条件に応じて、最適なディレイ量を選択することが可能になる。粗調ディレイ回路ＣＤＬＹでの位相調整の後に、微調ディレイ回路ＦＤＬＹで位相調整を実施する。

ディレイロックドループ回路ＤＬＬ内の制御回路ＤＬＹＣＴＬは比較対象のクロックの位相が設計値内に収まっている場合に、ロック信号ＬＯＣＫをＳＹＳＣに伝達する。ＳＹＳＣはこのロック信号ＬＯＣＫを受けて、セレクタＳＥＬ１にてクロック分配系の切り替え制御を実施させる。このとき、後述するように、周波数を変更する制御も実施すればよい。周波数の変更に際し、クロック分配を一時的に停止する場合にも、その期間でクロックの分配系を変更する。

第２のモードはＤＶＦＳ制御のために電源電圧を変更する際のディレイロックドループ制御である。この場合は基本的に微調回路のディレイ調整段の１段分を単位に変化させる。

トランジスタの伝播遅延は電源電圧の単調関数で表される。したがって、電圧を降下させる場合は、順次ディレイ量を増大させ、電圧が増加する場合は、順次ディレイ量を削減する制御をすることが可能である。本願発明では、電圧変更時にクロック分配系のディレイ量が変化することを補正するために、基本的に微調ディレイ回路ＦＤＬＹで順次ディレイ量を増加/減少させてディレイの変化量を補正し、微調ディレイ回路ＦＤＬＹで対応できない分を繰り上がり制御として粗調ディレイ回路ＣＤＬＹに伝達し、粗調ディレイ回路ＦＤＬＹのディレイ段を一段ずつ増加/減少させられることとする。そのため、制御回路ＤＬＹＣＴＬからは、微調ディレイ回路ＦＤＬＹの制御信号ＦＤＬＹＣ、およびディレイ増加/減少信号Ｕ/Ｄ、微調ディレイ回路イネーブル信号ＦＤＥが微調ディレイ回路ＦＤＬＹに入力される。粗調ディレイ回路ＣＤＬＹには、制御回路ＤＬＹＣＴＬから、粗調ディレイ回路制御信号ＣＤＬＹＣ、粗調ディレイ回路起動信号ＣＤＥが入力され、微調ディレイ回路からはディレイ増加信号ＩＮＣおよびディレイ減少信号ＤＥＣが入力される。制御回路ＤＬＹＣＴＬは状態遷移マシンＦＳＭによる状態遷移信号ＳＴＡＴＥを受けて制御を実施する。また、比較回路ＣＭＰ１からクロックの位相情報ＳＣＭＰを受けて、その情報をもとに微調ディレイ回路ＦＤＬＹおよび粗調ディレイ回路ＣＤＬＹを制御する。

クロック位相比較回路ＣＭＰ１での比較結果に応じて、制御回路ＤＬＹＣＴＬは必要なディレイ補正を実施する際に、比較結果を逐次反映させる方法として、比較結果に基づいて、微調ディレイ回路ＦＤＬＹのディレイ調整段数の固定値を設定し、電圧変更に応じて自動的にディレイ段数を変更する制御などが考えられる。これは、電源電圧の変化に応じてディレイが単調に変化する特性を利用している。

図４は微調ディレイ回路ＦＤＬＹの一例を示す。この回路はバッファBＵＦ１，ＢＵＦ２に挟まれた配線負荷を制御してディレイを調整するものであり、容量値が２のべき乗で異なる容量回路２^０Ｃ〜２^３Ｃを選択的に接続することで、ディレイ量を線形的に変更できる回路である。このディレイ変更制御にはアップダウンカウンタＵＤＣを用いることが好都合である。その理由は、電源電圧が上昇および減少していく過程でのクロック同期を実現することが目的であるからである。電圧変化の方向とディレイの増減は単調な関数であるので、たとえば、電圧を減少制御させる場合は、ディレイ列を減少させる動作が基本になるからである。アップダウンカウンタＵＤＣは、駆動クロックＣＬＣＯに応じてカウント値をアップ・ダウンする機能があるので、ディレイ列を単調に増加・減少させる制御には好都合である。もちろん、電圧変更制御時でも、電圧のリップル等があるので、高精度な制御には、２つのクロックの位相差を計測してフィードバックさせる必要がある。しかしながら、電圧を上昇あるいは下降制御する場合は、電圧リップル等が発生するものの、平均的な電圧は単調に上昇あるいは下降する。したがって制御のフィードバックに時間を要する場合などには、電圧の変化方向に応じた自動的なディレイの増減制御はクロックの位相を大幅にずらさないために効果的である。このように、電圧制御時にディレイの増減を予測し自動的にディレイ段数を制御することで、ディレイ制御までのフィードバックが長い場合でも毎サイクルの微調が可能になる。電圧の変化量は、この微調ディレイ回路ＦＤＬＹで追従できる範囲に設計することが望ましい。通常、微調ディレイ回路ＦＤＬＹのディレイ変化量は、あわせるべき２つのクロック間の位相差について目標値よりも十分小さく設定されるからである。

ディレイ量の切り替えは、切り替え対象のバッファ段を通過するクロックの立ち下がりエッジで設定することが望ましい。そのため、アップダウンカウンタＵＤＣは粗調ディレイ回路ＣＤＬＹの出口のクロックＣＫＣＯで同期化させる方式をとる。通常クロックは立ち上がりエッジでデータを取りこむ設計になっており、クロックがローレベルの期間にディレイ変更が設定できれば、次の立ち上がりエッジでそのディレイの変更を反映させることができるからである。

このアップダウンカウンタＵＤＣは、加算器を基に設計することが望ましい。それは、データを１ずつではなく任意の数(最大値は微調ディレイ回路ＦＤＬＹのディレイ段数)での加減算ができるので、制御の自由度が高まる効果がある。本回路は、制御部ＤＬＹＣＴＬからの微調ディレイ回路起動信号ＦＤＥを受けて、微調ディレイ回路ＦＤＬＹを起動させる。一度に動かすディレイ量は、制御部ＤＬＹＣＴＬからの制御信号で設定することも可能である。図４の回路ＦＤＬＹは容量列が左から２のべき乗で大きくなっていく構成をとっており、ＵＤＣＯ０〜ＵＤＣＯ３を切り替えることで、ディレイ量を変更する。最小のディレイ量を変更するには、ＵＤＣＯ０から順に切り替えればよく、その２倍量を基本に変更させる場合は、ＵＤＣＯ１から変更すればよい。このとき、アップダウンカウンタＵＤＣの加減算定数を所望の値に設定すれば、たとえば、単位ディレイの２倍のディレイを毎回加減算することができる。このように、ディレイ調整の段数の決定と、ディレイ増減信号ＩＮＣ，ＤＥＣを用いることで、毎サイクルのディレイ調整が可能である。

アップダウンカウンタＵＤＣからの桁上がり信号ＩＮＣおよび桁下がり信号ＤＥＣは、粗調ディレイ回路ＣＤＬＹに伝達される。本願発明を実現するためには、本方式に限定されるものではなく、その他の微小ディレイ変更回路方式を用いてもよい。

図５には粗調ディレイ回路ＣＤＬＹの一例が示される。本願発明におけるディレイロックドループ回路ＤＬＬは比較的長いディレイ列を必要とし、クロックの一周期を超えた遅延時間を生み出すために複数のディレイ素子群を用いて位相を合わせる必要とされる。このような長大なディレイを微調と粗調で連携して制御するためには、タイミング設計が非常に難しくなる。本願発明では、粗調ディレイ回路ＣＤＬＹは微調回路ＦＤＬＹを後段に接続し、ディレイ列を粗調ディレイと微調ディレイの接続部で一段ずつ変更させる方式とする。このように粗調ディレイ回路ＣＤＬＹと微調ディレイ回路ＦＤＬＹを同時に変更させるためには、クロックのディレイ列の切り替えを実施する場所を物理的に近接させることが有望である。さらに、本願発明のように、ディレイ列が非常に長い場合は、ハードウエア規模が非常に大きくなるということが考えられる。それは、ディレイ回路にはバッファ等のディレイ要素回路の他に、ディレイを変更する場合の切り替え制御にあたり、ディレイ調整信号をクロックの変更点で同期化させて取り込むための同期化回路としてフリップフロップ回路が必要になるからである。例えば遅延要素としての容量素子回路を選択するためのＵＤＣＯ０〜ＵＤＣＯ３のような選択信号をクロック同期で保持して出力するフリップフロップが多数必要とされる。本願発明のように、多大なディレイを必要とする場合、このフリップフロップの面積が無視できず、フリップフロップの数を削減することが必要となる。この課題を解決するためには、ディレイ列をマトリックス状に２次元配列し、ディレイ切り替え用のフリップフロップを縦および横を指定するポインタとして用いる。こうすることによって、フリップフロップの数をディレイ段数の平方根程度に抑えられるため、チップ占有面積増を大幅に削減することが可能となる。図５はこれを考慮した例である。

図５の粗調ディレイ回路ＣＤＬＹは粗調ディレイ単位ＣＤＣをマトリクス状に形成した粗調ディレイアレイＣＤＡＲＹ、粗調ディレイアレイＣＤＡＲＹに基端に供給されるクロックＣＬＫを伝播させる粗調ディレイ単位ＣＤＣの経路の終端列を選択するカラム方向制御回路ＣＣ、及び、同じくクロックＣＬＫを伝播させる粗調ディレイ単位ＣＤＣの経路の終端行を選択するロウ方向制御回路ＲＣを備える。カラム方向制御回路ＣＣはアップダウンカウンタＵＤＣＣ、デコーダ回路ＤＥＣＣおよび同期化回路ＳＹＮＣＣで構成され、粗調ディレイ単位ＣＤＣの列方向選択信号ＣＯＬ０〜ＣＯＬnを出力する。ロウ方向制御回路ＲＣはアップダウンカウンタＵＤＣＲ、デコーダ回路ＤＥＣＲおよび同期化回路ＳＹＮＣＲで構成され、粗調ディレイ単位ＣＤＣの行方向選択信号ＲＯＷ０〜ＲＯＷｍを出力する。アップダウンカウンタＵＤＣＣの値に従って列方向選択信号ＣＯＬ０〜ＣＯＬnのうちの１本が選択レベルにされる。同じくアップダウンカウンタＵＤＣＲの値に従って行方向選択信号ＲＯＷ０〜ＲＯＷＬｍのうちの１本が選択レベルにされる。粗調ディレイアレイＣＤＡＲＹは、双方の選択信号で選択された位置に至るまでクロックＣＬＫを粗調ディレイ単位ＣＤＣに伝播させて、クロック信号ＣＬＫ１を出力する。クロック信号ＣＬＫ１は微調ディレイ回路ＦＤＬＹに供給されるとともにカラム方向制御回路ＣＣ及びロウ方向制御回路ＲＣの同期クロックとして供給される。前記アップダウンカウンタＵＤＣＣ，ＵＤＣＲには粗調ディレイ回路制御信号ＣＤＬＹＣによって指示される遅延時間を実現するために必要なカウント値がプリセットされる。プリセットされたカウント値は、微調ディレイ回路ＦＤＬＹから供給されるディレイ増加信号ＩＮＣに応答してインクリメントされ、ディレイ減少信号ＤＥＣに応答してデクリメントされる。すなわち、アップダウンカウンタＵＤＣＣはディレイ増加信号ＩＮＣに応答してインクリメントされ、そのキャリーが発生されるごとにディレイ増加信号ＲＩＮＣによりアップダウンカウンタＵＤＣＲがインクリメントされる。アップダウンカウンタＵＤＣＣはディレイ減少信号ＤＥＣに応答してデクリメントされ、そのボローが発生されるごとにディレイ減少信号ＲＤＥＣによりアップダウンカウンタＵＤＣＲがデクリメントされる。これによって、微調ディレイ回路ＦＤＬＹにおいて発生する遅延のキャリー、ボローに対処する。

粗調ディレイ単位ＣＤＣはスイッチＳＷ１，ＳＷ２、スイッチ制御回路ＬＳＷＣ、及び遅延素子ＤＬＹから成る。スイッチ制御回路ＬＳＷＣは、対応する列方向選択信号ＣＯＬｉ及び行方向選択信号ＲＯＷｊが非選択の場合にはＳＷ１をオン、ＳＷ２をオフとし、対応する列方向選択信号ＣＯＬｉ及び行方向選択信号ＲＯＷｊが選択の場合にはＳＷ１をオフ、ＳＷ２をオンフとする。スイッチＳＷ２は行毎の出力スイッチＳＷ３を経てクロック信号ＣＬＫ１の出力ノードにハードワイヤードオア接続される。出力選択回路ＣＳＥＬ０〜ＣＳＥＬｍは対応する行方向選択信号ＲＯＷ０〜ＲＯＷｍの選択レベルによって対応する出力スイッチＳＷ３をオン動作させる。

ここでカラム方向制御回路ＣＣについて更に詳述する。図５ではｎビットの例を示す。この回路は、微調ディレイ回路ＦＤＬＹからのディレイ増加信号ＩＮＣおよびディレイ減少信号ＤＥＣを受けて、粗調ディレイ回路ＣＤＬＹのディレイ列を調整する。各ローカルスイッチに接続される信号ＣＯＬ０〜ＣＯＬnは、同期化回路ＳＹＮＣＣにて同期化させる必要がある。具体的には一度切り替えるディレイ列での立ち下がりエッジのクロックで同期化させて、その結果を受けて、ディレイ列のカラム方向スイッチを制御する。これは、粗調ディレイ回路を切り替える際にクロックに不要なひげが乗らないようにするためである。ディレイロック度ロープ回路ＤＬＬでクロックの位相を調整するタイミングと末端部で位相を比較するタイミングは非同期状態である。したがって、同期化を十分に検討しないとクロックに不測のひげが乗りシステムが誤動作してしまう恐れがある。そのため、ディレイ変更を反映する半サイクル前までにデータが確定していれば、ディレイの切り替えがスムーズに実現する。たとえば、同期化させるクロックを２００ＭＨzと仮定すると、クロックの一周期は５ns、半サイクルは２.５nsとなる。ディレイ量を調整するまでの論理回路の遅延時間は最大２.５nsで制御できるようにすればよい。

上述のカラム方向制御回路ＣＣ及びロウ方向制御回路ＲＣの繰り上がり・繰り下がり機構について更に具体的に説明する。ＣＯＬnがハイレベル（選択レベル）でかつ遅延段増大信号ＩＮＣがハイレベル（インクリメント指示）の場合は、ロウ方向遅延制御回路ＲＣにディレイ増の信号ＲＩＮＣを伝達する。また、ＣＯＬ０がハイレベルでかつ遅延段減少信号ＤＥＣがハイレベル（デクリメント指示）の場合に、ロウ方向遅延制御回路にディレイ減の信号ＲＤＥＣを伝達する。このとき、選択されたＲＯＷに接続されるクロック切り替えスイッチが、スイッチ切り替え回路ＣＳＥＬ０〜mによって選択される。

次にロウ方向制御回路ＲＣについて更に説明する。信号ＲＯＷ０〜ＲＯＷmは、カラム制御回路同様、同期化させる必要がある。ロウ方向制御信号ＲＯＷ０〜ＲＯＷmは、フリップフロップ等で同期化させる。ここでは、ＣＬＫ１の立下り信号で同期化させる。この同期化信号はカラム方向制御ＣＣの同期化クロックとほぼ同じタイミングであるので、カラム方向制御回路ＣＣおよびロウ方向制御回路ＲＣのディレイ設定は同時に実施可能である。カラム方向制御回路ＣＣから入力される制御信号は、十分速やかにロウ方向制御回路ＲＣ回路へ伝達されるので、タイミング的な破綻はない。

図６及び図７にはクロックの位相を合わせの概念が示される。図６は通常電圧状態での動作を示したものである。この場合、伝播の根元のクロックＣＫから末端のクロックＣＫＡＦ,ＣＫＢＦはクロック伝播遅延量に差がある状態で、ＤＶＦＳ制御を実施する領域のクロックＣＫＡ,ＣＫＡＦおよびＤＶＦＳ制御を実施しない領域ＮＦＶＡのクロックＣＫＢ,ＣＫＢＦの位相を末端部ＣＫＡＦ,ＣＫＢＦであわせる制御を実施する。このとき、クロックの源振からの絶対的な位相を両者で合わせることも可能であり、この図ではそのような状態を示している。要するに、ＣＫＡＦとＣＫＢＦの位相が合うようにクロック設計されている。

一方で、ＤＶＦＳ制御対象領域ＦＶＡの電源を変更する場合の動作の概念図を図７に示す。この場合、ＤＶＦＳ制御対象領域ＦＶＡの電源を低電圧化させる場合には、電圧の変更に応じてディレイロックドループ回路ＤＬＬ内でディレイを大きくする制御が必要になる。本願発明では、このようなＤＶＦＳ制御に際してクロックの位相を少なくとも一周期遅らせて合わせておく必要がある。この図に示したように、ディレイロックドループ回路ＤＬＬからの出力クロックの位相を一周期遅らせるようにディレイ段数の制御を実施して、末端部ではＣＫＡＦがＣＫＢＦに対して一周期遅れで位相が合わせられる。

図８にはディレイロックドループ回路ＤＬＬによる制御動作の推移が示される。ここで、ＣＫはクロック分配の根元のクロックを示しており、ＣＫＡはＤＶＦＳ制御対象領域ＦＶＡのクロック、ＣＫＢは電圧を変えない領域ＮＦＶＡのクロックを示しており、それぞれのブロックに分配されるクロックの末端部におけるクロックをＣＫＡＦ,ＣＫＢＦとする。時刻Ｔ１でＣＫＡＦとＣＫＢＦが比較回路ＣＭＰ１で比較され、その比較結果に応ずる遅延単位選択情報がアップダウンカウンタＵＤＣに保持される例である。時刻Ｔ１で比較された結果であるクロックの位相情報ＳＣＭＰは、時刻Ｔ２で制御回路ＤＬＹＣＴＬに取り込まれて、アップダウン信号Ｕ／Ｄが生成されてアップダウンカウンタＵＤＣに供給され、ＣＫＡの立下り信号に同期して選択信号ＵＤＣＯ０〜ＵＤＣＯ３によりディレイ列の遅延要素の選択が更新される。更新により設定されたディレイが反映されるのは、ＣＫＡの次の立ち上がりエッジであり、時刻Ｔ３である。ここで遅延変更が反映されたクロックＣＫＡは、時刻Ｔ４に末端部に達し、そこでまた比較回路ＣＭＰ１による比較制御が実施され、その比較結果は時刻Ｔ５に取り込まれ、時刻Ｔ６に反映される。尚、ＤＳＢは制御回路ＤＬＹＣＴＬに取り込まれて保持されるクロックの位相情報ＳＣＭＰを意味する。

この実施例により、変更される電圧と変更されない電圧との差が非常に大きな場合でも、電源電圧を変更させながら同期化動作を継続できる半導体集積回路が提供できる。

図９は比較回路ＣＭＰ１の一例である。上記ディレイロックドループ回路ＤＬＬでは電圧振幅が異なる２つのクロックの位相を比較する必要がある。そのため、通常の論理しきい値で判定する方式では比較器を搭載する領域の電源電圧と比較するクロックの電圧振幅が異なると論理しきい値がずれてしまい、その結果比較結果の位相が大きくずれてしまう。さらに、CKAFを、レベル変換回路を介してCKBFと同じ電圧に変換した後に、フリップフロップ等で位相を比較する場合、レベル変換回路での遅延増加が顕在化し、位相合わせ精度が低くなってしまう課題があった。したがって、論理しきい値を電源電圧に応じて変更することを考えて、一方のクロックＣＫＢＦを差動入力段の活性化信号とし、他方のクロックＣＫＡＦを、当該クロックＣＫＡＦの駆動電圧ＶＤＤＡの凡そ１/２の電圧を参照電圧Ｖｒｅｆとして差動増幅するダイナミックコンパレータとして比較回路ＣＭＰ１を構成する。すなわち、能動負荷回路ＰＣＲＣ、差動入力回路ＰＨＣによって比較段を構成し、比較段の出力をセンスラッチＤＬＣでラッチする。能動負荷回路ＰＣＲＣはｎチャンネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）Ｑ１，Ｑ２，Ｑ３から成る。差動入力回路ＰＨＣはｎＭＯＳトランジスタＱ４，Ｑ５から成る。センスラッチＤＬＣはＣＭＯＳスタティックラッチで構成される。比較段の能動負荷回路ＰＣＲＣが活性化されると（ＣＫＢＦのハイレベル期間）、センスラッチＤＬＣは非活性化され、その差動入出力ノードはイコライズ回路ＥＱＣでイコライズされ、センスラッチＤＬＣは作動入力回路ＰＨＣに動作電流を供給する。これにより、ＶｒｅｆとＣＦＡＦの電圧差に応じてＱ４とＱ５に流れる電流に差を生ずる。比較段の能動負荷回路ＰＣＲＣが非活性化されると（ＣＫＢＦのローレベル期間）、イコライズ回路ＥＱＣによるイコライズ動作が停止され、且つ、センスラッチＤＬＣが活性化され、前記活性化期間における差動入力回路ＰＨＣの状態（Ｑ４，Ｑ５に流れる電流差）にしたがって、センスラッチＤＬＣが比較結果をラッチする。センスラッチＤＬＣの出力は出力ラッチ回路ＬＴＣを経てディレイロックドループ回路ＤＬＬに供給される。出力ラッチ回路ＬＴＣは、比較段の能動負荷回路ＰＣＲＣの活性化期間（センスラッチＤＬＣの非活性化期間）において、パルスジェネレータＰＧの出力に基づいて入力を抑止しすでにラッチしたデータを出力し、比較段の能動負荷回路ＰＣＲＣの非活性化期間（センスラッチＤＬＣの活性化期間）においてセンスラッチＤＬＣの出力をラッチして出力する。

図９に示される比較回路ＣＭＰ１のように、比較する一方の信号ＣＫＡＦを参照電圧Ｖｒｅｆと比較して大小を検出し、参照電圧ＶｒｅｆはＤＶＦＳ制御対象領域ＦＶＡに印加される電圧から抵抗分割で１/２の値を生成し用いると、電圧が変化した際の論理しきい値の変化に容易に追従することが可能である。このように、比較する2つのクロックの電源電圧差が非常に大きくなる場合には、従来のようなレベル変換回路を介してフリップフロップにて比較する場合に比べて、比較精度が向上できる効果がある。

図１０には本願発明に係るデータ処理システムにおけるＤＶＦＳ制御動作のフローチャートが例示される。例えば電源電圧ＶＤＤＢは標準電圧例えば１．２Ｖに設定され、電源電圧ＶＤＤＡは標準電圧（例えば１．２Ｖ）又はそれより低い非標準電圧（例えば０．８Ｖ）に選択設定可能にされる。制御対象回路ＦＶＡに対してＤＶＦＳ制御のリクエストを受け付けると(Ｓ１)、まず、ディレイロックドループ回路ＤＬＬの動作を開始させる(Ｓ２)。制御対象回路ＦＶＡの電源電圧ＶＤＤＡが標準電圧から非標準電圧へ電圧変更されるのか、あるいは非標準電圧から標準電圧に変更されるのかを判定する(Ｓ３)。この判定には、統括制御部ＳＹＳＣからの電圧情報ＶＶＡＬを利用することが望ましいが、オンチップで電圧計測手段を持っていれば、レギュレータＲＥＧの出力を前記電圧計測手段で計測して判断することも可能である。標準電圧から非標準電圧への電圧変更であれば、標準電圧状態では余分なディレイ素子のつかないクロックライン（図１の経路ＣＫＡa）でクロック信号が分配されているので、ＤＶＦＳ制御で制御する最低電圧に応じたディレイ量を持つクロックライン（図１の経路ＣＫＡb）に切り替える制御を実施する。そのためには、まず、図１で説明した、ＣＭＰ２を起動し、ＣＭＰ２での比較結果を用いてクロックのディレイ量を調整する（Ｓ４）。その後、経路ＣＫＡaから経路ＣＫＡbへの変更を実施する(Ｓ５)。なお、この図には記載していないが、経路ＣＫＡaから経路ＣＫＡbへの変更を電源投入時や通常動作のバックグラウンドで実施しておくことも可能である。最初のディレイ条件を設定するのには長い時間を要する場合があり、チップの動作性能に影響を与えずにディレイ設定を実施することは効果的である。このように考えると、半導体チップＣＨＩＰの電源を外部レギュレータＲＥＧから印加する、いわゆるコールドスタート時には、通常動作電圧（たとえば１．２Ｖ）で最初動作させることが望ましい。なぜなら、通常動作電圧であれば、ディレイ列を通過しないクロックが分配されるので、ディレイロックドループ回路ＤＬＬのロック時間を待たずに回路動作が可能であり、その動作のバックグランドでロックを実施し、一度ロックさせてしまえば、ディレイロックドループ回路ＤＬＬにて電圧調整時にディレイ調整を実施すれば、クロック位相はいかなる場合でも保証できるからである。

そして、比較回路ＣＭＰ１を起動させて、ＤＶＦＳ制御における電圧変動状態でのクロック位相補償を開始する(Ｓ６)。このとき、電圧変更後の電圧値が上昇するのか（非標準電圧から標準電圧への変更）、あるいは降下するのか（標準電圧から非標準電圧への変更）、を判定し(Ｓ７)、もし、電圧を降下させる場合は、最終到達電圧での動作周波数に切り替える（低周波数化）制御を実施する(Ｓ８)。一方、電圧を上昇させる場合は、低電圧下では高周波数動作が不可能なので、周波数を目標電圧値での周波数には設定せずに、電圧変更をレギュレータＲＥＧに通知する（Ｓ９）。レギュレータＲＥＧでは電圧変更指示を受けて、電圧値を設定電圧に変更する(Ｓ１０)。この通信にはＩＩＣ（アイ・スクエアー・シー型通信プロトコル）等の既存のインターフェースで通信することも可能であるが、専用信号線を設けると割り込み制御が可能となり、高速なレスポンスができるために効果的である。半導体チップＣＨＩＰ内部の電圧値が目標値に達したときディレイロックドループ回路ＤＬＬの動作終了手続きを実施する(Ｓ１１)。このとき、電圧値が設定値になったことはレギュレータＲＥＧからの電圧情報を利用して確認することが望ましいが、オンチップで電圧計測手段を持っていれば、その情報から判断することも可能である。

電圧が最終目標値にて安定化した後、その電圧が標準電圧であるか非標準電圧であるかが判定され(Ｓ１２)、標準電圧である場合は、余分なディレイラインのある経路ＣＫＡbから、余分なディレイラインが存在しない経路ＣＫＡaへ切り替える制御を実施する(Ｓ１３)。引き続き、今回の電源電圧の変更が電圧降下（標準電圧から非標準電圧への変更）か上昇（非標準電圧から標準電圧への変更）かを判定し(Ｓ１５)、もし、電圧を上昇させる制御である場合には、周波数を目標値に設定する(Ｓ１６)。これら一連の動作を終了後、通常動作に戻る(Ｓ１７)。

図１１はディレイロックドループ回路ＤＬＬを動作させる期間と停止させる期間を示した図である。本願発明では、電源電圧を変更する場合に必ずディレイロックドループ回路ＤＬＬを動作させることである。この図に示したように、電圧上昇期間および電圧降下期間にはディレイロックドループ回路ＤＬＬを動作させる。なお、ディレイロックドループ回路ＤＬＬはこの図に示したように常時動作させておく必要がない場合がある。それは、電圧状態が固定されている場合は、ディレイ量も変動が極微であり、その状態ではディレイ調整が不要となる場合があるからである。ただし、半導体チップＣＨＩＰの使用状態によっては、半導体チップＣＨＩＰの動作が激しい等の理由で、半導体チップＣＨＩＰ内部の電位変動が大きくなる場合がある。その場合は、その電位変動によるディレイ変動量を調整するためにディレイロックドループ回路ＤＬＬを動作させることが効果的な場合もある。しかしながら、そのような状態がない場合には、ディレイロックドループ回路ＤＬＬを適宜停止することで、余分な電力消費が抑えられ、低電力化する効果がある。

図１２は本願発明のディレイロックドループ回路ＤＬＬの動作を示す状態遷移図である。

まず、電圧が安定している場合の動作は、低消費電力化のために、ディレイロックドループ回路ＤＬＬを停止させることが考えられる。その後、システムの動作条件から、ＤＶＦＳ制御を実施すると判断された場合、電圧変更制御が実施されることになる。このとき、ディレイロックドループ回路ＤＬＬを動作させる制御を実施する。本願発明では、通常状態での動作の場合、余分なディレイ列を持たないクロック分配系でクロックを分配し、一方で、ＤＶＦＳ制御を実施する際に、余分なディレイのクロック分配系に切り替える制御を実施する。このとき、比較器ＣＭＰ２を動作させ、初期のディレイ値を設定する必要がある。ＣＭＰ２を起動させて、ディレイ列を設定し、ディレイ列の切り替え制御を実施する。ディレイ列を切り替えた後は、電圧変更を実施する。本願発明では、電圧変更制御を実施する際に、クロック分配系のディレイ値を調整する制御を実施するために比較器ＣＭＰ１を起動させる。さらに、本願発明では、電圧を上昇制御・降下制御をするかで、ディレイの調整方法を選択する。電圧を下降制御する場合は、ディレイ段を少なくする制御が必要になるので、ディレイ段を減じる制御（ＤＥＣ制御）を実施する。一方、電圧を上昇制御する場合は、ディレイ段を増加する制御が必要になるので、ディレイ段を増加させる制御（ＩＮＣ制御）を実施する。ＤＥＣ制御およびＩＮＣ制御を実施している最中でも、ＣＭＰ１での比較制御は実施しており、ディレイ値を大きく変更するなどの、更なる補正が必要となる場合には、それぞれ、ディレイ段を増加・減少させる制御を実施させる。

図１３は、ＤＶＦＳ制御対象領域ＦＶＡに分配するクロックの周波数を、電圧制御とともに低下させる場合だけでなく、周波数の増加をも制御する場合の一例を示す。標準電圧条件下では、余分なディレイを設けずに設計することが、様々なばらつき要因を考えると効果的である。電圧を減少させる場合は、図１および図３で説明したと同様な制御を実施し、電圧を標準電圧より上げる場合は、ディレイラインをＤＬＹ２に変更した後ＤＶＦＳ制御を実施する。このとき、比較回路ＣＭＰ３でＣＫＡaとＣＫＡcを比較し、ディレイラインＤＬＹ２を設定する。こうすることで、ＤＶＦＳ制御対象領域ＦＶＡを高電圧化する際のディレイ増加量を抑えることが可能となる。なぜなら、図２(ｃ)に示したように、高電圧時には、ディレイの変化量が緩やかであるので、ディレイ列に加える余分なディレイ素子の数を少数に抑えることが可能であるからである。一般的にディレイ素子の数が多くなると、各種ばらつきの影響を大きく受けやすくなるので、特に高速化が望まれる高電圧条件ではその影響を小さくすることが効果的であるからである。

図１３では、電圧昇圧時と電圧降下時に別々のディレイ素子を設ける例を説明したが、電圧昇圧時のディレイ量は電圧降下時のディレイ回路と併用することも可能である。その場合、電圧昇圧時には、ディレイラインＤＬＹのディレイ段が最も少なくなるところでクロックをあわせ、その後、ＤＶＦＳによる電圧昇圧制御を実施すればよい。電圧が昇圧されるにしたがって、ディレイ素子を増大させればよい。

図１４は、クロックゲーティング技術を採用した領域に本願発明のＤＶＦＳ制御を適用した例を示す。ＧＴＲがクロックゲーティング用のクロックゲートであり、スリープモードによって領域ＦＶＡに対するクロック供給を選択的に抑止する。本願発明は、クロックツリーの伝播遅延を考慮してクロックの位相を合わせる必要がある。したがって、クロックゲーティング技術でクロック分配を停止してしまうとディレイの調整が不可能になってしまう。そこで、クロックゲーティング時でもクロックのディレイを調整することができるように、クロック分配のレプリカ回路ＲＰＬＣを設け、クロックゲーティング時のディレイ調整をこのレプリカクロックＣＫＡＦ＿ＲＰＬＣを用いて実施する。こうすることで、クロックゲーティングを実行し、低電力化している最中にも、通信の同期化を保証しながら電圧を変更する制御を実施することが可能となる。クロックゲーティングによるスリープ期間に比べてＤＶＦＳ制御に要する時間は通例はるかに長いから、領域ＦＶＡはＤＶＦＳ制御中でもスリープ可能になり、低消費電力に資することができる。

図１５はＤＶＦＳ制御対象領域ＦＶＡに複数のクロックが分配される場合の例である。トランジスタの特性ばらつきは、一般的に低電圧化で劣化する傾向にある。特に、ばらつきに対する感度が高くなり、クロックのディレイ量を設計することが非常に難しくなる。そのような場合に、各クロックの位相をそれぞれ合わせることが効果的である。図１５では、まず、ＤＶＦＳ制御対象領域ＦＶＡのクロックＣＫＡとＤＶＦＳ非適用ブロックＮＦＶＡのクロックＣＫＢをまずあわせる。ついで、クロックＣＫＡとクロックＣＫＣを合わせ、クロックＣＫＣとクロックＣＫＤをあわせる。ここで、比較回路ＣＭＰ３およびＣＭＰ４は２つのクロックの電圧振幅が同じなので、デジタル回路のみで構成することが可能である。また、各クロックＣＫＡ，ＣＫＣ，ＣＫＤとも、通常電圧状態でのバイパス回路を設けることで、通常状態でのクロック分配時の性能劣化を回避することが可能となる。その他の構成は図１と同様であるからその詳細な説明は省略する。

図１６はレベル変換回路ＬＳの例である。ＤＶＦＳ制御を実施するに際して、信号の電圧振幅が異なるブロック間への信号伝達が必要になる。特に、電圧振幅の小さいブロックから電圧振幅の高いブロックへの信号伝達が課題となる。通常、このような回路には、差動信号を用いたレベル変換回路を設けることが一般的であるが、差動信号の配線をＣＡＤ（computer-aided design）で実施する上での制約増大、大面積化、動作速度劣化などの課題があった。図１６に示すレベル変換回路ＬＳは、ＣＭＯＳのインバータの増幅効果を利用したシンプルな回路であり、クロックドインバータと当該クロックドインバータから出力される変換結果信号を保持するラッチ回路とによって構成される。この回路はレベルセンスのラッチとして広く使用されており、通常用途では、同電圧の回路部ブロック内の同期設計に利用される。ここでは、この回路を入力信号の電圧振幅が小さいところで使用する。即ち、レベル変換回路ＬＳの動作電源は入力信号ＩＮの信号振幅よりも大きい。この回路をこのような条件で使用する際の課題は、入力段のインバータでの貫通電流である。入力信号の電圧振幅がこのインバータの電源よりも低いため、ＰＭＯＳが完全にカットオフできないが、クロックドインバータ構成であるから、貫通電流による電流消費は変換動作時（入力動作時）だけとされ、しかも小さな回路でそれを実現することができる。ここでは、クロックＣＫと/ＣＫによってスイッチ制御されるＭＯＳトランジスタのオン動作タイミングに同期して入力ＩＮを増幅する例を示している。クロックＣＫ，/ＣＫの信号振幅はレベル変換回路ＬＳｎ動作電源電圧と同じ電圧振幅である。尚、図１６の回路の個数や使用電圧によっては、ある一定期間ＣＫと/ＣＫによってスイッチ制御されるＭＯＳトランジスタをオンにしておくことも可能である。このとき、クロックゲーティング信号などでこの制御を実施すれば、回路がアイドリング状態の場合の余分な電力を削減しつつ、動作時の高性能化が達成できる。

図１７は図１６のレベル変換回路ＬＳの設置例を示している。図１６のレベル変換回路ＬＳは高い電圧振幅から低い電圧振幅への信号電圧にも利用できる。この例では、オンチップのバスの電位が高く、ＣＰＵの電位が低い場合を想定しており、受け側のブロックで受け側のクロックで制御する例を示した。この図に示したように、バス界面は同期型が望ましい。その理由は、信号線数が多く、従来型レベル変換回路ＬＳでは配置自由度制約が大きすぎて面積ＯＨが大きくなってしまうからである。懸案事項としては（１）パルスクロック発生時のパルスジェネレータでのスキュー、（２）パルスジェネレータの個数と電力増、（３）パルス幅の問題がある。

（１）についてはパルジェネ出力(ＰＣ)でスタティックタイミング解析（ＳＴＡ）を掛けることが可能であり問題ない。（２）に関しては、パルジェネはパルスラッチ単体の２０倍程度の電力であるので、パルスジェネレータで駆動するラッチの数を２０個（Ｆ.Ｏ.=２０）とすれば電力増はそれほどない。この場合、レベル変換回路＋ＦＦの電力と同程度となる。（３）のパルス幅は、できるだけ短いほうがよく、１００ps程度が望ましい。バス界面へパルスラッチを適用する箇所が限定的であることので、十分設計可能である。

図１８はディレイの粗調回路ＣＤＲＹの別の例を示す。先に述べたように、本願発明のディレイロックドループ回路ＤＬＬはディレイ列が非常に長いことが特徴であり、このような長大なディレイを微調と粗調で連携して制御するためには、タイミング設計が非常に難しくなる。微調と粗調の切り替えが同一のクロック波形に対して行われないと意図しないクロック位相ズレを発生させてしまう。一般的に粗調ディレイ回路ＣＤＬＹの両端を流れるクロック信号には大きな位相差があり、工夫が必要となる。一つの手法が図５のように粗調ディレイ回路と微調ディレイ回路のクロック位相差を小さくする手法である。

もう一つの有効な手法としては、図１８のように、微調ディレイ回路のディレイ切り替えタイミングを、粗調ディレイ回路ＣＤＬＹと等しいディレイを持つ擬似粗調ディレイ回路ＥＣＤＣを用いて伝えることである。図１８において、ＦＤＬＹは微調ディレイ回路であり、ＦＤＬＹＣＴＲＬは微調ディレイ回路のディレイ値を制御するための微調ディレイ制御回路であり、ＣＤＬＹは粗調ディレイ回路であり、ＣＤＬＹＣＴＲＬは粗調ディレイのディレイ値を制御するための粗調ディレイ制御回路である。

微調ディレイ回路ＦＤＬＹは、調整元クロックＣＬＫに対して、微調ディレイ制御回路が指定したディレイ量を付加したクロック信号ＣＬＫＦＤを出力する。

粗調ディレイ回路ＣＤＲＹは、クロック信号ＣＬＫＦＤに対して粗調ディレイを付加し、調整後クロックＣＬＫ１を出力する。粗調ディレイ回路ＣＤＲＹ内は単位ディレイ回路ＣＤＣ（ＣＤＣ＿０〜ＣＤＣ＿ｎ）が縦列接続された構成となり、接続回路数を切替ることでディレイ値を調整する。本ディレイ回路は折り返し構成を持ち、粗調ディレイ制御回路ＣＤＬＹＣＴＲＬからの信号ＲＴＳＬ（ＲＴＳＬ＿０〜ＲＴＳＬ＿ｎ）により折り返し点が指定される。また、信号ＣＣＬＫ（（ＣＣＬＫ＿０〜ＣＣＬＫ＿ｎ））は、粗調ディレイ回路ＣＤＬＹのクロック位相を粗調ディレイ制御回路ＣＤＬＹＣＴＲＬに通知するための信号である。

微調ディレイ制御回路ＦＤＬＹＣＴＲＬは、位相比較器ＣＭＰ１の出力ＳＣＭＰに基づいて制御回路ＤＬＹＣＴＬで生成される制御信号Ｕ/Ｐ、ＥＮを基に、ディレイ制御量を求め、微調ディレイ制御回路ＦＤＬＹＣＴＲＬおよび粗調ディレイ制御回路ＣＤＬＹＣＴＲＬに通知する。粗調ディレイ制御回路ＣＤＬＹＣＴＲＬには、粗調ディレイ値の増減値を、信号ＲＴＳＨＦＴを介して通知する。

粗調ディレイ制御回路ＣＤＬＹＣＴＲＬは、粗調単位ディレイ回路ＣＤＣ（ＣＤＣ＿０〜ＣＤＣ＿ｎ）と等価のディレイを有するディレイ回路ＥＣＤＣ（ＥＣＤＣ＿０〜ＥＣＤＣ＿ｎ)と、粗調ディレイ回路の折り返しポイントを指定し粗調ディレイ値を決める信号ＲＴＳＬ（ＲＴＳＬ＿０〜ＲＴＳＬ＿ｎ）を出力する制御回路ＲＴＳＬＣ（ＲＴＳＬＣ＿０〜ＲＴＳＬＣ＿ｎ）と、信号ＲＴＳＬを各ＣＤＣ（ＣＤＣ＿０〜ＣＤＣ＿ｎ）のクロック位相に合せて出力するフリップ・フロップ（ＦＦ＿０〜ＦＦ＿ｎ）からなる。信号ＲＴＳＨＦＴはＥＣＤＣ_０、ＥＣＤＣ_１のように後段に順次伝播させる。これにより、粗調ディレイ回路ＣＤＬＹに入力されるＣＬＫＦＤと、微調ディレイ制御回路ＣＤＬＹＣＴＲＬに入力される信号ＲＴＳＨＦＴは同期がとれ、微調と粗調ディレイの変更を同一のクロックに対して行うことができる。

したがって、粗調ディレイ値の変更を指示する信号を、粗調ディレイと等価なディレイを持つ遅延素子を介して伝達することで、微調と粗調のディレイ値変更を同じクロックに対して行うことが可能となり、上記のクロック位相ずれの問題を解決することができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、比較回路はダイナミックコンパレータに限定されず、レベルシフト回路と単なる差動コンパレータとによって構成することも可能である。

上述したように、本願発明を用いることで、回路規模が小さく、精度の良い位相比較回路が実現し、DVFS制御を効率的に実施できる。以下では、さらにクロックの比較精度を上げるための実施形態について述べる。

図１９はディレイロックドループ回路ＤＬＬの別の実施例を示した図である。この実施例は、２つのクロックを比較する際、一方のクロック立ち上がりエッジと、このクロックをある一定遅延量だけずらした遅延クロックの立ち上がりエッジで作られる期間を設け、その期間内に比較される他方のクロックの立ち上がりエッジが収まるようにディレイ調整することで、位相比較の高精度化実現させるものである。

図１９（ａ）は遅延制御に関連するモジュール構成と接続を示し、図１９（ｂ）は３つのクロック信号ＣＫＡＦ、ＣＫＢＦ、ＣＫＡＦＤの位相関係（以下、T2とT0の間隔を位相制御ウインドウと呼ぶ）を示し、図１９（ｃ）は遅延段変更テーブル（ＤＬＹＴＡＢ＿１）の一例を示している。なお、図１９（ｃ）において、現在の遅延変化量をP，現在のWINDLYをQ，r0 〜 r5は正の整数とする。

図１９（ａ）に示すDLL回路は、位相制御ウインドウ生成遅延列ＷＩＮＤＬＹ、２つの位相比較器ＣＭＰ１１、およびＣＭＰ１２と、遅延制御回路ＤＬＹＣＴＬ＿１と、遅延段変更テーブルＤＬＹＴＡＢ＿１と、さらに図示しないが、図３で説明した、粗調ディレイ回路および微調ディレイ回路から構成される。ここでは、粗調ディレイ回路（CDLY）および微調ディレイ回路（FDLY）への制御がそれぞれCDLYC,FDLYCのみで制御できる例で説明する。位相を比較すべきクロックは、２つの回路領域（例えば、第１図のＦＶＡとＮＦＶＡ）に分配されるクロックツリーの末端部（クロックＣＫＡＦ、ＣＫＢＦ）である。比較される２つのクロックのうち、一方のクロックＣＫＡＦは直接位相比較器ＣＭＰ１１および、ＣＭＰ１２へ入力され、他方のクロックＣＫＢＦは分岐され、一方は位相制御ウインドウ生成遅延列ＷＩＮＤＬＹを通過したものがクロックＣＫＢＦＤとして比較器ＣＭＰ１１へ入力され、もう一方が位相比較器ＣＭＰ１２へ直接接続される。位相比較器はクロックＣＫＡＦとクロックＣＫＢＦ、あるいは、クロックＣＫＡＦとクロックＣＫＢＦＤの位相を比較し、クロックＣＫＡＦの位相が他方よりも遅れていればローレベルを、クロックＣＫＡＦの位相が他方よりも早ければハイレベルを比較結果ＳＣＭＰ１１、ＳＣＭＰ１２として遅延制御回路ＤＬＹＣＴＬ＿１へ出力する。ここでは、位相比較器の出力結果を前述のように仮定したが、位相の前後関係を判定できれば逆であっても構わない。遅延制御回路ＤＬＹＣＴＬ＿１内に設けた遅延段変更テーブルＤＬＹＴＡＢ＿１には、比較結果信号ＳＣＭＰ１１、ＳＣＭＰ１２と、回路領域ＦＶＡ、ＮＦＶＡに分配されるクロックと同位相のクロックＣＫが入力され、粗調ディレイ、微調ディレイの制御信号ＣＤＬＹＣ、ＦＤＬＹＣと、位相制御ウインドウ生成遅延列ＷＩＮＤＬＹの制御信号ＷＩＮＣＴＬが出力される。

位相制御ウインドウ生成遅延列ＷＩＮＤＬＹで生成される位相制御ウインドウ（T2-T0）は、例えば十〜数十ｐｓｅｃとトランジスタの性能バラつきで影響を受けない程度に狭くしておき、この位相制御ウインドウ内にクロックＣＫＡＦが入っているかを２つの位相比較器ＣＭＰ１１、ＣＭＰ１２を用いて判定する。このDLLを用いてFVA領域の電源電圧を変更する際には、第２図、第３図で説明したように、初期状態でクロックＣＫＡＦ、ＣＫＢＦの位相がほぼ合っている状態、つまり図１９（ｂ）において位相関係がＴ０＜Ｔ１＜Ｔ２である状態から制御する。この初期状態は粗調ディレイ回路、微調ディレイ回路共にディレイ段数の変更はないのでサイクル毎のディレイ制御の最小単位、すなわち、微調ディレイ段の遅延変更量Ｐは０とする。

この状態から、電圧を変更する場合について説明する。ここでは、回路領域ＦＶＡの電圧が降下を始めた場合を説明する。この場合、初期値の位相関係T0<T1<T2は、電圧降下制御により回路領域ＦＶＡのクロックツリーのディレイが増加しＣＫＡＦの位相が遅れることで、初期値の位相関係から逸脱し、Ｔ１＞Ｔ２となる。この時点で比較結果ＳＣＭＰ１１がハイレベルからローレベルへ遷移する。この結果を受けて遅延段変更テーブルＤＬＹＴＡＢ＿１内の遅延変化量を変更し、次サイクルからＰ−ｒ１となるように制御する（ｒ１は正の整数）。以降、クロックＣＫＡＦが位相制御ウインドウ内に入り位相関係がＴ０＜Ｔ１＜Ｔ２となるまで、サイクル当たりの遅延変化量を減少させて、クロックＣＫＡＦ、ＣＫＢＦの位相差低減を図る。一方、一回の遅延変更量が多すぎて、クロックＣＫＡＦのディレイが小さくなりすぎた場合、すなわち、位相関係がＴ１＜Ｔ０＜Ｔ２となってしまう場合は、比較結果ＳＣＭＰ１１、ＳＣＭＰ１２が共にハイレベルへと遷移するので、遅延段変更テーブルＤＬＹＴＡＢ＿１内の遅延変化量を変更し、次サイクル以降の遅延変化量はＰ＋ｒ０と増加する（ｒ０は正の整数）ように制御を実施する。

なお、粗調ディレイ回路、微調ディレイ回路の遅延変更結果がクロックツリーに伝播し、比較器ＣＭＰ１１、ＣＭＰ１２で再度比較されるまでのレイテンシ（以下、フィードバックレイテンシと呼ぶ）が複数サイクルを要する場合もあるため、遅延変化量Ｐが適量に達しているにもかかわらず、それが検知できずに遅延変化量を過大に変化させてしまう場合もある（オーバーシュート）。しかし、位相制御ウインドウ生成遅延列ＷＩＮＤＬＹでのディレイが数十ｐｓｅｃ程度、クロック１サイクル当たりの回路領域ＦＶＡのディレイ変化量が数十ｐｓｅｃ程度と制限できるので、フィードバックレイテンシを加味しても、クロックＣＫＡＦ、ＣＫＢＦの位相差を５０ｐｓｅｃ程度に抑えることができる。

ここで、比較結果ＳＣＭＰ１１、ＳＣＭＰ１２がそれぞれローレベル、ハイレベルとなる場合も想定される。これは、トランジスタの性能ばらつき、あるいは、電源ノイズなどにより、クロックＣＫＢＦ、ＣＫＢＦＤの位相前後関係が逆転し（Ｔ２＜Ｔ０）位相制御ウインドウの幅が消失する場合である。このような場合は、位相制御ウインドウの幅を広げる制御、すなわち、位相制御ウインドウ生成遅延列ＷＩＮＤＬＹのディレイ量を既存値ＱからＱ＋ｒ５へと増加させる制御を実施することで逆転現象を回避する（ｒ５は正の整数）。

また、位相制御ウインドウは正しく設定されているが、位相制御ウインドウの幅が広すぎる状態、すなわち、クロックＣＫＢＦ、ＣＫＢＦＤの位相の前後関係が正しくＴ０＜Ｔ２となっているがＴ０とＴ２の間隔が広すぎる場合は、位相制御ウインドウ幅を狭める制御、すなわち、位相制御ウインドウ生成遅延列ＷＩＮＤＬＹのディレイ量を既存値Ｑから、ＳＣＭＰ１１およびＳＣＭＰ１２の値に応じて、Ｑ−ｒ２、あるいは、Ｑ−ｒ３、あるいは、Ｑ−ｒ４と減少（ｒ２〜ｒ４は正の整数）させる制御を実施することで、ディレイロックドループ回路ＤＬＬの精度を向上できる。但し、位相制御ウインドウ生成遅延列ＷＩＮＤＬＹのディレイ量を頻繁に変更すると、クロックＣＫＢＦ、ＣＫＢＦＤの位相の前後関係が頻繁に逆転する場合がある。このような状況では、遅延変化量の変更が阻害されてしまうので、クロックの位相あわせの追従精度が犠牲になってしまう。そのような場合には、クロックの位相がＣＫＢＦ＜ＣＫＡＦ＜ＣＫＢＦＤとなっているときのみ、つまり、位相制御ウインドウ幅が十分に確保されていると考えられるときのみＱを減少させ、さらに、Ｑを一定値以下にはしない制御を行うと良い。

同様に、回路領域ＦＶＡの電圧が上昇を始めた場合でも、上記のように、位相制御ウインドウ幅を制御することで電圧変動に対してクロックの位相を追従させることが可能となる。

上記実施例により、２つの位相比較器を設けることで、面積増加を抑えつつ、高精度なクロック位相あわせが実現できる。

図２０は図１９の動作波形図を示している。ここでは仮に、時刻Ｔ０において粗調ディレイ制御ＣＤＬＹＣを４０、すなわち、粗調ディレイ段を４０段とし、微調ディレイ制御を１３、すなわち、微調ディレイ段を13段としている。ここでは、微調ディレイ１６段分が粗調ディレイ１段分に等しいとして説明する。まず、制御クロックＣＫＡＦ、ＣＫＢＦ、ＣＫＢＦＤの位相の前後関係に応じて比較結果ＳＣＭＰ１１、ＳＣＭＰ１２が変化する。例えば、時刻Ｔ１、Ｔ２、Ｔ３において、クロックの位相関係がＣＫＢＦ＜ＣＫＡＦ＜ＣＫＢＦＤなので、比較結果ＳＣＭＰ１１はハイレベル、ＳＣＭＰ１２はローレベルとなっている。このとき両クロックは位相制御ウインドウ内に収まっている。一方、時刻Ｔ５、Ｔ６、Ｔ７においては、クロックの位相関係がＣＫＢＦ＜ＣＫＢＦＤ＜ＣＫＡＦとなっているので、位相制御ウインドウ内に収まっていない場合である。このとき、比較結果ＳＣＭＰ１１が時刻Ｔ８においてハイレベルからローレベルへと遷移する。一方、ディレイ量、粗調ディレイ、微調ディレイそれぞれの制御信号ＷＩＮＣＴＬ、ＣＤＬＹＣ、ＦＤＬＹＣはクロックＣＫに同期して変化する。例えば、時刻Ｔ０において比較結果ＳＣＭＰ１１、ＳＣＭＰ１２がそれぞれハイレベルとローレベルであるので、時刻Ｔ４において位相制御ウインドウディレイ量制御ＷＩＮＣＴＬは６から５へと減少し、微調ディレイ制御ＦＤＬＹＣは１３から１０へと３段分減少している。ここで、ディレイ量制御ＷＩＮＣＴＬの最低値は６に設定されているとし、以降は変化しないものとする。次に、時刻Ｔ９において、比較結果ＳＣＭＰ１１がローレベルに変化しているので、サイクル毎の遅延段変化量をより大きくしなくてはならないので、微調ディレイをマイナス３段分からマイナス４段分へと変更する。この変更を受けて、時刻Ｔ１０において微調ディレイ制御ＦＤＬＹＣは７から３へと４段分減少する。時刻Ｔ１１においても比較結果ＳＣＭＰ１１がローレベルのままであるので、サイクル毎の遅延段変化量をさらに大きくする必要があるので、微調ディレイがマイナス４段分からマイナス５段分へとさらに変更される。このとき、微調回路のみではディレイ変化量を生み出すことができないため、粗調回路のディレイも同時に変更させる。ここでは、時刻Ｔ１２において粗調ディレイ制御ＣＤＬＹＣと微調ディレイ制御ＦＤＬＹＣは４０から３９へ、そして、３から１４へと微調ディレイ量として５段分減少させる。時刻Ｔ１３では、比較結果ＳＣＭＰ１１が再びハイレベルに遷移しているので、ディレイの制御量は適切であるから、サイクル毎の遅延段変化量はマイナス５のまま不変とし、時刻Ｔ１４では微調ディレイ制御ＦＤＬＹＣは１４から９へと５段分減少する。

図１９で述べた実施例により精度向上が可能とできるが、さらに、精度を向上させる実施例について述べる。動作電圧の変更幅が拡大すると、クロックを伝播するバッファのレイテンシの変動量が増加する。その結果、フィードバックレイテンシが増加してしまうため、クロックＣＫＡＦ、ＣＫＢＦの位相差を比較する精度が劣化してしまうことになる。そこで、動作電圧の変更幅が大きくなっても、クロックの位相あわせ精度を確保することが必要となる。以下で、その実施例について述べる。

図２１は図１９で述べた遅延制御機能にキャリブレーション機能を追加し、より高精度な遅延制御を可能にしたものである。図２１（ａ）は遅延制御に関連するモジュール構成と接続を示し、図２１（ｂ）は遅延段変更テーブルＤＬＹＴＡＢ＿２の設定例を示している。図２１（ａ）は位相制御ウインドウ生成遅延列ＷＩＮＤＬＹ、２つの位相比較器ＣＭＰ１１、ＣＭＰ１２、遅延制御回路ＤＬＹＣＴＬ＿２から構成される。遅延制御回路ＤＬＹＣＴＬ＿２は遅延段変更テーブルＤＬＹＴＡＢ＿２、アドレスジェネレータＧＥＮ＿２から構成される。２つの回路領域（例えば、第１図のＦＶＡとＮＦＶＡ）のクロックツリーの末端部はクロックＣＫＡＦ、ＣＫＢＦとしてそれぞれ入力され、クロックＣＫＡＦは直接位相比較器ＣＭＰ１１へ、また、クロックＣＫＢＦは位相制御ウインドウ生成遅延列ＷＩＮＤＬＹを通過したものがクロックＣＫＢＦＤとして比較器ＣＭＰ１１へ、他方は直接位相比較器ＣＭＰ１２へと接続される。位相比較器はクロック位相の比較結果ＳＣＭＰ１１、ＳＣＭＰ１２を遅延制御回路ＤＬＹＣＴＬ内のアドレスジェネレータＧＥＮ＿２へ出力する。位相の前後関係を判定できれば、位相比較結果のローレベルとハイレベルが逆であっても構わないのは図１９と同様である。アドレスジェネレータＧＥＮ＿２には電圧情報ＶＶＡＬと回路領域ＦＶＡ、ＮＦＶＡに分配されるクロックと同位相のクロックＣＫが入力され、遅延段変更テーブルＤＬＹＴＡＢ＿２に対しては、リードアドレスＲＡＤＲ、ライドデータＷＤ、ライドアドレスＷＡＤＲ、ライトイネーブルＷＥＮを出力する。遅延段変更テーブルＤＬＹＴＡＢは位相制御ウインドウ生成遅延列ＷＩＮＤＬＹに対してディレイ制御信号ＷＩＮＣＴＬを、粗調ディレイと微調ディレイに対して遅延量制御信号ＣＤＬＹＣ、ＦＤＬＹＣを出力する。ここで、電圧情報ＶＶＡＬには電圧変更が実施されていなければ状態ＮＯＣＨＡＮＧＥ、電圧変更が実施されていれば変更前電圧と変更後電圧、そして電圧変更速度が通知される。例えば、電圧１．２Ｖから電圧１．０Ｖへ速度１（例えば５０ｍＶ／μｓｅｃ）で遷移する場合は状態１．２ｔｏ１．０ｓ１となる。ディレイロックドループ回路ＤＬＬは状態ＮＯＣＨＡＮＧＥと他の状態との遷移を検知することで、電圧変更の開始、電圧変更の終了、そして、開始電圧・終了電圧・電圧変更速度を知ることができる。
次に、図２１（ｂ）に示す遅延段変更テーブルＤＬＹＴＡＢ＿２について述べる。

まず、ADDRESSは、電源電圧の状態を記録する。CDLYCは、粗調ディレイ回路の段数、FDLYCは微調ディレイ回路の段数、WINCTLはウインドウ幅、LOCK？は位相情報を示す。この表によると、（ADDRESS,CDLC,FDLYC,WINCTL,LOCK?）=(0x0000,４０、１３，６、YES)という状態は、電源電圧が標準電源電圧（たとえば１．２V）の状態で、粗調ディレイの段数=40、微調ディレイ段数=13、位相制御ウインドウ幅=6、位相情報として位相制御ウインドウ内にクロックＣＫＡＦ、ＣＫＢＦが収まっているを示す。

この表はある電圧値でのディレイ情報を書き込んだものであり、この表の行を増加させれば精度が上がる。テーブルの大きさは、所望の精度とキャリブレーション時間、面積のトレードオフで決定すればよい。

本実施例では、クロックＣＫＡＦ、ＣＫＢＦが入力されてから、比較結果ＳＣＭＰ１１、ＳＣＭＰ１２が出力されるまでは図１９と全く同様の動作となるが、遅延段変更テーブルＤＬＹＴＡＢ＿２に粗調ディレイ回路、微調ディレイ回路の変更履歴を保持しており、この情報を更新しながら遅延制御を実施させることでクロックの位相比較精度を向上させる点が異なる。この遅延段変更テーブルＤＬＹＴＡＢ＿２の初期値としては、たとえば、最高電圧から最低電圧まで非常に遅い速度（αｍＶ／ｕｓｅｃ：以下、電圧変更基準速度と呼ぶ）で回路領域ＦＶＡの電源電圧を変更した場合の粗調ディレイ回路、および微調ディレイ回路のディレイ段数情報を回路シミュレーションなどにより取得し、保持すればよい。

この遅延段変更テーブルＤＬＹＴＡＢ＿２に記憶される値は、以下に述べるキャリブレーションを行うことにより、プリセットされた初期値を更新させることによって、さらに位相比較精度を向上させる。キャリブレーションでは、電源電圧を変更制御して遅延段変更テーブルＤＬＹＴＡＢ＿２の初期値を更新させる。

まず、初回キャリブレーション時の動作を説明する。ディレイロックドループ回路ＤＬＬが電圧情報ＶＶＡＬから電圧変更開始のトリガを受け取った場合、例えば状態ＮＯＣＨＡＮＧＥから状態１．２ｔｏ１．０ｓ１への遷移を検知した場合、アドレスジェネレータＧＥＮ＿２は現在電圧と電圧変更速度に従って適切なリードアドレスＲＡＤＲを生成し、遅延段変更テーブルＤＬＹＴＡＢ＿２に保持されている粗調ディレイ制御信号ＣＤＬＹＣ、微調ディレイ回路制御信号ＦＤＬＹＣ、ディレイ制御信号ＷＩＮＣＴＬを出力する。例えば、与えられた現在電圧に対応したアドレスを初期値とし、与えられた電圧変更速度が２αｍＶ／ｕｓｅｃ、すなわち、電圧変更基準速度の2倍であれば、アドレスを２番地ずつインクリメント、あるいは、デクリメントし、回路シミュレーション時の電圧変更速度と実際の電圧変更速度が等しくなるようにする。それと同時に、比較結果ＳＣＭＰ１１、ＳＣＭＰ１２からクロックＣＫＡＦが位相制御ウインドウ内に収まっているか判断し、収まっていればスキュー情報ＬＯＣＫ？にＹｅｓ、収まっていなければスキュー情報ＬＯＣＫにＰｌｕｓ（遅延量過多）、あるいは、Ｍｉｎｕｓ（遅延量不足）をライトデータＷＤとして遅延段変更テーブルＤＬＹＴＡＢ＿２に書き込む。このとき、遅延列変更から位相比較までのディレイを考慮し、レイテンシのサイクル数だけリードアドレスＲＡＤＲよりもライトアドレスＷＡＤＲを遅らせる。このようにすることで、現在のテーブルに保持されている粗調ディレイ回路の段数と微調ディレイ回路の段数でスキューが一定値以下になっているかを記録することができる。

次に、２度目のキャリブレーション時の動作を説明する。初回と全く同一の電圧変更条件で再度粗調ディレイと微調ディレイの制御を行う。例えば、電圧情報ＶＶＡＬが先ほどと同様に状態ＮＯＣＨＡＮＧＥから状態１．２ｔｏ１．０ｓ１へと変化したとする。このとき先程取得したスキュー情報ＬＯＣＫ？に保持されている値を用いて、適宜遅延量の補正を行う。例えば、読み出したスキュー情報ＬＯＣＫ？がＹｅｓの場合は、前回と同じ粗調ディレイの段数、微調ディレイの段数を制御信号として出力するが、Ｐｌｕｓ（遅延量過多）の場合は保持された遅延量から一定量減らした制御信号を出力し、逆に、Ｍｉｎｕｓ（遅延量不足）の場合は保持された遅延量から一定量増やした制御信号を出力する。このようにして補正を行った遅延量を用いて、電圧変更中のスキュー情報ＬＯＣＫ？を再度取得する。この２度目のキャリブレーションでは、クロックＣＫＡＦ、ＣＫＢＦ間の位相差が小さくなること、すなわち、スキュー情報ＬＯＣＫ？にＹｅｓが記録される回数が増えるはずである。２度目のキャリブレーション終了時で、クロックＣＫＡＦとＣＫＢＦのスキューは減少しているが、このスキューを最小にするためには、この動作を複数回実施すればよい。

以上述べたように、電圧変更を行った際に比較するクロック間の位相差がどのように変化したかを記憶しておき、その履歴に基づいて遅延の変更量を修正するキャリブレーション動作を導入することで、比較精度の向上が可能となる効果がある。さらに、このように遅延の変更量をテーブルとして記憶し、適宜変更しながら制御することで、電圧の変更レンジや電圧変更速度の変更、さらに、任意の電圧状態からの変更の場合でも高い比較精度を維持することができる効果がある。

図２２は図２１で述べた実施例の状態遷移図を示している。初期状態Ｓ０＿０でディレイロックドループ回路ＤＬＬは待機状態にあり、電圧情報ＶＶＡＬからの電圧変更開始のトリガを受けて状態Ｓ０＿１へと遷移する。その後、電圧情報ＶＶＡＬから電圧変更終了のトリガを受けると状態Ｓ０＿２へと遷移し初回のキャリブレーションを終了する。電圧情報ＶＶＡＬから再び電圧変更開始のトリガを受けると状態Ｓ０＿３へと遷移し、それ以降は電圧変更終了のトリガ、あるいは、電圧変更開始のトリガをうけて、状態Ｓ０＿４と状態Ｓ０＿３を交互に遷移する。

図２３は図２１で述べた実施例の１回目のキャリブレーションにおける動作波形図を示している。この例では、図２１（ｂ）に記載の遅延段変更テーブルＤＬＹＴＡＢ＿２に従い、電圧１．２Ｖから１．０Ｖへの変更が速度１で制御される例を示す。まず、時刻Ｔ０において電圧情報ＶＶＡＬにより、電源電圧が変化しない状態（ＮＯＣＨＡＮＧＥ）から先の条件で電圧を変更する状態（１．２ｔｏ１．０ｓ１）へと遷移することで、遅延制御回路ＤＬＹＣＴＬ＿２は電圧１．２Ｖから１．０Ｖへの変更が電圧変更速度１で開始されることを知る。同時に、電源電圧ＶＤＤは１．２Ｖから１．０Ｖへの降下を開始する。従って、クロックＣＫの立ち上がりに同期して時刻Ｔ１、Ｔ３、Ｔ９、Ｔ１２に、リードアドレスＲＡＤＲが前記電圧変更に応じた値００００→０００１→０００２→０００３→０００４へと変化する。遅延段変更テーブルＤＬＹＴＡＢ＿２は前記リードアドレスを受けて、時刻Ｔ２、Ｔ４、Ｔ１０、Ｔ１３にディレイ制御ＷＩＮＣＴＬ、粗調ディレイ制御ＣＤＬＹＣ、微調ディレイ制御ＦＤＬＹＣはそれぞれ（ＷＩＮＣＴＬ、ＣＤＬＹＣ、ＦＤＬＹＣ）＝（６、４０、１３）→（６、４０、１２）→（６、４０、８）→（６、４０、３）→（７、３９、１４）と変化している。一方、位相比較器ＣＭＰ１１、ＣＭＰ１２はクロックＣＫＡＦ、ＣＫＢＦ、ＣＫＢＦＤの位相を比較し比較結果を返すため、時刻Ｔ５、Ｔ６、Ｔ７において、クロック間の位相の前後関係がそれぞれＣＫＢＦ＜ＣＫＢＦＤ＜ＣＫＡＦと変化しているので、時刻Ｔ８において比較結果ＳＣＭＰ１１がハイレベルからローレベルへと変化している。この結果を受けて、スキュー情報を記録するため、時刻Ｔ３、Ｔ９、Ｔ１２において、ライトアドレスＷＡＤＲは００００→０００１→０００２と、ライトデータＷＤは（ＷＩＮＣＴＬ、ＣＤＬＹＣ、ＦＤＬＹＣ、スキュー情報）＝（６、４０、１３、Ｙｅｓ）→（６、４０、１２、Ｐｌｕｓ）→（６、４０、８、Ｐｌｕｓ）と変化している。一方、ライトイネーブルＷＥＮは時刻Ｔ３においてローレベルからハイレベルへと変化し、遅延段変更テーブルＤＬＹＴＡＢ＿２への書込みを実施する。ここで、クロックＣＫからクロックＣＫＡＦ、ＣＫＢＦまでのレイテンシは２クロックを仮定している。

図２４は図２１で述べた実施例の２回目のキャリブレーションにおける動作波形図を示している。まず、時刻Ｔ０において電圧情報ＶＶＡＬがＮＯＣＨＡＮＧＥから１．２ｔｏ１．０ｓ１へと遷移することで、遅延制御回路ＤＬＹＣＴＬ＿２は電圧１．２Ｖから１．０Ｖへの変更が速度１で開始されることを知る。同時に、電源電圧ＶＤＤは１．２Ｖから１．０Ｖへの降下を開始する。従って、クロックＣＫの立ち上がりに同期して時刻Ｔ１、Ｔ３、Ｔ５、Ｔ１１に、リードアドレスＲＡＤＲが前記電圧変更に応じた値００００→０００１→０００２→０００３→０００４へと変化する。遅延段変更テーブルＤＬＹＴＡＢ＿２は前記リードアドレスを受けて、時刻Ｔ２、Ｔ４、Ｔ６、Ｔ１２にディレイ制御ＷＩＮＣＴＬ、粗調ディレイ制御ＣＤＬＹＣ、微調ディレイ制御ＦＤＬＹＣを出力するが、1回目のキャリブレーションで取得したスキュー情報を用いて、アドレス０００１、０００２に対応する遅延量情報を更新し、（ＷＩＮＣＴＬ、ＣＤＬＹＣ、ＦＤＬＹＣ）＝（６、４０、１３）→（６、４０、１１）→（６、４０、７）→（６、４０、３）→（７、３９、１４）と変化している。一方、位相比較器ＣＭＰ１１、ＣＭＰ１２はクロックＣＫＡＦ、ＣＫＢＦ、ＣＫＢＦＤの位相を比較し比較結果を返すため、時刻Ｔ７、Ｔ８、Ｔ９において、クロック間の位相の前後関係がそれぞれＣＫＢＦ＜ＣＫＢＦＤ＜ＣＫＡＦと変化しているので、時刻Ｔ１０において比較結果ＳＣＭＰ１１がハイレベルからローレベルへと変化している。この結果を受けて、スキュー情報を記録するため、時刻Ｔ３、Ｔ５、Ｔ１１において、ライトアドレスＷＡＤＲは００００→０００１→０００２と、ライトデータＷＤは（ＷＩＮＣＴＬ、ＣＤＬＹＣ、ＦＤＬＹＣ、スキュー情報）＝（６、４０、１３、Ｙｅｓ）→（４０、１１、Ｙｅｓ）→（４０、７、Ｐｌｕｓ）へと変化している。一方、ライトイネーブルＷＥＮは時刻Ｔ３においてローレベルからハイレベルへと変化し、遅延段変更テーブルＤＬＹＴＡＢ＿２への書込みが実施される。

図２５は図２１で述べた実施例において、電圧変更情報が異なる場合の動作例を示している。まず、図２５（１）電圧降下時（速度１）のケースでは、電圧情報ＶＶＡＬから電圧１．２Ｖから１．０Ｖへ速度１で開始されることを通知されると、その開始電圧に応じて開始アドレスが、また、変更速度に応じてアドレスのインクリメントが行われる。ここでは、時刻Ｔ０に電圧情報ＶＶＡＬがＮＯＣＨＡＮＧＥから１．２ｔｏ１．０ｓ１へと変化した後、時刻Ｔ１にクロックＣＫがローレベルからハイレベルへと立ち上がったのに同期して、時刻Ｔ２からリードアドレスＲＡＤＲが００００→０００１→０００２→０００３→０００４へと変化している。次に、図２５（２）電圧上昇時（速度１）のケースでは、電圧情報ＶＶＡＬから電圧１．０Ｖから１．２Ｖへ速度１で開始されることを通知されると、その開始電圧に応じて開始アドレスが、変更速度に応じてアドレスのデクリメントが行われる。ここでは、時刻Ｔ０に電圧情報ＶＶＡＬがＮＯＣＨＡＮＧＥから１．０ｔｏ１．２ｓ１へと変化した後、時刻Ｔ１にクロックＣＫがローレベルからハイレベルへと立ち上がったのに同期して、時刻Ｔ２からリードアドレスＲＡＤＲが０１００→００ＦＦ→００ＦＥ→００ＦＤ→００ＦＣへと変化している。最後に、図２５（３）電圧降下時（速度２）のケースでは、電圧情報ＶＶＡＬから電圧１．２Ｖから１．０Ｖへ速度２で開始されることを通知されると、その開始電圧に応じて開始アドレスが、変更速度に応じてアドレスのインクリメントが行われる。ここでは、時刻Ｔ０に電圧情報ＶＶＡＬがＮＯＣＨＡＮＧＥから１．２ｔｏ１．０ｓ２へと変化した後、時刻Ｔ１にクロックＣＫがローレベルからハイレベルへと立ち上がったのに同期して、時刻Ｔ２からリードアドレスＲＡＤＲが００００→０００２→０００４→０００６→０００８へと変化している。ここで、速度２は速度１の２倍であると仮定しているので、アドレスを２番地ずつインクリメントすることで、電圧変更速度の差を吸収している。

図２６は図２１で述べた遅延制御機能に電圧センサを追加し、外部からの電圧情報ＶＶＡＬがなくても高精度な遅延制御を可能にしたものである。図２６（ａ）は遅延制御に関連するモジュール構成と接続を示し、図２６（ｂ）は遅延段変更テーブルＤＬＹＴＡＢ＿３の動作を示している。図２６（ａ）はウィンドウ生成遅延列ＷＩＮＤＬＹ、２つの位相比較器ＣＭＰ１１、ＣＭＰ１２、遅延制御回路ＤＬＹＣＴＬ＿３、電圧センサＶＭＯＮから構成される。遅延制御回路ＤＬＹＣＴＬ＿３は遅延段変更テーブルＤＬＹＴＡＢ＿３、アドレスジェネレータＧＥＮ＿３から構成される。２つの回路領域（例えば、第１図のＦＶＡとＮＦＶＡ）のクロックツリーの末端部はクロックＣＫＡＦ、ＣＫＢＦとしてそれぞれ入力され、クロックＣＫＡＦは直接位相比較器ＣＭＰ１１へ、また、クロックＣＫＢＦは位相制御ウインドウ生成遅延列ＷＩＮＤＬＹを通過したものがクロックＣＫＢＦＤとして比較器ＣＭＰ１１へ、他方は直接位相比較器ＣＭＰ１２へと接続される。位相比較器はクロック位相の比較結果ＳＣＭＰ１１、ＳＣＭＰ１２を遅延制御回路ＤＬＹＣＴＬ内のアドレスジェネレータＧＥＮ＿３へ出力する。位相の前後関係を判定できれば、位相比較結果のローレベルとハイレベルが逆であっても構わないのは図１９と同様である。アドレスジェネレータＧＥＮ＿３には電圧センサＶＭＯＮからの電圧情報ＶＶＡＬ＿３と回路領域ＦＶＡ、ＮＦＶＡに分配されるクロックと同位相のクロックＣＫが入力され、遅延段変更テーブルＤＬＹＴＡＢ＿３に対しては、リードアドレスＲＡＤＲ、ライドデータＷＤ、ライドアドレスＷＡＤＲ、ライトイネーブルＷＥＮを出力する。遅延段変更テーブルＤＬＹＴＡＢは位相制御ウインドウ生成遅延列ＷＩＮＤＬＹに対してディレイ制御信号ＷＩＮＣＴＬを、粗調ディレイと微調ディレイに対して遅延量制御信号ＣＤＬＹＣ、ＦＤＬＹＣを出力する。本実施例では、電圧情報ＶＶＡＬを外部レギュレータからではなく、内部に搭載する電圧センサＶＭＯＮから取得する点が異なるが、それ以外の動作は全く同様に行われる。例えば、遅延段変更テーブルにＤＬＹＴＡＢ＿３に粗調ディレイ、微調ディレイなどの変更履歴を保持して、キャリブレーションによりその履歴を更新する動作は同じである。このように電圧センサを内蔵することで、外部電圧レギュレータから電圧情報ＶＶＡＬをもらわなくても、精度の高い遅延量制御が可能となる。

図２７は図２６で述べた実施例の状態遷移図を示している。初期状態Ｓ１＿０でディレイロックドループ回路ＤＬＬは待機状態にあり、電圧情報ＶＶＡＬ＿３からの電圧変更開始のトリガを受けて状態Ｓ１＿１へと遷移する。その後、電圧情報ＶＶＡＬ＿３から電圧変更終了のトリガを受けると状態Ｓ１＿２へと遷移し初回のキャリブレーションを終了する。電圧情報ＶＶＡＬ＿３から再び電圧変更開始のトリガを受けると状態Ｓ１＿３へと遷移し、それ以降は電圧変更終了のトリガ、あるいは、電圧変更開始のトリガをうけて、状態Ｓ１＿４と状態Ｓ１＿３を交互に遷移する。

本願発明で述べたスキュー調整機能は、一般的に通信を行うモジュール間に用いられる。モジュール内には多数のクロックパスが存在するが、そのパス中から最適なパス同士を比較することで比較精度を向上させることができる。以下に具体例を２つ述べる。

図２８はディレイロックドループ回路ＤＬＬで位相差を削減するクロックパス同士の関係を示している。図２８（ａ）、図２８（ｂ）、図２８（ｃ）はモジュール０、モジュール１において、クロックツリー末端に接続されるフリップフロップまでのレイテンシと、パスの本数の分布の概念図である。ここでは、モジュール０とモジュール１の間に一定のスキューが存在するため（図２８（ａ）と図２８（ｂ））、このままではモジュール間の通信に対してクロック周波数の低減などの制約が生じる。そこでそれぞれの分布において、同じレイテンシを持つパス同士にディレイロックドループ回路ＤＬＬを接続しそれらのスキューを最小化することで、モジュール０とモジュール１のレイテンシの分布を重ね合わせることができる。このようにすれば、モジュール０とモジュール１の任意のフリップフロップ間のスキューが十分に小さくなり、任意のフリップフロップ間でクロック周波数を低減することなく通信が可能になる。

図２９はディレイロックドループ回路ＤＬＬで位相差を削減するクロックパス同士の関係を示している。図２９（ａ）、図２９（ｂ）、図２９（ｃ）はモジュール０、モジュール１において、クロックツリー末端に接続されるフリップフロップまでのレイテンシと、パスの本数の分布の概念図である。ここでは、モジュール０とモジュール１の間に一定のスキューが存在するため（図２９（ａ）と図２９（ｂ））、このままではモジュール間対してクロック周波数の低減などの制約が生じる。そこでそれぞれの分布において、通信を行うパス同士にディレイロックドループ回路ＤＬＬを接続しそれらのスキューを最小化する。このようにすれば、モジュール０とモジュール１の間でのクロックスキューが最小化できるので、タイミングマージンに余裕が生じ、データ転送クロック周波数の低減回避のみならず、データ転送クロックの高速化が可能になる。

図１は本発明の一実施の形態に係るデータ処理システムのブロックダイアグラムである。 図２は電圧変化量の定義を示す図である。 図３はディレイロックドループ回路ＤＬＬのディレイ変更回路部分の構成を例示するブロックダイアグラムである。 図４は微調ディレイ回路ＦＤＬＹの一例を示す回路図である。 図５には粗調ディレイ回路の一例を示す回路図である。 図６クロックの位相を合わせの概念を通常電圧状態での動作として示したタイミングチャートである。 図７はＤＶＦＳ制御対象領域ＦＶＡの電源を変更する場合の動作の概念を示したタイミングチャートである。 図８はディレイロックドループ回路ＤＬＬによる制御動作の推移を示すタイミングチャートである。 図９は比較回路ＣＭＰ１の一例としてダイナミックコンパレータを示す回路図である。 図１０は本願発明に係るデータ処理システムにおけるＤＶＦＳ制御動作のフローチャートである。 図１１はディレイロックドループ回路ＤＬＬを動作させる期間と停止させる期間を示したタイミングチャートである。 図１２は本願発明のディレイロックドループ回路ＤＬＬの動作を示す状態遷移図である。 図１３はＤＶＦＳ制御対象領域ＦＶＡに分配するクロックの周波数を電圧制御とともに低下させる場合だけでなく周波数を増加させる制御を行う半導体チップの一例を示すブロックダイアグラムである。 図１４はクロックゲーティング技術を採用した領域に本願発明のＤＶＦＳ制御を適用した例を示す説明図である。 図１５はＤＶＦＳ制御対象領域ＦＶＡに複数のクロックが分配される場合の例を示す半導体チップのブロックダイアグラムである。 図１６はレベル変換回路ＬＳの一例を示す回路図である。 図１７は図１６のレベル変換回路ＬＳの設置例を示す説明図である。 図１８はディレイの粗調回路ＣＤＲＹの別の例を示す回路図である。 図１９はディレイロックドループ回路ＤＬＬの別の実施の形態を示したブロック図である。 図２０は図１９の動作波形図である。 図２１は図１９で述べた遅延制御機能にキャリブレーション機能を追加してより高精度な遅延制御を可能にした実施の形態を示したブロック図である。 図２２は図２１で述べた実施の形態に関する状態遷移図である。 図２３は図２１で述べた実施の形態における１回目のキャリブレーションにおける動作波形図である。 図２４は図２１で述べた実施の形態における２回目のキャリブレーションにおける動作波形図である。 図２５は図２１で述べた実施の形態において電圧変更情報が異なる場合の動作例を示した波形図である。 図２６は図２１で述べた遅延制御機能に電圧センサを追加して外部からの電圧情報ＶＶＡＬがなくても高精度な遅延制御を可能にした別の実施の形態を示すブロック図である。 図２７は図２６で述べた実施の形態に関する状態遷移図である。 図２８はディレイロックドループ回路ＤＬＬで位相差を削減するクロックパス同士の関係を示した説明図である。 図２９はディレイロックドループ回路ＤＬＬで位相差を削減するクロックパス同士の別の関係を示した説明図である。

符号の説明

ＲＥＧ…レギュレータ
ＲＥＧＣＴＬ…レギュレータ制御回路
ＣＰＧ…クロックパルス発生回路
ＣＫ…クロック
ＤＬＬ…ディレイロックドループ回路
ＤＬＹ…ディレイ素子回路
ＣＴＬディレイ素子制御回路
ＦＶＡ …電圧・周波数変更回路ブロック
ＮＦＶＡ…電圧・周波数非変更町域
ＣＫＡ…ＦＶＡ領域へのクロック分配系
ＣＫＢ…ＮＦＶＡ領域へのクロック分配系
ＣＫＡＦ…ＦＶＡ領域へのクロック分配の末端部
ＣＫＢＦ…ＮＦＶＡ領域へのクロック分配の末端部
ＣＭＰ１…ＣＫＡＦとＣＫＢＦの位相比較回路
ＳＣＴＬ…電圧スルーレート調整回路
ＶＤＤＡ…ＦＶＡ領域印加電源
ＶＤＤＢ…ＦＶＡ領域以外に印加する電源
ＤＬＹＣＴＬ…粗調・微調回路制御部
ＦＳＭ…有限状態マシン
ＦＳＭＣ…ＦＳＭ制御信号
ＳＴＡＴＥ…ＦＳＭ状態通知信号
ＣＤＬＹ…粗調回路
ＦＤＬＹ…微調回路
ＳＥＬ…セレクタ
ＩＮＣ…ディレイ増加信号
ＤＥＣ…ディレイ減少信号
Ｕ/Ｄ…微調ディレイ回路の増減制御信号
ＦＤＥ…微調回路イネーブル信号
ＦＤＬＹＣ…微調回路制御信号
ＣＤＥ…粗調回路イネーブル信号
ＣＤＬＹＣ…粗調回路制御信号
ＵＤＣ…アップダウンカウンタ
ＵＤＣＯ…微調ディレイ段制御用ＵＤＣ出力
ＤＥＣＣ…でコーダ回路
ＳＹＮＣ…同期化回路
ＣＣ…カラム方向制御回路
ＲＣ…ＲＯＷ方向制御回路
ＲＩＮＣ…ロウ方向増加信号
ＲＤＥＣ…ロウ方向減少信号
ＣＯＬ０〜ＣＯＬｎ…カラム制御信号
ＲＯＷ０〜ＲＯＷm…ロウ方向制御信号
ＣＤＣ…粗調ディレイ段
ＬＳＷＣ…粗調ディレイ段内の切り替えスイッチ制御部
ＦＤＬＹＣＴＬ…微調回路制御部
ＦＤＳＬ…微長段選択信号
ＥＣＤＣ…擬似粗調ディレイ回路
ＣＤＣ…粗調単位ディレイ回路

Claims (18)

1. 電源供給ＬＳＩから供給される第１の電源電圧を用いて動作する第１の回路と、
   第２の電源電圧を用いて動作する第２の回路と、
   クロック信号を生成するクロック生成回路と、
   前記クロック生成回路で生成されたクロックを前記第１の回路及び第２の回路に伝達するクロックツリーと、
   前記クロックツリー上で前記第１の回路にクロックを伝達する経路と前記第２の回路にクロックを伝達する経路との間のクロック遅延調整を行って双方のクロックを同期化させるための複数の遅延段を有するクロック同期化回路と、
   前記第１の電源電圧の変更制御を前記電源供給LSIへ通知する制御回路と、を有し、
   前記第１の電源電圧を可変制御する際の電圧変更速度を、電圧およびプロセス条件に応じて、前記電源供給ＬＳＩに通知し、前記第１の回路の電圧を前記電圧変更速度において変更する際の前記第１の回路に供給されるクロックと、前記第２の回路に供給されるクロックとの位相を一致させる制御を実施する半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記クロック同期化回路は、前記可変遅延回路から出力されるクロックと前記スルー経路を伝播したクロックとの位相比較を行う第２の比較回路と、前記可変遅延回路による遅延の設定を制御する遅延制御回路とを有し、
   前記遅延制御回路は、前記第２の比較回路の比較結果に基づいて、前記スルー経路を伝播したクロックに対して前記可変遅延回路の出力にクロックサイクルの整数倍の遅延を設定し、
   前記第１の電源電圧を標準電圧から別の電圧に変更する指示に応答して、
   前記選択回路に前記可変遅延回路の出力を選択させてから、第１の比較回路の比較結果に基づいて可変遅延回路による遅延の設定を調整して、
   前記第１の回路に伝達されたクロックと前記第２の回路に伝達されたクロックとの位相同期化を制御する、半導体集積回路。
3. 前記第１の比較回路は、一方のクロックを差動入力段の活性化信号とし、他方のクロックを、当該クロックの駆動電圧の凡そ半分の電圧を参照電圧として差動増幅し、差動増幅結果をセンスしてラッチするダイナミックコンパレータである、請求項１に記載の半導体集積回路。
4. 前記第１の回路と前記第２の回路との間で情報伝達を行う信号線にレベル変換回路が介在され、
   前記レベル変換回路は、クロックドインバータ回路とその出力端子に入力端子が結合されたラッチ回路とを有し、
   前記クロックドインバータ回路は、一対のｐチャンネル型ＭＯＳトランジスタと一対のｎチャンネル型ＭＯＳトランジスタとの直列回路を有し、
   一方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのコモンゲートに信号が入力され、他方のｐチャンネル型ＭＯＳトランジスタのゲートにクロックが供給され、他方のｎチャンネル型ＭＯＳトランジスタのゲートに前記クロックの反転クロックが供給され、
   前記ラッチ回路は、前記他方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのカットオフ状態に呼応してラッチ状態にされる、請求項１に記載の半導体集積回路。
5. 前記第１の回路は、前記クロックツリーを伝播するクロックの後段への出力を選択的に抑止するクロックゲート回路と、前記クロックゲート回路の手前から分岐して前記クロックを伝播し前記クロックゲート回路から末端までのクロック遅延を模擬するクロックレプリカ回路とを更に有し、
   前記第１の位相比較回路は、前記クロックレプリカ回路に伝達されたクロックを、前記第２の回路に伝達されたクロックとの位相比較の対象とする、請求項１に記載の半導体集積回路。
6. 第１の電源電圧を用いて動作する第１の回路と、
   第２の電源電圧を用いて動作する第２の回路と、
   を有する半導体集積回路において、
   クロックを前記第１回路及び第２回路に伝達するクロックツリー上で前記第１の回路にクロックを伝達する経路と前記第２の回路にクロックを伝達する経路との間のクロック遅延調整を行って双方のクロックを同期化させるクロック同期化制御方法であって、
   制御回路が前記第１の電源電圧を変更する電圧変更処理と、
   前記処理中に前記クロック遅延調整を行ってクロックの同期化を制御するクロック同期化処理と、を含むクロック同期化制御方法。
7. 前記クロック同期化処理は、第１の回路に伝達されたクロックと前記第２の回路に伝達されたクロックとの位相比較を行う第１比較処理と、
   前記第１の位相比較処理による位相比較結果を用いて前記クロック遅延調整を行う第１遅延調整処理と、を含む請求項６記載のクロック同期化制御方法。
8. 前記半導体集積回路は前記第１の回路にクロックを伝達する経路にクロック同期化回路を有し、
   前記クロック同期化回路は、入力されたクロックに遅延を設定する可変遅延回路と、入力されたクロックに遅延を設定せずに通過させるスルー経路と、前記可変遅延回路から出力されるクロック又はスルー経路から出力されるクロックを選択する選択回路とを有し、
   前記選択回路は、前記第１電源電圧が標準電圧であるとき前記スルー経路を選択し、前記第１電源電圧が標準電圧でないとき前記可変遅延回路の出力を選択する、請求項６記載のクロック同期化制御方法。
9. 前記クロック同期化処理は、
   前記可変遅延回路から出力されるクロックと前記スルー経路を伝播したクロックとの位相比較を行う第２の比較処理と、
   前記第２の比較処理の比較結果に基づいて、前記スルー経路を伝播したクロックに対して前記可変遅延回路の出力にクロックサイクルの整数倍の遅延を設定する第２遅延設定処理と、を含み、
   前記第1遅延設定処理は、
   第１の電源電圧を標準電圧から別に電圧に変更する指示に応答して、前記選択回路に前記可変遅延回路の出力を選択させてから、前記第１の比較処理の比較結果に基づいて可変遅延回路による遅延の設定を調整して前記第１の回路に伝達されたクロックと前記第２の回路に伝達されたクロックとの位相同期化を制御する処理を含む、請求項８記載のクロック同期化制御方法。
10. 信号振幅の相違される第１クロックと第２クロックの位相を比較する位相比較回路を有する半導体集積回路であって、
    前記位相比較回路は、第１のクロックを差動入力段の活性化信号とし、第２のクロックを、当該クロックの駆動電圧の凡そ半分の電圧を参照電圧として差動増幅し、差動増幅結果をセンスしてラッチする、半導体集積回路。
11. 第１の電源電圧を用いて動作する第１の回路と、第２の電源電圧を用いて動作する第２の回路とを更に有し、
    前記位相比較回路による比較結果に基づいて、クロックを前記第１回路及び第２回路に伝達するクロックツリー上で前記第１の回路にクロックを伝達する経路と前記第２の回路にクロックを伝達する経路との間のクロック遅延調整を行って双方のクロックを同期化させる、請求項１０記載の半導体集積回路。
12. 前記第１回路と第２回路との間で情報伝達を行う信号線に介在されたレベル変換回路とを更に有し、
    前記レベル変換回路は、クロックドインバータ回路とその出力端子に入力端子が結合されたラッチ回路とを有し、
    前記クロックドインバータ回路は、一対のｐチャンネル型ＭＯＳトランジスタと一対のｎチャンネル型ＭＯＳトランジスタとの直列回路を有し、
    一方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのコモンゲートに信号が入力され、他方のｐチャンネル型ＭＯＳトランジスタのゲートにクロックが供給され、他方のｎチャンネル型ＭＯＳトランジスタのゲートに前記クロックの反転クロックが供給され、
    前記ラッチ回路は、前記他方のｐチャンネル型ＭＯＳトランジスタ及びｎチャンネル型ＭＯＳトランジスタのカットオフ状態に呼応してラッチ状態にされる、請求項１１記載の半導体集積回路。
13. 請求項１に記載の半導体集積回路において、さらに、前記第2の回路に分配されるクロックを、前記第1回路のクロックと比較する直前で、遅延回路を経由する第3のクロック信号と遅延回路を経由しない第4のクロック信号にさらに分岐させ、
    前記第１の回路に分配されるクロックと、前記第３のクロックとの位相を比較する第3の比較器と、
    前記第１の回路に分配されるクロックと、前記第4のクロックの位相を比較する第4の位相比較器と、
    遅延変更テーブルをさらに有し、
    前記遅延段制御では、前記第３、第４の位相比較器の比較結果と、前記遅延段変更テーブルに保持されたデータに従って、次サイクルの遅延変化量と、次サイクルの第３、第４比較器の比較時間間隔を制御することを特徴とする、半導体集積回路。
14. 請求項１３に記載の半導体集積回路において、前記遅延段制御では、第１の外部電圧レギュレータから電圧変更開始／終了の情報を取得し、電圧変更中は第２の遅延段変更テーブルに保持された遅延段変化量に従い遅延段数を変更することを特徴とした半導体集積回路。
15. 請求項１４記載の半導体集積回路において、さらに前記第３のクロックと前記第４のクロックが一定の位相差に収まっているかを判定する機構を有し、収まっていない場合は前記第3および第４のクロックの時間的相対的関係を位相情報として前記第２の遅延段変更テーブルに保持し、前記第２の遅延段変更テーブルに保持された位相情報を元に遅延段変更テーブルに保持された遅延段変更量を補正することを特徴とする、半導体集積回路。
16. 請求項１４に記載の半導体集積回路において、遅延段制御に際し、LSI内部に搭載された電圧センサからの電圧変更開始／終了の情報を取得し制御すること特徴とした半導体集積回路。
17. 請求項１３に記載の半導体集積回路において、前記第１回路及び前記第２回路において、それぞれの回路内のクロックツリー末端までのレイテンシが等しいパス同士を前記第１及び第２の位相比較器に接続することを特徴とする、半導体集積回路。
18. 請求項１３に記載の半導体集積回路において、前記第１回路及び第２回路において、通信を行うパス同士を前記第１及び第２の位相比較器に接続することを特徴とする、半導体集積回路。

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