KR20150009181A - 반도체 집적 회로 및 클럭 동기화 방법 - Google Patents

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Abstract

본 발명에 따르면, 복수의 반도체 칩에 인가되는 이종 전원전압을 갖는 복수 클럭 간의 스큐를 저감할 수 있고, 발진 신호를 이용하여 거친 동기화를 구현함으로써 클럭 동기화 회로의 면적을 최소화할 수 있는 반도체 집적 회로 및 클럭 동기화 방법이 제공된다.
본 발명에 따른 반도체 시스템은, 제1 레벨의 전압에서 제2 레벨의 전압으로 천이하는 제1 출력 클럭에 따라 구동되는 제1 반도체 칩; 제3 레벨의 전압에서 제4 레벨의 전압으로 천이하는 제2 출력 클럭에 따라 구동되는 제2 반도체 칩; 및 상기 제1 출력 클럭과 제2 출력 클럭을 입력받아, 제1 출력 클럭의 위상을 제2 출력 클럭의 위상에 동기시켜 출력하는 클럭 싱크로나이저를 포함하고, 상기 클럭 싱크로나이저는 발진 신호를 이용하여 동기화를 구현할 수 있다.

Description

반도체 집적 회로 및 클럭 동기화 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND CLOCK SYNCHRONIZATION METHOD}
본 발명은 반도체 집적 회로의 클럭 동기화 기술에 관한 것으로, 더욱 상세하게는 휴대 기기용 시스템 LSI, 마이크로 프로세서, 나아가서는 데이터 처리 시스템에 있어서 DVFS 제어에 적용하는 데에 유용한 기술이다.
반도체 집적 회로의 소비 전력을 삭감하기 위해서는 전원 전압을 저하시키는 것이 효과적이다. 왜냐하면, 반도체를 구성하는 트랜지스터의 소비전력은 전원 전압의 제곱에 비례하여 줄어들기 때문이다. 또한, 이 트랜지스터의 스위칭 동작 주파수는 전원 전압에 대략 비례하는 관계가 있다. 따라서, 논리 회로의 동작 주파수가 높지 않아도 되는 경우, 전원 전압을 저전압화하는 것과 동시에 동작 주파수를 감소시키는 것이 반도체 집적 회로의 저전력화에 유효하다. 이는 동적 전압 주파수 제어 기술(Dynamic Voltage Frequency Scaling)로 공지되어 있다.
이와 같이 DVFS 제어 기술은 저전력화에 유효한 개념이지만, 이 기술을 칩에 실장하기 위해서 다양한 과제가 해결되어야 한다. 그 중 하나로, 제1 반도체 칩에 인가되는 제1 클럭이 제1 레벨의 전압에서 제2 레벨의 전압으로 천이하고, 제2 반도체 칩에 인가되는 제2 클럭이 제3 레벨의 전압에서 제4 레벨의 전압으로 천이하는 경우, 각각의 반도체 칩에 인가되는 클럭의 전압 레벨이 서로 다르기 때문에 제1 클럭이 제1 레벨에서 제2 레벨로 천이하는 시간과, 제2 클럭이 제3 레벨에서 제4 레벨로 천이하는 시간이 서로 달라 제2 레벨로 천이되는 제1 클럭과 제4 레벨로 천이되는 제2 클럭에서 데이터를 검출하는데 소요되는 시간이 짧아지게 된다.
즉, 제1 클럭과 제2 클럭의 레벨 천이가 완료된 상태에서 제1 클럭과 제2 클럭의 데이터를 읽어 내야 하는데 제1 클럭과 제2 클럭이 각기 다른 레벨로 천이하므로 제1 클럭과 제2 클럭의 레벨 천이가 완료되는 시점이 서로 달라 두 클럭 중 레벨 천이가 나중에 완료되는 클럭에 맞춰 데이터를 읽어내야 한다. 그런데, 제1 클럭의 위상과 제2 클럭의 위상이 동기되지 않으면 데이터를 읽어낼 수 있는 시간이 더욱 짧아지게 된다.
따라서, 제1 클럭의 위상과 제2 클럭의 위상을 동기시켜 제1 칩과 제2 칩에 인가되는 제1 클럭과 제2 클럭 간의 클럭 스큐를 제거함으로써 각각의 클럭으로부터 데이터를 읽어낼 수 있는 충분한 시간을 확보하는 것이 필요하다.
일본공개특허 2010-118746호(2010. 5. 27. 공개)
본 발명에 따르면, 복수의 반도체 칩에 인가되는 이종 전원전압을 갖는 복수 클럭 간의 스큐를 저감할 수 있는 반도체 집적 회로 및 클럭 동기화 방법이 제공된다.
또한, 본 발명에 따르면, 발진 신호를 이용하여 거친 동기화를 구현함으로써 클럭 동기화 회로의 면적을 최소화할 수 있는 반도체 집적 회로 및 클럭 동기화 방법이 제공된다.
본 발명에 따른 반도체 시스템은, 제1 레벨의 전압에서 제2 레벨의 전압으로 천이하는 제1 출력 클럭에 따라 구동되는 제1 반도체 칩; 제3 레벨의 전압에서 제4 레벨의 전압으로 천이하는 제2 출력 클럭에 따라 구동되는 제2 반도체 칩; 및 상기 제1 출력 클럭과 제2 출력 클럭을 입력받아, 제1 출력 클럭의 위상을 제2 출력 클럭의 위상에 동기시켜 출력하는 클럭 싱크로나이저를 포함하고, 상기 클럭 싱크로나이저는 발진 신호를 이용하여 동기화를 구현할 수 있다.
본 발명의 일 태양에 따르면, 클럭 싱크로나이저는, 상기 제2 출력 클럭에 대응하는 제2 입력 클럭을 1 클럭 시간보다 1 단위 지연 시간만큼 적게 지연시킨 복제 클럭을 출력하는 레플리커 지연부; 상기 제1 출력 클럭에 대응하는 제1 입력 클럭과 상기 복제 클럭을 입력받아, 상기 제1 입력 클럭과 상기 복제 클럭의 라이징 에지 또는 폴링 에지의 논리 조합을 이용하여 상기 복제 클럭에 대응하는 제1 거친 지연 신호를 생성하는 제1 거친 지연부; 상기 제1 입력 클럭과 상기 제2 입력 클럭을 입력받아, 상기 제1 입력 클럭과 상기 제2 입력 클럭의 라이징 에지 또는 폴링 에지의 논리 조합을 이용하여 상기 제2 입력 클럭에 대응하는 제2 거친 지연 신호를 출력하는 제2 거친 지연부; 상기 제1 거친 지연 신호와 상기 제2 거친 지연 신호 중 어느 하나와 상기 제1 입력 클럭의 위상을 비교하여 보간 제어 신호를 생성하는 보간 제어 신호 생성부; 및 상기 보간 제어 신호를 이용하여 상기 제1 거친 지연 신호와 제2 거친 지연 신호를 선형적으로 보간한 내부 출력 신호를 출력하는 선형 보간부를 포함할 수 있다.
또한, 본 발명의 일 태양에 따르면, 보간 제어 신호 생성부는, 상기 제1 거친 지연 신호와 상기 제2 거친 지연 신호 중 어느 하나와 상기 제1 입력 클럭의 위상을 비교하여 위상차 신호를 출력하는 2단 타임-디지털 변환부; 및 상기 위상차 신호를 써모미터 코드의 보간 제어 신호로 변환하여 출력하는 보간 제어부를 포함할 수 있다.
또한, 본 발명의 다른 태양에 따른 반도체 시스템은, 제1 거친 지연부에 입력되는 상기 제1 입력 클럭의 터미널과 상기 제1 거친 지연부로부터 출력되는 상기 제1 거친 지연 신호의 터미널 사이에 상기 제1 거친 지연부와 병렬 연결된 제1 스위치; 상기 제2 거친 지연부에 입력되는 상기 제2 입력 클럭의 터미널과 상기 제2 거친 지연부로부터 출력되는 상기 제2 거친 지연 신호의 터미널 사이에 상기 제2 거친 지연부와 병렬 연결된 제2 스위치; 및 상기 제1 입력 클럭과 상기 제2 입력 클럭의 위상을 비교하고, 상기 제1 입력 클럭과 상기 제2 입력 클럭의 위상차가 소정의 설정값 이내이면 상기 제1 스위치 및 제2 스위치를 스위칭하도록 제어하는 위상 비교부를 더 포함할 수 있다.
또한, 본 발명의 다른 태양에 따르면, 제2 거친 지연부는, 상기 제1 입력 클럭과 상기 제2 입력 클럭의 레벨 천이에 따라 발진용 제어 클럭을 출력하는 제어 클럭 생성부; 상기 제어 클럭 생성부로부터 출력되는 발진용 제어 클럭에 응답하여 소정의 발진 주파수를 가진 발진신호를 단속적으로 생성하는 제어가능 오실레이터; 상기 제1 입력 클럭과 상기 제2 입력 클럭을 입력받아 상기 제1 입력 클럭과 상기 제2 입력 클럭 중 위상이 뒤진 클럭의 에지를 검출하여 발진 출력 제어 신호를 출력하는 에지 검출부; 상기 발진 출력 제어 신호에 제어되어 상기 제어가능 오실레이터로부터 출력되는 발진신호를 통과시키는 제3 스위치; 및 상기 제3 스위치를 통과한 발진신호의 제1 라이징 에지에 응답하여 제1 레벨로 천이하고, 상기 제2 입력 클럭에 대응하는 리셋신호에 응답하여 제2 레벨로 천이하는 제2 거친 지연 신호를 출력하는 에지 결합부를 포함할 수 있다.
또한, 본 발명의 다른 태양에 따른 선형 보간부는, 상기 보간 제어 신호에 스위칭되고, 상기 제1 거친 지연 신호를 입력받아 전원 전압 레벨을 반전시켜 출력하는 병렬연결된 제1 인버터군; 상기 보간 제어 신호에 스위칭되고, 제2 거친 지연 신호를 입력받아 접지 전압 레벨을 반전시켜 출력하는 병렬연결된 제2 인버터군; 및 상기 제1 인버터군의 출력과 상기 제2 인버터군의 출력을 병렬결합하여 반전시키는 인버터를 포함할 수 있다.
또한, 본 발명의 또 다른 태양에 따르면, 클럭 싱크로나이저는, 1 회 동작 동안, 상기 제1 출력 클럭과 상기 제2 출력 클럭의 위상 차에 대응하는 위상 검출 신호를 이용하여 상기 제1 출력 클럭에 대응하는 제1 입력 클럭의 위상을 소정의 제1 설정치 내로 보정하는 거친 지연 블럭; 및 상기 제1 출력 클럭의 위상과 상기 제2 출력 클럭의 위상을 비교하여 상기 거친 지연 블럭으로부터 출력되는 거친 지연 신호의 위상을 소정의 제2 설정치 내로 보정하는 미세 지연 블럭을 포함할 수 있다.
또한, 본 발명의 또 다른 태양에 따르면, 거친 지연 블럭은, 상기 제1 출력 클럭의 위상과 상기 제2 출력 클럭의 위상 차를 검출하고, 상기 위상 차에 대응하는 위상 검출 신호를 주기적으로 출력하는 거친 위상 검출부; 상기 위상 검출 신호를 이용하여 단발성 인에이블 신호를 생성하는 단발성 작동부; 상기 단발성 인에이블 신호에 응답하여 발진 신호를 출력하는 링 오실레이터; 상기 발진 신호의 길이를 계수하여 출력하는 카운터; 및 상기 카운터의 출력에 대응하여 상기 제1 입력 클럭을 지연시키고, 거친 지연 신호를 출력하는 거친 지연 라인을 포함할 수 있다.
또한, 본 발명의 또 다른 태양에 따르면, 단발성 작동부는, 상기 위상 검출 신호와 전원 전압을 논리 조합하여 단발성 인에이블 신호를 출력하는 논리 회로를 포함할 수 있다.
또한, 본 발명의 또 다른 태양에 따르면, 단발성 인에이블 신호는 상기 제1 출력 클럭과 상기 제2 출력 클럭 간의 위상 차를 의미한다.
또한, 본 발명의 또 다른 태양에 따르면, 링 오실레이터는 바이어스 전압을 이용하여 구현될 수 있다.
또한, 본 발명의 또 다른 태양에 따르면, 상기 카운터는 상기 링 오실레이터로부터 출력되는 발진 신호의 라이징 에지로부터 상기 단발성 인에이블 신호가 디저블 되는 순간까지의 라이징 에지의 개수를 계수하여 디지털 클럭으로 출력할 수 있다.
또한, 본 발명의 또 다른 태양에 따르면, 거친 지연 라인은, 상기 카운터로부터 출력되는 디지털 클럭을 디코딩하는 디코더; 상기 제1 입력 클럭을 상기 디코더로부터 출력되는 디코딩 값에 대응하여 지연시키는 직렬연결된 복수의 단위 지연 셀; 및 상기 카운터로부터 출력되는 디지털 클럭에 제어되어 상기 복수의 단위 지연 셀의 출력 중 어느 하나를 선택하는 멀티플렉서를 포함한다.
또한, 본 발명의 또 다른 태양에 따르면, 상기 단위 지연 셀의 지연 시간은 상기 링 오실레이터가 생성하는 클럭 주파수의 1주기와 동일하다.
또한, 본 발명의 또 다른 태양에 따르면, 미세 지연 블럭은, 상기 제2 입력 클럭의 주파수가 높아질수록 분주수를 늘리는 가변 분주부; 상기 제1 출력 클럭과 상기 제2 출력 클럭의 위상을 비교하여 위상차 검출 신호를 출력하는 미세 위상 검출부; 상기 분주수에 대응하여 동작 주파수를 달리하고, 상기 위상차 검출 신호에 응답하여 위상 제어 신호를 출력하는 미세 위상 제어부; 및 상기 위상 제어 신호에 제어되어 상기 거친 지연 신호의 위상을 보상하는 미세 지연 라인을 포함할 수 있다.
또한, 본 발명의 또 다른 태양에 따르면, 미세 지연 라인은, 서로 다른 지연 크기를 가진 직렬연결된 지연셀을 포함하고, 입력되는 상기 거친 지연 신호를 상기 위상 제어 신호에 따라 서로 다른 지연 크기로 지연시키는 리얼 지연 라인; 및 상기 리얼 지연 라인과 동일한 구조로 병렬 배치되고, 상기 제2 입력 클럭을 그대로 통과시키는 더미 지연 라인을 포함한다.
본 발명에 따르면, 복수의 반도체 칩에 인가되는 이종 전원전압을 갖는 복수 클럭 간의 스큐를 저감할 수 있고, 발진 신호를 이용하여 거친 동기화를 구현함으로써 클럭 동기화 회로의 면적을 최소화할 수 있다.
도 1은 본 발명의 일실시례에 따른 반도체 집적 회로의 전체 블럭 구성도,
도 2는 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로도,
도 3은 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 타이밍도,
도 4는 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로 내 거친 지연부 회로도,
도 5는 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로 내 거친 지연 타이밍도,
도 6은 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로 내 선형 보간부 회로도,
도 7은 본 발명의 다른 실시례에 따른 하이브리드형 클럭 동기화 회로도,
도 8a는 본 발명의 다른 실시례에 따른 거친 블럭의 동작 파형도,
도 8b는 본 발명의 다른 실시례에 따른 미세 블럭의 동작 파형도,
도 9는 본 발명의 다른 실시례에 따른 위상 검출부(710)와 단발성 작동부(720)의 구체 회로도,
도 10은 본 발명의 다른 실시례에 따른 링 오실레이터(730)의 구체 회로도,
도 11은 본 발명의 다른 실시례에 따른 거친 지연 라인(750)의 구체 회로도,
도 12a는 본 발명의 다른 실시례에 따른 위상차 제어부(780)의 구체 회로도,
도 12b는 본 발명의 다른 실시례에 따른 SAR 제어부의 구체 회로도,및
도 13은 본 발명의 다른 실시례에 따른 미세 지연 라인의 구체 회로도이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시례를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시례와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시례에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 1은 본 발명의 일실시례에 따른 반도체 집적 회로의 전체 블럭 구성도로서, 클럭 동기화기(110), 제1 반도체 칩(120), 및 제2 반도체 칩(130)을 포함한다.
클럭 동기화기(110)는 제1 출력 클럭(CKout1)과 제2 출력 클럭(CKout2)을 입력받아, 제1 반도체 칩(120)에 인가되는 제1 출력 클럭(CKout1)의 위상을 제2 반도체 칩(130)에 인가되는 제2 출력 클럭(CKout2)의 위상에 동기시켜 출력한다.
제1 반도체 칩(120)은 제1 레벨의 전압에서 제2 레벨의 전압으로 천이하는 제1 출력 클럭(CKout1)에 따라 구동된다.
제2 반도체 칩(130)은 제3 레벨의 전압에서 제4 레벨의 전압으로 천이하는 제2 출력 클럭(CKout2)에 따라 구동된다.
도 2는 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로도이고, 도 3은 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 타이밍도이다.
본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로는, 레플리커 지연부(210), 제1 거친 지연부(220), 제2 거친 지연부(230), 제1 스위치(240), 제2 스위치(250), 2단 타임-디지털 변환부(260), 보간 제어부(270), 및 선형 보간부(280)를 포함한다.
레플리커 지연부(210)는 입력되는 제2 입력 클럭(CKin2)을 1 클럭시간(Tck)보다 1 단위지연시간(Tunit-delay) 작은 시간만큼 지연시켜 복제 클럭(CKrpl)을 출력한다.
제1 거친 지연부(220)는 제1 입력 클럭(CKin1)과 복제 클럭(CKrpl)을 입력받아, 두 클럭의 라이징 에지(rising edge) 또는 폴링 에지(falling edge)의 논리 조합을 이용하여 복제 클럭(CKrpl)에 대응하는 제1 거친 지연 신호(OCDU1)를 출력한다.
제2 거친 지연부(230)는 제1 거친 지연부(220)와 동일한 구조로, 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2)을 입력받아, 두 클럭의 라이징 에지 또는 폴링 에지의 논리 조합을 이용하여 제2 입력 클럭(CKin2)에 대응하는 제2 거친 지연 신호(OCDU2)를 출력한다.
제1 스위치(240) 및 제2 스위치(250)는 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2)의 위상차가 소정의 설정값 이내이면 턴온된다. 즉, 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2)의 위상차가 소정의 설정값 이내이면, 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2)은 각각 제1 거친 지연부(220) 및 제2 거친 지연부(230)를 바이패스 한다.
여기서, 설정값은 선형 보간부(280)에서 두 클럭간의 위상을 보정할 수 있는 크기에 따라 결정될 수 있다. 예컨대, 도시되지는 않았으나, 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2)의 위상을 비교하는 위상 비교부를 더 포함할 수 있고, 위상 비교부는 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2)의 위상차가 1ns(= TCKin1 - TCKin2 또는 TCKin2 - TCKin1) 이내이면 스위칭 신호를 출력하여 제1 스위치(240) 및 제2 스위치(250)를 턴온시킨다.
2단 타임-디지털 변환부(260)는 제1 거친 지연 신호(OCDU1)와 제2 거친 지연 신호(OCDU2) 중 어느 하나와 제1 입력 클럭(CKin1)의 위상을 비교하고, 그 위상차를 2진 코드(binary code)로 된 위상차 신호로 출력한다.
보간 제어부(270)는 2진 코드의 위상차 신호를 써모미터 코드(thermometer code)의 보간 제어신호로 변환하여 출력한다.
선형 보간부(280)는 보간 제어신호를 이용하여 제1 거친 지연 신호(OCDU1)와 제2 거친 지연 신호(OCDU2)를 선형적으로 보간한 내부 출력 신호(OUTint)를 출력한다.
도 4는 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로 내 거친 지연부 회로도이고, 도 5는 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로 내 거친 지연 타이밍도이다.
본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로 내 거친 지연부는, 제어 클럭 생성기(410), 제어가능 오실레이터(420), 에지 검출부(430), 제3 스위치(440), 및 에지 결합기(450)를 포함한다.
제어 클럭 생성기(410)는 제1 입력 클럭(CKin1)이 "H"레벨로, 제2 입력 클럭(CKin2)이 "L"레벨로 천이이면 "L"상태에서 "H"상태로 천이하고, 제1 입력 클럭(CKin1)이 "L"레벨로, 제2 입력 클럭(CKin2)이 "H"레벨로 천이이면 "H"상태에서 "L"상태로 천이하는 발진용 제어 클럭을 생성하여 출력한다. 본 발명의 일실시례에 따른 제어 클럭 생성기(410)는 RS F/F, D F/F, T F/F, 및 JK F/F 중 어느 하나이거나 이들의 조합일 수 있다.
제어가능 오실레이터(420)는 제어 클럭 생성기(410)로부터 출력되는 발진용 제어 클럭에 응답하여 소정의 발진 주파수를 가진 발진신호(OUTosc)를 단속적으로 생성한다. 구체적으로, "H"상태로 천이하는 발진용 제어 클럭에 응답하여 발진신호를 생성하고, "L"상태로 천이하는 발진용 제어 클럭에 응답하여 발진신호(OUTosc)의 마지막 라이징 에지를 생성한다.
에지 검출부(430)는 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2)을 입력받아 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2) 중 위상이 뒤진 클럭의 에지를 검출하여 단안정 상태의 발진 출력 제어 신호(CTRL)를 출력한다. 즉, 에지 검출부(430)는 제1 입력 클럭(CKin1)과 제2 입력 클럭(CKin2) 중 위상이 뒤진 클럭의 라이징 에지 및 폴링 에지에 각각 단안정 상태의 발진 출력 제어 신호(CTRL)를 출력함으로써 펄스를 캡쳐한다. 그리고, 에지 검출기(430)는 제2 입력 클럭(CKin2)의 폴링 에지에 응답하여 생성되는 리셋신호(Reset)를 이용하여 에지 결합기(450)를 리셋시킨다.
제3 스위치(440)는 에지 검출부(430)로부터 출력되는 발진 출력 제어 신호(CTRL)에 스위칭 되고, 발진 출력 제어 신호(CTRL)가 "H" 상태인 동안, 제어가능 오실레이터(420)로부터 출력되는 발진신호(OUTosc)를 통과시킨다.
에지 결합기(450)는 제3 스위치(440)를 통과한 발진신호(INcpt)의 첫 라이징 에지에 응답하여 "H"상태로 천이하고, 제2 입력 클럭(CKin2)의 폴링 에지에 응답하여 "L"상태로 천이하는 제2 거친 지연 신호(OCDU2)를 출력한다.
도 6은 본 발명의 일실시례에 따른 개 루프형 클럭 동기화 회로 내 선형 보간부 회로도로서, 선형 보간부(280)는 보간 제어신호를 이용하여 제1 거친 지연 신호(OCDU1)와 제2 거친 지연 신호(OCDU2)를 선형적으로 보간한 내부 출력 신호(OUTint)를 출력한다.
선형 보간부(280)는 보간 제어신호(T0, T1, ..., T15)에 스위칭되고, 제1 거친 지연 신호(OCDU1)를 입력받아 전원전압 레벨을 반전시켜 출력하는 병렬연결된 제1 인버터군(611, 612, ..., 626), 보간 제어신호(T0, T1, ..., T15)에 스위칭되고, 제2 거친 지연 신호(OCDU2)를 입력받아 접지전압 레벨을 반전시켜 출력하는 병렬연결된 제2 인버터군(631, 632, ..., 646), 제1 인버터군(611, 612, ..., 626)의 출력과 제2 인버터군(631, 632, ..., 646)의 출력을 병렬연결하여 반전시키는 인버터(650)를 포함한다.
예컨대, 도 3에 도시된 바와 같이, 제1 거친 지연 신호(OCDU1)와 제2 거친 지연 신호(OCDU2)를 보간하는 경우, 각각의 인버터군에는 16개의 인버터가 병렬연결되어 있고, 제1 인버터군 내 16개의 인버터 중 6개가 턴온되면, 제2 인버터군 내 16개의 인버터 중 10개가 턴온된다. 그에 따라, 제2 거친 지연 신호(OCDU2)의 전류가 더 많이 흐르기 때문에, 보간된 신호의 위상은 제2 거친 지연 신호(OCDU2)의 위상에 가까워지게 된다.
여기서, 각각의 인버터군 내 인버터의 스위칭 동작은 당해 분야의 통상의 지식을 가진 자에게 자명한 사항이므로 생략하기로 한다(한국특허출원 1993-21729호 참조).
도 7은 본 발명의 다른 실시례에 따른 하이브리드형 클럭 동기화 회로도이고, 도 8a는 본 발명의 다른 실시례에 따른 거친 지연 블럭의 동작 파형도이고, 도 8b는 본 발명의 다른 실시례에 따른 미세 지연 블럭의 동작 파형도이다.
본 발명의 다른 실시례에 따른 하이브리드형 클럭 동기화 회로는, 거친 지연 블럭과 미세 지연 블럭으로 구성된다. 거친 지연 블럭은 거친 위상 검출부(710), 단발성 작동부(720), 링 오실레이터(730), 카운터(740), 및 거친 지연 라인(750)을 포함하고, 미세 지연 블럭은 가변 분주부(760), 미세 위상 검출부(770), 미세 위상 제어부(780), 및 미세 지연 라인(790)을 포함한다.
본 발명의 다른 실시례에 따른 거친 지연 블럭에 관하여 개략적으로 설명하면 다음과 같다. 거친 위상 검출부(710)가 위상 검출 신호를 주기적으로 출력하면, 단발성 작동부(720)는 단발성 인에이블 신호(EN)를 생성하고, 링 오실레이터(730)가 동작하기 시작하여 발진 신호(CKosc.)를 출력하고, 카운터(740)가 발진 신호(CKosc.)의 라이징 에지를 카운트하여 발진 신호(CKosc.)의 주기 수를 출력하면, 거친 지연 라인(750)은 제1 입력 클럭(CKin1)을 지연시켜 거친 지연 신호(CKcoarse)로 출력한다. 결국, 거친 블럭은 1 싸이클 동안만 동작하여 링 오실레이터(730)의 1 주기에 해당하는 시간(600ps) 이내로 제1 입력 클럭(CKin1)의 위상차를 줄일 수 있다.
도 9는 본 발명의 다른 실시례에 따른 거친 위상 검출부(710)와 단발성 작동부(720)의 구체 회로도이다.
거친 위상 검출부(710)는 제1 출력 클럭(CKout1)의 위상과 제2 출력 클럭(CKout2)의 위상 차를 검출하여 위상 검출 신호(S1)를 주기적으로 출력한다. 단발성 작동부(720)는 거친 고정 후 미세 고정 중에 거친 고정 동작이 반복되는 것을 방지한다. 이를 위하여 단발성 작동부(720)는 위상 검출 신호를 반전시키는 제1 인버터(721), 제1 인버터(721)의 출력을 클럭 신호로 입력받고 전원전압을 데이터 신호로 입력받아 출력하는 D F/F(722), D F/F(722)의 출력을 반전시키는 제2 인버터(723), 위상 검출 신호와 제2 인버터(723)의 출력을 논리곱하여 1회만 인에이블되는 단발성 인에이블 신호(EN)를 출력하는 앤드게이트(724)를 포함한다.
구체적으로, 제1 출력 클럭(CKout1)의 라이징 에지시 위상 검출 신호(S1)와 단발성 인에이블 신호(EN)가 "H"상태로 천이하고, 이후 제2 출력 클럭(CKout2)의 라이징 에지시 제1 D F/F(711)이 리셋 신호(Reset)를 출력하면, 위상 검출 신호(S1)와 단발성 인에이블 신호(EN)가 "L"상태로 천이한다. 위상 검출 신호(S1)가 "H"상태에서 "L"상태로 천이하면, 단발성 작동부(720) 내 제2 인버터(723)의 출력(S2)은 "H"상태에서 "L"상태로 천이한다. 이후, 제1 출력 클럭(CKout1)과 제2 출력 클럭(CKout2)이 라이징 에지를 발생하더라도 단발성 작동부(720) 내 인버터(723)의 출력(S2)은 여전히 "L"상태를 유지하여 앤드 게이트(724)는 "L" 상태의 단발성 인에이블 신호(EN)를 유지한다. 즉, "H"상태의 단발성 인에이블 신호(EN)는 제1 출력 클럭(CKout1)과 제2 출력 클럭(CKout2) 간의 위상 차를 의미한다.
도 10은 본 발명의 다른 실시례에 따른 링 오실레이터(730)의 구체 회로도로서, 링 오실레이터(730)는 단발성 인에이블 신호(EN)와 링 오실레이터(730)의 출력신호를 부정논리곱하는 낸드게이트(1010), 낸드게이트(1010)의 출력을 반전시켜 출력하는 직렬연결된 복수의 인버터(1020, ..., 10N0)를 포함하여, 소정 주파수의 발진 클럭 신호(CKosc.)를 출력한다.
링 오실레이터(730)는 바이어스 전압을 사용하여 지연 셀을 구현함으로써 전원전압이 변화하더라도 인버터 내부에 흐르는 전류(Id)가 일정하여 개별 지연 셀의 지연 시간(Td)이 변화하지 않도록 한다.
카운터(740)는 링 오실레이터(730)로부터 출력되는 발진 신호(CKosc.)의 라이징 에지로부터, 단발성 인에이블 신호(EN)가 디저블되는 순간까지의 라이징 에지의 개수를 카운트 하여 디지털 클럭으로 출력한다.
도 11은 본 발명의 다른 실시례에 따른 거친 지연 라인(750)의 구체 회로도로서, 거친 지연 라인(750)은 카운터(740)로부터 출력되는 클럭 수에 대응하여 입력되는 제1 입력 클럭(CKin1)을 지연시켜 거친 지연 신호(CKcoarse)로 출력한다. 거친 지연 라인(750)은 카운터로부터 출력되는 디지털 클럭을 디코딩하는 디코더(1110), 입력되는 입력 클럭(CKin)을 디코더(1110)로부터 출력되는 디코딩 값(I[3:0])에 해당하는 만큼 지연시키는 직렬연결된 복수의 단위 지연 셀(1111, 1112, ..., 111g), 카운터로부터 출력되는 디지털 클럭에 제어되어 복수의 단위 지연 셀의 출력 중 어느 하나를 선택하는 멀티플렉서(1130)를 포함한다. 그리고, 개별 단위 지연 셀은 디코딩 값을 인버팅한 값과 자신에 입력되는 클럭(CKdi)을 부정논리곱하는 낸드게이트(1141), 낸드게이트(1141)의 출력을 반전시켜 출력하는 직렬연결된 복수의 인버터(1142, ..., 114N), 그리고, 디코딩 값과 자신에 입력되는 클럭(CKdi)을 논리곱하는 앤드게이트(1150)를 포함한다. 여기서, 단위 지연 셀의 지연 시간은 링 오실레이터(730)에서 발생하는 클럭의 주파수의 1 주기와 동일하다.
본 발명의 다른 실시례에 따른 미세 지연 블럭에 관하여 개략적으로 설명하면 다음과 같다.
미세 지연 블럭은 600ps 이내의 위상 차에 대하여, 미세 위상 제어부(780)를 이용하여 미세 지연 라인(790)에서 순차로 320ps, 160ps, 80ps, 40ps, 20ps, 10ps 크기로 변화시키면서 6 싸이클 동안 위상차를 10ps 이내로 줄일 수 있다.
예컨대, 거친 지연 블럭의 동작 후 제1 출력 클럭(CKout1)의 위상이 제2 출력 클럭(CKout2)의 위상보다 340ps 만큼 앞서는 경우, 미세 위상 제어부(780)는 미세 지연 라인(790)을 제어하여 제1 출력 클럭(CKout1)의 위상을 320ps 만큼 지연시켜 제1 출력 클럭(CKout1)과 제2 출력 클럭(CKout2)의 위상차를 20ps로 줄인다. 이때에도, 제1 출력 클럭(CKout1)의 위상이 제2 출력 클럭(CKout2)의 위상보다 20ps 만큼 앞서므로 미세 위상 검출부(770)는 "H"상태 신호를 발생시키고, 미세 위상 제어부(780)는 미세 지연 라인(790)을 제어하여 제1 출력 클럭(CKout1)의 위상을 다시 160ps 만큼 지연시킨다. 이때에는 제1 출력 클럭(CKout1)의 위상이 제2 출력 클럭(CKout2)의 위상보다 140ps 만큼 뒤지므로 미세 위상 검출부(770)는 "L"상태 신호를 발생시킨다. 그러면, 다음 주기에서는 160ps 지연 크기 대신 80ps 지연 크기로 변화시켜 위의 과정을 반복하게 된다. 이러한 방식으로 40ps, 20ps, 10ps 크기를 모두 제어한 후 10ps 이내로 위상 차이를 줄일 수 있다.
가변 분주부(760)는 입력 클럭의 주파수에 따라 미세 위상 제어부(780)의 동작 주파수를 변경시킨다. 예컨대, 입력 클럭의 주파수가 2.0GHz 초과하면 입력 클럭을 3분주하고, 1 ~ 2GHz이면 입력 클럭을 2분주하고, 그리고, 1GHz이하이면 입력 클럭 그대로 통과시킨다. 이는 입력 클럭의 주파수가 높은 경우, 미세 위상 제어부가 위상 제어 신호를 출력하기 전에 다음 클럭이 발생하게 되어 위상차 검출 신호에 의해 위상 제어 신호를 결정하지 못하는 에러의 유발을 방지하기 위함이다.
미세 위상 검출부(770)는 제2 출력 클럭(CKout2)의 위상과 제1 출력 클럭(CKout1)의 위상을 비교하여 "H"상태 신호 또는 "L"상태 신호의 위상차 검출 신호를 출력한다.
도 12a는 본 발명의 다른 실시례에 따른 위상 제어부(780)의 구체 회로도로서, 미세 위상 제어부(780)는 미세 위상 검출부(770)로부터 출력되는 부호에 따라 미세 지연 라인(790)에서의 미세 지연의 크기를 제어한다. 즉, 미세 위상 검출부(770)는 제1 출력 클럭(CKout1)과 제2 출력 클럭(CKout2) 중 위상이 앞선 출력 클럭의 라이징 에지에서 "H"상태로 천이하고, 뒤진 출력 클럭의 라이징 에지에서 "L"상태로 천이하는 위상 검출 신호를 주기적으로 출력한다.
전체 동작을 설명하면 다음과 같다.
초기 리셋 신호(reset)가 인가되면, 복수의 직렬연결된 SAR 제어부(1210: 1211 ~ 1216)는 '000000'의 SAR 제어신호(B[5:0])를 출력한다. 리셋 신호(reset)가 "L"상태로 천이되면, 제1 SAR 제어부(1211)는 초기값으로 인에이블 터미널(enable)은 "L"상태, 비트 터미널(bit)은 "L"상태이므로 리셋신호(reset)가 쉬프트 터미널(shift)에 인가되면 비트 터미널(bit)에서 출력되는 제1 SAR 제어신호(B[5])는 "H"상태로 천이한다.
제2 출력 클럭(CKout2)의 연속되는 다음번째 라이징 에지시, 제1 SAR 제어부(1211)의 컴프 터미널(comp)에 입력되는 위상 검출 신호(comp_out)의 값이 비트 터미널(bit)로 전달되며, 그때의 위상 검출 신호(comp_out)는 미세 지연 라인(790)을 거친 제1 출력 클럭(CKout1)과 제2 출력 클럭(CKout2)의 위상차에 의해 결정되는 "H"상태 또는 "L"상태의 신호이다.
그리고, 제1 SAR 제어신호(B[5])가 위상 검출 신호(comp_out)에 의해 결정될 때, 제2 SAR 제어신호(B[4])가 "H"상태로 천이한다.
그 후, 제1 SAR 제어부(1211)의 인에이블 터미널(enable)을 "H"상태로 천이시킴으로써 제1 SAR 제어신호(B[5])가 제1 SAR 제어부(1211)의 컴프 터미널(comp)에 입력된 위상 검출 신호(comp_out)의 값을 유지하고, 제2 SAR 제어신호(B[4])를 획득하기 위한 위상 검출 신호(comp_out)를 검출하게 된다.
한편, 도 12b는 SAR 제어부의 구체 회로도로서, 각각의 SAR 제어부(1211, ..., 1216)는 3:1 멀티플렉서(1240)와 D F/F(1250)으로 구성된다.
그리고, 3:1 멀티플렉서(1240)는 다음의 표1의 같이 동작하는바, 입력되는 인에이블 터미널(enable)값이 "H"상태이면, 비트 터미널(bit)에 저장된 값이 출력된다. 인에이블 터미널(enable)값이 "L"상태이고, 비트 터미널(bit)에 저장된 값이 "H"상태이면, 컴프 터미널(comp)값이 출력되면서 컴프 터미널(comp)값이 비트 터미널(bit)에 저장된다. 마지막으로, 인에이블 터미널(enable)값이 "L"상태이고, 비트 터미널(bit)에 저장된 값이 "L"상태이면 쉬프트 터미널(shift)값이 출력된다.
enable bit selection operation
1 X bit memorization
0 1 comp data load
0 0 shift shift right
도 13은 본 발명의 다른 실시례에 따른 미세 지연 라인의 구체 회로도로서, 미세 지연 라인(790)은 리얼 지연 라인(1320)과 더미 지연 라인(1310)을 포함한다.
리얼 지연 라인(1320)은 320ps, 160ps, 80ps, 40ps, 20ps, 10ps 크기의 직렬연결된 지연셀을 포함하여 입력되는 거친 지연 신호(CKcoarse)를 미세 위상 제어부(780)의 위상 제어 신호에 따라 320ps, 160ps, 80ps, 40ps, 20ps, 10ps 크기로 위상을 지연시킬 수 있다.
더미 지연 라인(1310)은 리얼 지연 라인(1320)과 동일한 구조로 병렬 배치되고, 입력되는 제2 입력 클럭(CKin2)을 그대로 통과시킨다.
여기서, 인버터 하나의 지연 크기가 20 내지 30 ps 이므로 10ps의 지연을 구현하기 위하여 더미 지연 라인(1310)을 추가하여 상대적인 지연 크기를 이용한다. 아울러 리얼 지연 라인(1320)과 더미 지연 라인(1310)이 동시에 공급 전압의 변화를 경험하므로 더미 지연 라인(1310)을 이용한 미세 지연 라인(790)은 공급 전압의 변화에 둔감하다는 장점이 있다.
이상과 같이, 본 발명은 비록 한정된 실시례와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형 가능함은 물론이다.
210: 레플리커 지연부 220: 제1 거친 지연부
230: 제2 거친 지연부 240: 제1 스위치
250: 제2 스위치 260: 2단 타임-디지털 변환부
270: 보간 제어부 280: 선형 보간부
710: 거친 위상 검출부 720: 링 오실레이터
730: 링 오실레이터 740: 카운터
750: 거친 지연 라인 760: 가변 분주부
770: 미세 위상 검출부 780: 미세 위상 제어부
790: 미세 지연 라인

Claims (16)

  1. 제1 레벨의 전압에서 제2 레벨의 전압으로 천이하는 제1 출력 클럭에 따라 구동되는 제1 반도체 칩;
    제3 레벨의 전압에서 제4 레벨의 전압으로 천이하는 제2 출력 클럭에 따라 구동되는 제2 반도체 칩; 및
    상기 제1 출력 클럭과 제2 출력 클럭을 입력받아, 제1 출력 클럭의 위상을 제2 출력 클럭의 위상에 동기시켜 출력하는 클럭 싱크로나이저를 포함하고,
    상기 클럭 싱크로나이저는 발진 신호를 이용하여 동기화를 구현하는 반도체 시스템.
  2. 제1항에 있어서, 상기 클럭 싱크로나이저는,
    상기 제2 출력 클럭에 대응하는 제2 입력 클럭을 1 클럭 시간보다 1 단위 지연 시간만큼 적게 지연시킨 복제 클럭을 출력하는 레플리커 지연부;
    상기 제1 출력 클럭에 대응하는 제1 입력 클럭과 상기 복제 클럭을 입력받아, 상기 제1 입력 클럭과 상기 복제 클럭의 라이징 에지 또는 폴링 에지의 논리 조합을 이용하여 상기 복제 클럭에 대응하는 제1 거친 지연 신호를 생성하는 제1 거친 지연부;
    상기 제1 입력 클럭과 상기 제2 입력 클럭을 입력받아, 상기 제1 입력 클럭과 상기 제2 입력 클럭의 라이징 에지 또는 폴링 에지의 논리 조합을 이용하여 상기 제2 입력 클럭에 대응하는 제2 거친 지연 신호를 출력하는 제2 거친 지연부;
    상기 제1 거친 지연 신호와 상기 제2 거친 지연 신호 중 어느 하나와 상기 제1 입력 클럭의 위상을 비교하여 보간 제어 신호를 생성하는 보간 제어 신호 생성부; 및
    상기 보간 제어 신호를 이용하여 상기 제1 거친 지연 신호와 제2 거친 지연 신호를 선형적으로 보간한 내부 출력 신호를 출력하는 선형 보간부
    를 포함하는 반도체 시스템.
  3. 제2항에 있어서, 상기 보간 제어 신호 생성부는,
    상기 제1 거친 지연 신호와 상기 제2 거친 지연 신호 중 어느 하나와 상기 제1 입력 클럭의 위상을 비교하여 위상차 신호를 출력하는 2단 타임-디지털 변환부; 및
    상기 위상차 신호를 써모미터 코드의 보간 제어 신호로 변환하여 출력하는 보간 제어부
    를 포함하는 반도체 시스템.
  4. 제2항에 있어서,
    상기 제1 거친 지연부에 입력되는 상기 제1 입력 클럭의 터미널과 상기 제1 거친 지연부로부터 출력되는 상기 제1 거친 지연 신호의 터미널 사이에 상기 제1 거친 지연부와 병렬 연결된 제1 스위치;
    상기 제2 거친 지연부에 입력되는 상기 제2 입력 클럭의 터미널과 상기 제2 거친 지연부로부터 출력되는 상기 제2 거친 지연 신호의 터미널 사이에 상기 제2 거친 지연부와 병렬 연결된 제2 스위치; 및
    상기 제1 입력 클럭과 상기 제2 입력 클럭의 위상을 비교하고, 상기 제1 입력 클럭과 상기 제2 입력 클럭의 위상차가 소정의 설정값 이내이면 상기 제1 스위치 및 제2 스위치를 스위칭하도록 제어하는 위상 비교부
    를 더 포함하는 반도체 시스템.
  5. 제2항에 있어서, 상기 제2 거친 지연부는,
    상기 제1 입력 클럭과 상기 제2 입력 클럭의 레벨 천이에 따라 발진용 제어 클럭을 출력하는 제어 클럭 생성부;
    상기 제어 클럭 생성부로부터 출력되는 발진용 제어 클럭에 응답하여 소정의 발진 주파수를 가진 발진신호를 단속적으로 생성하는 제어가능 오실레이터;
    상기 제1 입력 클럭과 상기 제2 입력 클럭을 입력받아 상기 제1 입력 클럭과 상기 제2 입력 클럭 중 위상이 뒤진 클럭의 에지를 검출하여 발진 출력 제어 신호를 출력하는 에지 검출부;
    상기 발진 출력 제어 신호에 제어되어 상기 제어가능 오실레이터로부터 출력되는 발진신호를 통과시키는 제3 스위치; 및
    상기 제3 스위치를 통과한 발진신호의 제1 라이징 에지에 응답하여 제1 레벨로 천이하고, 상기 제2 입력 클럭에 대응하는 리셋신호에 응답하여 제2 레벨로 천이하는 제2 거친 지연 신호를 출력하는 에지 결합부
    를 포함하는 반도체 시스템.
  6. 제2항에 있어서, 상기 선형 보간부는,
    상기 보간 제어 신호에 스위칭되고, 상기 제1 거친 지연 신호를 입력받아 전원 전압 레벨을 반전시켜 출력하는 병렬연결된 제1 인버터군;
    상기 보간 제어 신호에 스위칭되고, 제2 거친 지연 신호를 입력받아 접지 전압 레벨을 반전시켜 출력하는 병렬연결된 제2 인버터군; 및
    상기 제1 인버터군의 출력과 상기 제2 인버터군의 출력을 병렬결합하여 반전시키는 인버터
    를 포함하는 반도체 시스템.
  7. 제1항에 있어서, 상기 클럭 싱크로나이저는,
    1 회 동작 동안, 상기 제1 출력 클럭과 상기 제2 출력 클럭의 위상 차에 대응하는 위상 검출 신호를 이용하여 상기 제1 출력 클럭에 대응하는 제1 입력 클럭의 위상을 소정의 제1 설정치 내로 보정하는 거친 지연 블럭; 및
    상기 제1 출력 클럭의 위상과 상기 제2 출력 클럭의 위상을 비교하여 상기 거친 지연 블럭으로부터 출력되는 거친 지연 신호의 위상을 소정의 제2 설정치 내로 보정하는 미세 지연 블럭
    을 포함하는 반도체 시스템.
  8. 제7항에 있어서, 상기 거친 지연 블럭은,
    상기 제1 출력 클럭의 위상과 상기 제2 출력 클럭의 위상 차를 검출하고, 상기 위상 차에 대응하는 위상 검출 신호를 주기적으로 출력하는 거친 위상 검출부;
    상기 위상 검출 신호를 이용하여 단발성 인에이블 신호를 생성하는 단발성 작동부;
    상기 단발성 인에이블 신호에 응답하여 발진 신호를 출력하는 링 오실레이터;
    상기 발진 신호의 길이를 계수하여 출력하는 카운터; 및
    상기 카운터의 출력에 대응하여 상기 제1 입력 클럭을 지연시키고, 거친 지연 신호를 출력하는 거친 지연 라인
    을 포함하는 반도체 시스템.
  9. 제8항에 있어서, 상기 단발성 작동부는,
    상기 위상 검출 신호와 전원 전압을 논리 조합하여 단발성 인에이블 신호를 출력하는 논리 회로
    를 포함하는 반도체 시스템.
  10. 제9항에 있어서,
    상기 단발성 인에이블 신호는 상기 제1 출력 클럭과 상기 제2 출력 클럭 간의 위상 차를 의미하는 반도체 시스템.
  11. 제8항에 있어서,
    상기 링 오실레이터는 바이어스 전압을 이용하여 구현되는 반도체 시스템.
  12. 제8항에 있어서,
    상기 카운터는 상기 링 오실레이터로부터 출력되는 발진 신호의 라이징 에지로부터 상기 단발성 인에이블 신호가 디저블 되는 순간까지의 라이징 에지의 개수를 계수하여 디지털 클럭으로 출력하는 반도체 시스템.
  13. 제8항에 있어서, 상기 거친 지연 라인은,
    상기 카운터로부터 출력되는 디지털 클럭을 디코딩하는 디코더;
    상기 제1 입력 클럭을 상기 디코더로부터 출력되는 디코딩 값에 대응하여 지연시키는 직렬연결된 복수의 단위 지연 셀; 및
    상기 카운터로부터 출력되는 디지털 클럭에 제어되어 상기 복수의 단위 지연 셀의 출력 중 어느 하나를 선택하는 멀티플렉서
    를 포함하는 반도체 시스템.
  14. 제13항에 있어서,
    상기 단위 지연 셀의 지연 시간은 상기 링 오실레이터가 생성하는 클럭 주파수의 1주기와 동일한 반도체 시스템.
  15. 제7항에 있어서, 상기 미세 지연 블럭은,
    상기 제2 입력 클럭의 주파수가 높아질수록 분주수를 늘리는 가변 분주부;
    상기 제1 출력 클럭과 상기 제2 출력 클럭의 위상을 비교하여 위상차 검출 신호를 출력하는 미세 위상 검출부;
    상기 분주수에 대응하여 동작 주파수를 달리하고, 상기 위상차 검출 신호에 응답하여 위상 제어 신호를 출력하는 미세 위상 제어부; 및
    상기 위상 제어 신호에 제어되어 상기 거친 지연 신호의 위상을 보상하는 미세 지연 라인
    을 포함하는 반도체 시스템.
  16. 제15항에 있어서, 상기 미세 지연 라인은,
    서로 다른 지연 크기를 가진 직렬연결된 지연셀을 포함하고, 입력되는 상기 거친 지연 신호를 상기 위상 제어 신호에 따라 서로 다른 지연 크기로 지연시키는 리얼 지연 라인; 및
    상기 리얼 지연 라인과 동일한 구조로 병렬 배치되고, 상기 제2 입력 클럭을 그대로 통과시키는 더미 지연 라인
    을 포함하는 반도체 시스템.
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