JP2004328448A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】レイアウト面積を縮小し、消費電力を大幅に低減しながら、疑似ロックを防止し、かつ高精度に遅延時間が調整された遅延クロックを生成する。
【解決手段】セレクタ６，７によって、たとえば、遅延回路２のＮ段目、および２Ｎ段目から出力される遅延クロックｒｉｓｅ、遅延クロックｆａｌｌをライズフリップフロップ８、およびフォールフリップフロップ９によってそれぞれ１／２分周し、排他的論理和回路１０により該１／２分周された２つのクロックの排他的論理和をとって出力する。それにより、デューティ比５０％で位相のみが基本クロックと異なるサンプリングクロックを高精度に生成することができる。
【選択図】 図１
【解決手段】セレクタ６，７によって、たとえば、遅延回路２のＮ段目、および２Ｎ段目から出力される遅延クロックｒｉｓｅ、遅延クロックｆａｌｌをライズフリップフロップ８、およびフォールフリップフロップ９によってそれぞれ１／２分周し、排他的論理和回路１０により該１／２分周された２つのクロックの排他的論理和をとって出力する。それにより、デューティ比５０％で位相のみが基本クロックと異なるサンプリングクロックを高精度に生成することができる。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＬＬ回路におけるクロックの生成技術に関し、特に、ＤＬＬ回路の疑似ロック防止、および高精度なクロックタイミングの調整に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
デジタルビデオカメラなどのＡ／Ｄ変換器を含む前処理用ＬＳＩでは、たとえば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの撮像素子から取り込まれた信号を相関二重サンプリング回路（ＣＤＳ）などによって色レベルのサンプリングを行うことが広く知られている。ＣＤＳは、外部から印加されるサンプリングクロックに同期して色レベルのサンプリングを行っている。
【０００３】
また、サンプリングクロックの調整は、インバータなど複数段に直列接続した遅延回路が一般的に用いられている。このディレイ回路の場合、プロセスばらつき、電源電圧、および温度などに対して遅延時間が依存性を有することや、サンプリングクロックの周波数を変えるたびに遅延回路を調整する必要があり、サンプリングクロックの信頼性や利便性などに問題があった。
【０００４】
そこで、本発明者は、デジタルビデオカメラなどにおけるサンプリングクロックの生成技術について検討した。
【０００５】
この場合、デジタルビデオカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるものである。
【０００６】
ＤＬＬ回路は、ロック用遅延回路、出力用遅延回路、１／２分周器、位相比較器、チャージポンプ、およびループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧および温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００７】
このようなＤＬＬ回路において、外部入力される基本クロックは、１／２分周器に入力される。この１／２分周器では、基本クロックに対して周期が２倍となるクロックをロック用遅延回路に出力するとともに、インバータを介して位相比較器に出力する。
【０００８】
１／２分周器、およびインバータは、正常ロック範囲を拡大する役割を持つ。すなわち、直接位相比較器に基本クロックを入力させた場合、正常ロック範囲は０．５Ｔ〜１．５Ｔ（Ｔは基本クロック周期）であるのに対し、位相比較器に入力するクロックの周期を基本クロックの２倍にし、一方の入力をインバータで反転した場合、正常ロック範囲が０〜２Ｔ（Ｔは基本クロック周期）に拡大することになり、１周期遅れ以外でのロックである擬似ロックを防止している。
【０００９】
さらに、１／２分周器をパルス幅固定分周器に置換することで、正常ロック範囲を拡大し、擬似ロックを防止できる。ここで、パルス幅固定分周器とは、パルス幅を基本クロック１周期に固定し、周期のみ分周比に応じて拡大したクロック波形を生成する機能を持つ分周器と定義する。
【００１０】
ロック用遅延回路は、チャージポンプ出力の制御電圧端子に与えられた電圧（以下、制御電圧という）で所定の時間だけ遅延したクロック（以下、遅延クロックという）を出力する。
【００１１】
このロック用遅延回路においては、疑似ロック防止のために遅延回路の遅延時間に上限を持たせた構成となっている。この場合、電源電圧側にはＰＭＯＳトランジスタ、グランド側にはＮＭＯＳトランジスタがそれぞれ接続されており、インバータには、ＰＭＯＳトランジスタ、ならびにＮＭＯＳトランジスタを介して電源電圧が供給される。遅延回路は、この基本構造のインバータを複数段直列接続して形成する。
【００１２】
グランド側トランジスタは、制御電圧で制御する。電源電圧側トランジスタのゲート電圧は、制御電圧を入力とするカレントミラー回路で生成した制御電圧で制御する。制御信号によって、インバータの電流を変化させて遅延時間を制御する。
【００１３】
しかし、このままでは、グランド側トランジスタの制御電圧が０Ｖになるとインバータの電流は０となり、遅延時間は無限大となる。これを防止するため、電源電圧側トランジスタ、およびグランド側トランジスタにそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを並列接続し、定電流源として働くようそれらのゲート電圧を設定する。その結果、グランド側トランジスタの制御電圧が０Ｖでもインバータには電流が流れるため、遅延時間の上限を持たせることができる。
【００１４】
位相比較器は、基本クロックに対してロックした遅延時間より遅延クロックが遅い場合、ＵＰパルスを、また、その逆の場合にはＤＯＷＮパルスをチャージポンプに与える。
【００１５】
チャージポンプは、位相比較器の出力であるＵＰ、およびＤＯＷＮパルスに応じて、充電電流、または放電電流をパルス状に発生させる。このチャージポンプの充放電電流は、ループフィルタによって時間積分され、制御電圧を作り出す。
【００１６】
ＵＰ、およびＤＯＷＮパルスのいずれも出なくなる状態が、遅延クロックが基本クロックの１周期分遅延した状態であり、この状態でループは安定する。
【００１７】
ここで、ロック用遅延回路は、１／２分周されたクロックで動作するために、該クロックを直接取り出すだけでは、基本クロックの周期を持つクロックをタイミング調整したことにはならない。
【００１８】
また、位相比較の回数が基本クロックを直接入力した場合の１／２になるために、比較間隔が延びてジッタ増大の一因でもある。そこで、ロック用遅延回路を構成する基本単位で直列接続構成された出力用遅延回路を別途設け、該出力用遅延回路にＤＬＬループで生成した制御電圧を印加し、基本クロックと同じロックを入力し、該出力用遅延回路の段数を選択して取り出すことにより、タイミング調整したクロックを得ている。
【００１９】
また、高速ＭＰＵなどに用いられる内部クロックを生成するクロック逓倍回路には、外部クロック、およびＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）から出力され、該外部クロックから均等な遅延時間のある３つのクロック信号の立ち上がり波形、または立ち下がり波形のいずれか一方を２つのＲ・ＳフリップフロップのＳ端子、Ｒ端子にそれぞれ入力し、これら２つのＲ・Ｓフリップフロップによって生成されたパルス波形をＮＡＮＤ（否定的論理積）回路によって合成して供給するものがある（たとえば、特許文献１参照）。
【００２０】
【特許文献１】
特開平１０−２１５１５３号公報
【００２１】
【発明が解決しようとする課題】
ところが、上記のようなＤＬＬ回路によるサンプリングクロックの生成技術では、次のような問題点があることが本発明者により見い出された。
【００２２】
まず、基本クロックを１／２分周してロック用遅延回路にクロックを入力させる場合、複数の出力用遅延回路が必要となってしまうので、レイアウト面積が大きくなり、半導体集積回路装置の小型化が困難となってしまうとともに、該半導体集積回路装置の消費電力が増加してしまうという問題がある。
【００２３】
その対策として、本発明者は、図９に示すように、排他的論理和を用いてロック用遅延回路からクロックを取り出すＤＬＬ回路５０について先に検討した。
【００２４】
この場合、ＤＬＬ回路５０は、ロック用遅延回路（遅延回路）５１、１／２分周器（パルス幅固定分周器）５２、位相比較器５３、チャージポンプ（電流生成部）５４、インバータ５５、およびループフィルタ（制御電流生成部）５６からなる一般的なＤＬＬの構成に、スイッチ（セレクタ部）５７１ 〜５７ｎ 、ならびに排他的論理和回路（遅延クロック生成部）５８が設けられた構成からなる。
【００２５】
ロック用遅延回路５１に設けられた基本単位５１１ 〜５１ｎ の出力部には、スイッチ５７１ 〜５７ｎ を介して排他的論理和回路５８の入力部にそれぞれ接続されている。
【００２６】
図１０は、図９のＤＬＬ回路５０が正常ロックとなった状態でのクロック波形を示したタイミングチャートである。
【００２７】
図においては、上方から下方にかけて、基本クロック、１／２分周器５２の出力クロック、ならびに１／２分周器５２の出力の反転クロックにおける信号タイミングをそれぞれ示している。
【００２８】
また、反転クロックの下方には、遅延回路の最終段を２Ｎとし、理想的な内部ノードクロック波形の例として、２Ｎ段目、およびＮ段目の出力クロックにおけるそれぞれの信号タイミングを示している。
【００２９】
これらの遅延時間差は、基本クロックの１／２周期に相当する。そこで、これら２クロックの排他的論理和をとれば、基本クロックと同じ周波数のクロックが再現でき、段数を２Ｎ−１とＮ−１、２Ｎ−２とＮ−２、…というように段数差がＮになるように選択すればデューティ比５０％を保ちつつ、位相を細かく調整することができる。また、デューティ比を変えたい場合、段数差を変えてやれば調整できると考えられる。
【００３０】
しかし、実際には、図１０の最下方に示すように、図９のＤＬＬ回路５０では、排他的論理和回路５８の出力パルス幅が交互に変化してしまうという問題が発生する。
【００３１】
その原因は、遅延回路の基本単位の遅延時間が、ライズエッジが入力した場合とフォールエッジが入力した場合とで異なることによる。そのため、ＤＬＬ回路５０では、段数設定が大きいほどライズエッジの遅延時間とフォールエッジの遅延時間とがずれ、高精度のタイミング調整が要求される用途には不充分となる。
【００３２】
また、特許文献１のＲ・Ｓフリップフロップを用いる場合、２つのＲ・Ｓフリップフロップを用い、その反転出力のＮＡＮＤを取る構成であるため、１つのクロックを得るために４つの遅延回路の段数を選択する必要があり、スイッチやレジスタなどレイアウト面積が増大する問題がある。また、この構成は、第一のＲ・Ｓフリップフロップで発生するパルスと第二のＲ・Ｓフリップフロップで発生するパルスとの論理和ＯＲを取るという動作をする。そのため、ＮＡＮＤから出力されるクロックのパルスは、厳密には奇数番目と偶数番目で起源が異なり、高精度のタイミング調整を必要とするシステムには不向きである。
【００３３】
本発明の目的は、レイアウト面積を縮小させるとともに消費電力を大幅に低減しながら、疑似ロックを防止し、かつ高精度に遅延時間が調整された遅延クロックを生成することのできる半導体集積回路装置を提供することにある。
【００３４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００３５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）複数の基本単位が直列接続された構成からなり、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、基本クロックと遅延回路から出力された遅延クロックとを比較し、基本クロックに対する遅延クロックの遅延時間が基本クロック１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、該位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部と、遅延回路における第１の任意の出力部から出力される第１遅延クロックを分周し、ライズエッジ用クロックを出力する第１の分周部と、遅延回路における第２の任意の出力部から出力される第２遅延クロックを分周し、フォールエッジ用クロックを出力する第２の分周部と、該第１、および第２の分周部から出力されるライズエッジ用クロックとフォールエッジ用クロックとに基づいて遅延クロックを生成する遅延クロック生成部と、該遅延クロック生成部から出力される遅延クロックに応じて信号処理を行う信号処理部とを備えたものである。
【００３６】
また、本願におけるその他の発明の概要を簡単に示す。
（２）基本クロックを分周し、パルス幅を基本クロックの１周期に固定し周期のみを変えた分周器出力クロックを出力するパルス幅固定分周器と、複数の基本単位が直列接続された構成からなり、制御電圧に基づいて、分周器出力クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、分周器出力クロックと遅延回路から出力された遅延クロックとを比較し、分周器出力クロックに対する遅延クロックの遅延時間が分周器出力クロック１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、該位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部と、遅延回路における任意の出力部からそれぞれ出力される第１，および第２の遅延クロックとに基づいて遅延クロックを生成する遅延クロック生成部と、該遅延クロック生成部から出力される遅延クロックに応じて信号処理を行う信号処理部とを備えたものである。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３８】
図１は、本発明の一実施の形態によるＤＬＬ回路のブロック図、図２は、図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位の回路図、図３は、図１のＤＬＬ回路におけるタイミングチャート、図４は、図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図、図５は、図４におけるデジタルカメラシステムのクロック、および信号タイミングチャート、図６は、図１のＤＬＬ回路に設けられたセレクタの回路図、図７は、図６のセレクタを制御するライズ用の段数設定レジスタに設定される設定データの一例を示した説明図である。
【００３９】
本実施の形態において、半導体集積回路装置に設けられたＤＬＬ回路１は、図１に示すように、遅延回路２、位相比較器３、チャージポンプ（電流生成部）４、ループフィルタ（制御電圧生成部）５、セレクタ（セレクタ部）６，７、ライズフリップフロップ（第１の分周部）８、フォールフリップフロップ（第２の分周部）９、および排他的論理和回路（遅延クロック生成部）１０から構成される。
【００４０】
遅延回路２の入力部、ならびに位相比較器３の一方の入力部には、基本クロックがそれぞれ入力され、該遅延回路２の出力部には、位相比較器３の他方の入力部が接続されている。
【００４１】
位相比較器３は、基本クロックと遅延回路２から出力された遅延クロックとの位相差からＵＰパルス、ＤＯＷＮパルスを生成する。この位相比較器３から出力されるＵＰパルス、ＤＯＷＮパルスは、チャージポンプ４に接続される。
【００４２】
チャージポンプ４は、ＵＰパルス、またはＤＯＷＮパルスに応じて、充電電流、あるいは放電電流をパルス状にそれぞれ発生させる。ループフィルタ５、チャージポンプ４が発生した充電電流、放電電流を時間積分して制御電圧ＣＮＴＬを生成する。
【００４３】
位相比較器３からＵＰパルス、ＤＯＷＮパルスが出なくなると、遅延クロックが基本クロックの１周期分遅延した状態となり、ループは安定し、ロック状態となる。
【００４４】
遅延回路２は、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。この遅延回路２は、複数の基本単位２１ 〜２ｎ が直列接続された構成からなる。
【００４５】
セレクタ６，７は、複数のスイッチから構成されている。そして、基本単位２１ 〜２ｎ の出力部には、複数の該スイッチの一方の接続部がそれぞれ接続されている。
【００４６】
セレクタ６におけるスイッチの他方の接続部には、ライズフリップフロップ８のクロック入力端子ＣＫが共通接続されており、セレクタ７のスイッチの他方の接続部には、フォールフリップフロップ９のクロック入力端子ＣＫが共通接続されている。
【００４７】
ライズフリップフロップ８のデータ入力端子Ｄには、フォールフリップフロップ９の反転出力端子ＱＢが接続されており、該ライズフリップフロップ８の非反転出力端子Ｑは、排他的論理和回路１０の一方の入力部、およびフォールフリップフロップ９のデータ入力端子Ｄに接続されている。フォールフリップフロップ９の非反転出力端子Ｑは、排他的論理和回路１０の他方の入力部に接続されている。これらライズフリップフロップ８、およびフォールフリップフロップ９は、いずれも同期式フリップフロップからなる。
【００４８】
さらに、セレクタ６，７のスイッチは、たとえば、段数設定レジスタなどによって任意のスイッチがＯＮするように設定され、排他的論理和回路１０の出力クロックのライズエッジ、およびフォールエッジを決める２つのクロックを、ライズフリップフロップ８、ならびにフォールフリップフロップ９のクロック入力端子ＣＫにそれぞれ入力する。
【００４９】
また、排他的論理和回路１０は、ライズフリップフロップ８の非反転出力端子Ｑから出力される非反転出力信号（ライズエッジ用クロック）、およびフォールフリップフロップの非反転出力端子Ｑから出力される非反転出力信号（フォールエッジ用クロック）の排他的論理和をとる。
【００５０】
ここで、遅延回路２の回路構成について説明する。
【００５１】
遅延回路２は、図２に示す基本単位からなる回路が直列に複数個接続された構成となっている。基本単位２１ （〜２ｎ ）は、インバータＩｖ１，Ｉｖ２、ＰチャネルＭＯＳのトランジスタＴ１〜Ｔ４、ならびにＮチャネルＭＯＳのトランジスタＴ５〜Ｔ８から構成されている。
【００５２】
インバータＩｖ１，Ｉｖ２は直列接続されている。インバータＩｖ１は、並列接続されたトランジスタＴ１，Ｔ２、および並列接続されたトランジスタＴ５，Ｔ６を介して電源電圧、および基準電位であるグランドにそれぞれ接続されている。
【００５３】
インバータＩｖ２は、並列接続されたトランジスタＴ３，Ｔ４、および並列接続されたトランジスタＴ７，Ｔ８を介して電源電圧、およびグランドにそれぞれ接続されている。
【００５４】
トランジスタＴ５，Ｔ７のゲートには、ループフィルタ５から出力される制御電圧ＣＮＴＬが入力されている。トランジスタＴ１，Ｔ３のゲートには、制御電圧ＣＮＴＬＢが入力される。
【００５５】
制御電圧ＣＮＴＬＢは、カレントミラー回路で制御電圧ＣＮＴＬから生成し、トランジスタＴ５，Ｔ７のドレインソース電流とトランジスタＴ１，Ｔ３のドレインソース電流とを常に等しくする。
【００５６】
また、トランジスタＴ２，Ｔ４のゲートには、バイアス電圧ＢＩＡＳＰが、トランジスタＴ６，Ｔ８のゲートには、バイアス電圧ＢＩＡＳＮがそれぞれ入力される。
【００５７】
バイアス電圧ＢＩＡＳＰ、およびバイアス電圧ＢＩＡＳＮは、別途生成した定電流およびカレントミラー回路により生成し、トランジスタＴ２，Ｔ４のドレインソース電流とトランジスタＴ６，Ｔ８のドレインソース電流とを常に等しく、かつ一定とする。
【００５８】
そして、遅延回路２は、トランジスタＴ１，Ｔ３，Ｔ５，Ｔ７の制御電圧ＣＮＴＬ，ＣＮＴＬＢによってインバータＩｖ１，Ｉｖ２の電流を変化させて遅延時間を制御する。
【００５９】
トランジスタＴ２，Ｔ４，Ｔ６，Ｔ８は、定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合でもインバータＩｖ１，Ｉｖ２に定電流成分があるため、遅延時間に上限をもたせることができる。
【００６０】
次に、本実施の形態におけるＤＬＬ回路１の動作について、図１、図２、および図３のタイミングチャートを用いて説明する。
【００６１】
ここで、図３においては、上方から下方にかけて、遅延回路２に入力される基本クロック、遅延回路２から出力される遅延クロック、遅延回路２のＮ段目の基本単位から取り出した遅延クロックｒｉｓｅ、遅延回路２の２Ｎ段目の基本単位から取り出した遅延クロックｆａｌｌ、フォールフリップフロップ９の反転出力端子ＱＢ、ライズフリップフロップ８の非反転出力端子Ｑの出力信号（ライズエッジ用クロック）、フォールフリップフロップ９の非反転出力端子Ｑの出力信号（フォールエッジ用クロック）、および排他的論理和回路１０から出力されるサンプリングクロック（遅延クロック）の信号タイミングをそれぞれ示している。
【００６２】
始めに、図３の左側に示すフォールフリップフロップ９における反転出力端子ＱＢの初期値がＨｉ信号の場合について説明する。
【００６３】
まず、基本クロックが入力されると、遅延回路２のＮ段目の基本単位から取り出された遅延クロックｒｉｓｅがライズフリップフロップ８のクロック入力端子ＣＫに入力される。
【００６４】
遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱからはＨｉ信号が出力され、同時にフォールフリップフロップ９の非反転出力端子ＱもＨｉ信号となる。
【００６５】
その後、遅延クロックｆａｌｌがフォールフリップフロップ９のクロック入力端子ＣＫに入力されると、該フォールフリップフロップ９の非反転出力端子ＱがＨｉ信号となり、フォールフリップフロップ９の反転出力端子ＱＢがＬｏ信号となる。
【００６６】
続いて、２発目の遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱはＬｏ信号となる。その後、２発目の遅延クロックｆａｌｌがフォールフリップフロップ９に入力されると、該フォールフリップフロップ９の非反転出力端子ＱはＬｏ信号、反転出力端子ＱＢはＨｉ信号となる。
【００６７】
以上の動作を繰り返し行うことにより、ライズフリップフロップ８、ならびにフォールフリップフロップ９の非反転出力端子Ｑから出力される信号は、基本クロックが１／２分周され、デューティ比が５０％のクロックがそれぞれ出力され、これらクロック信号の排他的論理和を排他的論理和回路１０によってとる。
【００６８】
次に、図３の右側に示すフォールフリップフロップ９における反転出力端子ＱＢの初期値がＬｏ信号の場合について説明する。
【００６９】
まず、基本クロックが入力されると、遅延回路２のＮ段目の基本単位から取り出された遅延クロックｒｉｓｅがライズフリップフロップ８のクロック入力端子ＣＫに入力される。
【００７０】
遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱはＬｏ信号となる。その後、遅延クロックｆａｌｌがフォールフリップフロップ９のクロック入力端子ＣＫに入力されると、該フォールフリップフロップ９の反転出力端子ＱＢ、非反転出力端子ＱがそれぞれＬｏ信号、Ｈｉ信号になる。
【００７１】
続いて、２発目の遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱはＨｉ信号となる。そして、２発目の遅延クロックｆａｌｌがフォールフリップフロップ９に入力されると、該フォールフリップフロップ９の非反転出力端子ＱはＨｉ信号、反転出力端子ＱＢはＬｏ信号となる。
【００７２】
以上の動作を繰り返し行うことにより、ライズフリップフロップ８、ならびにフォールフリップフロップ９の非反転出力端子Ｑから出力される信号は、基本クロックが１／２分周され、デューティ比が５０％のクロックがそれぞれ出力され、これらクロック信号の排他的論理和を排他的論理和回路１０によってとる。
【００７３】
この場合、ライズフリップフロップ８、およびフォールフリップフロップ９の非反転出力端子Ｑ、反転出力端子ＱＢの出力信号は、フォールフリップフロップ９における反転出力端子ＱＢの初期値がＨｉ信号のときの反転信号となるが、最終出力である排他的論理和回路１０の出力は同じ結果が得られることになるので、出力されるクロックのパルス幅やタイミングが、該フォールフリップフロップ９の反転出力端子ＱＢの初期値によって異なるという問題は生じないことになる。
【００７４】
また、図３においては、デューティ比５０％のクロック信号を得る場合について記載したが、たとえば、遅延クロックｆａｌｌを遅延回路２の２Ｎ段目の基本単位から取り出し、遅延クロックｒｉｓｅを遅延回路２のＮ＋１段目などから取り出すことにより、デューティ比を任意に変えることができる。
【００７５】
同様に、遅延回路２において、遅延クロックｒｉｓｅ，ｆａｌｌの取り出す段数を、Ｎ−１と２Ｎ−２、Ｎ−２と２Ｎ−２などといったように段数差がＮとなるように選択すればデューティ比を５０％に保ちながら位相を任意に調整することが可能となる。
【００７６】
それによって、基本クロックと同じ周波数で、デューティ比、および位相を任意に制御することができる。
【００７７】
図４は、ＤＬＬ回路１を用いて構成されたデジタルカメラシステムにおける画像前処理部のブロックである。
【００７８】
この画像処理部は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【００７９】
画像前処理部は、撮像素子１１、ＣＤＳ（信号処理部）１２、ＰＧＡ（差電圧増幅部）１３、Ａ／Ｄ変換器１４、ロジック回路１５、タイミング発生器１６、ＤＳＰ１７、ならびにＤＬＬ回路１などから構成される。
【００８０】
これらＣＤＳ１２、ＰＧＡ１３、Ａ／Ｄ変換器１４、ロジック回路１５、およびＤＬＬ回路１などは、１チップ化した半導体集積回路装置などによって構成するようにしてもよい。
【００８１】
撮像素子１１は、たとえばＣＣＤなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子１１は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【００８２】
撮像素子１１には、ＣＤＳ１２が接続されている。ＣＤＳ１２は、相関二重サンプリング回路であり、撮像素子１１から出力される黒レベルと信号レベルとをＤＬＬ回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫ、信号サンプリングクロックＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【００８３】
ＣＤＳ１２が検出した差信号は、ＰＧＡ１３で増幅し、Ａ／Ｄ変換器１４でデジタル値に変換して出力される。このＡ／Ｄ変換器１４には、ＤＳＰ１７が接続されている。ＤＳＰ１７は、Ａ／Ｄ変換器１４から出力されたデジタルデータを処理する。
【００８４】
ロジック回路１５には、ＤＬＬ回路１が接続されている。このロジック回路１５には、段数設定レジスタが設けられており、外部から入力された設定データに基づいてセレクタ６，７に入力するセレクトデータを段数設定レジスタなどに設定する。
【００８５】
タイミング発生器１６には、ＤＬＬ回路１が接続されている。このタイミング発生器１６は、外部入力された外部クロックから、ＤＬＬ回路１に供給する基本クロックを生成して出力する。
【００８６】
ＤＬＬ回路１は、入力された基本クロックから信号サンプリングクロックＳＰＳＩＧ、および黒レベルサンプリングクロックＳＰＢＬＫを生成する。この場合、セレクタ６，７、ライズフリップフロップ８、フォールフリップフロップ９、ならびに排他的論理和回路１０をそれぞれ２つ設けることにより、信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫが生成される。
【００８７】
さらに、ＤＬＬ回路１は、信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫとは異なる遅延時間の遅延クロックもそれぞれ生成しており、これら遅延クロックは、サンプリングクロックとしてＰＧＡ１３、Ａ／Ｄ変換器１４、および撮像素子１１などに供給されている。
【００８８】
また、ＤＬＬ回路１を用いたデジタルカメラシステムの画像前処理部の動作について、図５のタイミングチャートを用いて説明する。
【００８９】
図５においては、上方から下方にかけて、撮像素子１１から出力される出力信号、タイミング発生器１６から出力される基本クロック、ＤＬＬ回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫ、およびＤＬＬ回路１から出力される信号サンプリングクロックＳＰＳＩＧにおける信号およびクロックタイミングをそれぞれ示している。
【００９０】
撮像素子１１は、リセットゲートパルスを出力した後、黒レベルと信号レベルを順次出力する。ＣＤＳ１２には、サンプリングクロックとして信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫがそれぞれ入力される。
【００９１】
そして、ＣＤＳ１２は、入力された黒レベルを、ＤＬＬ回路１によって生成された黒レベルサンプリングクロックＳＰＢＬＫのフォーリングエッジに同期してサンプリングする。
【００９２】
ここで、前述したように、撮像素子１１からは、リセットゲートパルスが出力された後、続けて黒レベルの電気信号が出力されるため、十分に整定しない期間にサンプリングした場合、正しい黒レベルが得られないことになる。
【００９３】
その後、ＣＤＳ１２は、入力された信号レベルの電気信号をＤＬＬ回路１から出力された信号サンプリングクロックＳＰＳＩＧのフォーリングエッジに同期してサンプリングする。
【００９４】
この場合においても、撮像素子１１からは、黒レベルが出力された後、続けて信号レベルが出力されるので十分に整定しない期間にサンプリングした場合、正しい信号レベルが得られないことになる。
【００９５】
ＣＤＳ１２によってサンプリングされた黒レベルと色レベルとの差信号は、ＰＧＡ１３によって増幅され、Ａ／Ｄ変換器１４に出力されてデジタルデータに変換された後、ＤＳＰ１７によって処理される。
【００９６】
ここで、ＤＬＬ回路１におけるセレクタ６，７の構成について、図６を用いて詳しく説明する。
【００９７】
セレクタ６，７は、ツリー状に接続された複数のトランジスタＴ、およびインバータＶによってマルチプレクサが構成されている。トランジスタＴは、ＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、またはＰチャネルＭＯＳのいずれであってもよい。
【００９８】
たとえば、セレクタ６においては、ツリー状に接続された複数のトランジスタＴのゲートにライズ用の段数設定レジスタの設定データｒ１〜ｒｎ、ならびにインバータＶを介したその反転信号を入力することによって遅延クロックを任意に取り出し、ライズフリップフロップ８のクロック入力端子ＣＫに入力する。
【００９９】
同様に、セレクタ７では、ツリー状に接続された複数のトランジスタＴのゲートにフォール用の段数設定レジスタの設定データｆ１〜ｆｎ、ならびにインバータＶを介したその反転信号を入力することによって遅延クロックを任意に取り出し、ライズフリップフロップ９のクロック入力端子ＣＫに入力する。
【０１００】
図７は、ライズ用の段数設定レジスタに設定される設定データｒ１〜ｒｎの一例を示した説明図である。この図７では、ライズ用の段数設定レジスタに設定される設定データｒ１〜ｒｎの例について示したが、フォール用の段数設定レジスタの設定データｆ１〜ｆｎについても同様である。
【０１０１】
この場合、段数設定レジスタは、４ビットの２進数表示であり、遅延回路２の基本単位が１６個からなる。たとえば、段数設定レジスタから出力される設定データｒ４〜ｒ１が、’Ｈｉ’、’Ｌｏ’、’Ｈｉ’、’Ｌｏ’の場合には、１０段目の基本単位から出力される遅延クロックｒｉｓｅが取り出されることになる。
【０１０２】
それにより、本実施の形態によれば、デューティ比、および位相をそれぞれ任意に変化させたサンプリングクロックを高精度に生成することができる。
【０１０３】
また、複数のサンプリングクロックを生成する場合であっても、ロック用の遅延回路２のみでよいので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。
【０１０４】
さらに、広範囲の動作周波数に高精度に対応することができるので、デジタルカメラシステムなどの性能を向上することができる。
【０１０５】
また、本実施の形態では、ライズフリップフロップ８、およびフォールフリップフロップ９のクロック入力端子ＣＫに入力される遅延クロックのライズエッジをセンスする場合について記載したが、これらライズフリップフロップ８、およびフォールフリップフロップ９の極性を考慮することによってフォールエッジでのセンス動作も実現することができる。
【０１０６】
さらに、本実施の形態においては、セレクタ６，７（図６）のスイッチをトランジスタＴにより構成した例について記載したが、たとえば、これらセレクタ６，７は、ＣＭＯＳスイッチによって構成したり、あるいは、図８に示すように、段数を選択するスイッチはクロックトインバータＣＶを用いて構成するようにしてもよい。なお、クロックトインバータを用いる場合には、出力クロックの極性に注意することはいうまでもない。
【０１０７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
たとえば、前記実施の形態では、段数設定レジスタから出力される２進数の設定データによって直接セレクタのトランジスタがＯＮ／ＯＦＦ制御される構成としたが、たとえば、該段数設定レジスタの設定データをデコーダなどによって１０進数に変換してトランジスタをＯＮ／ＯＦＦ制御するようにしてもよい。
【０１０９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１０】
（１）疑似ロックを防止するとともに、入力される基本クロックのデューティ、および位相を任意にかつ高精度に調整することができる。
【０１１１】
（２）また、複数のサンプリングクロックを生成する際でも遅延回路が１つでよいので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。
【０１１２】
（３）さらに、上記（１）、（２）により、高精度なサンプリングクロックを生成することができるので、デジタルカメラシステムなどの性能を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＤＬＬ回路のブロック図である。
【図２】図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位の回路図である。
【図３】図１のＤＬＬ回路における各部のタイミングチャートである。
【図４】図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図である。
【図５】図４におけるデジタルカメラシステムのクロック、および信号タイミングチャートである。
【図６】図１のＤＬＬ回路に設けられたセレクタの回路図である。
【図７】図６のセレクタを制御するライズ用の段数設定レジスタに設定される設定データの一例を示した説明図である。
【図８】本発明における他の実施の形態によるＤＬＬ回路に設けられたセレクタの回路図である。
【図９】本発明者が検討した排他的論理和を用いてロック用遅延回路からクロックを取り出すＤＬＬ回路のブロック図である。
【図１０】図９のＤＬＬ回路における各部のタイミングチャートである。
【符号の説明】
１ ＤＬＬ回路
２ 遅延回路
２１ 〜２ｎ 基本単位
３ 位相比較器
４ チャージポンプ（電流生成部）
５ ループフィルタ（制御電圧生成部）
６，７ セレクタ（セレクタ部）
８ ライズフリップフロップ（第１の分周部）
９ フォールフリップフロップ（第２の分周部）
１０ 排他的論理和回路（遅延クロック生成部）
１１ 撮像素子
１２ ＣＤＳ（信号処理部）
１３ ＰＧＡ
１４ Ａ／Ｄ変換器
１５ ロジック回路
１６ タイミング発生器
１７ ＤＳＰ
Ｉｖ１，Ｉｖ２ インバータ
Ｔ１〜Ｔ８ トランジスタ
Ｔ トランジスタ
Ｖ インバータ
ＣＫ クロック入力端子
ＣＶ クロックトインバータ
Ｄ データ入力端子
ＱＢ 反転出力端子
Ｑ 非反転出力端子
ＳＰＢＬＫ 黒レベルサンプリングクロック
ＳＰＳＩＧ 信号サンプリングクロック
設定データｒ１〜ｒｎ
設定データｆ１〜ｆｎ
５０ ＤＬＬ回路
５１ ロック用遅延回路（遅延回路）
５２ １／２分周器（パルス幅固定分周器）
５３ 位相比較器
５４ チャージポンプ（電流生成部）
５５ インバータ
５６ ループフィルタ（制御電流生成部）
５７１ 〜５７ｎ スイッチ（セレクタ部）
５８ 排他的論理和回路（遅延クロック生成部）
【発明の属する技術分野】
本発明は、ＤＬＬ回路におけるクロックの生成技術に関し、特に、ＤＬＬ回路の疑似ロック防止、および高精度なクロックタイミングの調整に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
デジタルビデオカメラなどのＡ／Ｄ変換器を含む前処理用ＬＳＩでは、たとえば、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）などの撮像素子から取り込まれた信号を相関二重サンプリング回路（ＣＤＳ）などによって色レベルのサンプリングを行うことが広く知られている。ＣＤＳは、外部から印加されるサンプリングクロックに同期して色レベルのサンプリングを行っている。
【０００３】
また、サンプリングクロックの調整は、インバータなど複数段に直列接続した遅延回路が一般的に用いられている。このディレイ回路の場合、プロセスばらつき、電源電圧、および温度などに対して遅延時間が依存性を有することや、サンプリングクロックの周波数を変えるたびに遅延回路を調整する必要があり、サンプリングクロックの信頼性や利便性などに問題があった。
【０００４】
そこで、本発明者は、デジタルビデオカメラなどにおけるサンプリングクロックの生成技術について検討した。
【０００５】
この場合、デジタルビデオカメラなどにおけるサンプリングクロックの調整用として、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を用いるものである。
【０００６】
ＤＬＬ回路は、ロック用遅延回路、出力用遅延回路、１／２分周器、位相比較器、チャージポンプ、およびループフィルタなどから構成され、クロックの遅延時間をプロセスばらつき、電源電圧および温度などによらず、外部クロックの１周期分遅らせるように働くフィードバックループである。
【０００７】
このようなＤＬＬ回路において、外部入力される基本クロックは、１／２分周器に入力される。この１／２分周器では、基本クロックに対して周期が２倍となるクロックをロック用遅延回路に出力するとともに、インバータを介して位相比較器に出力する。
【０００８】
１／２分周器、およびインバータは、正常ロック範囲を拡大する役割を持つ。すなわち、直接位相比較器に基本クロックを入力させた場合、正常ロック範囲は０．５Ｔ〜１．５Ｔ（Ｔは基本クロック周期）であるのに対し、位相比較器に入力するクロックの周期を基本クロックの２倍にし、一方の入力をインバータで反転した場合、正常ロック範囲が０〜２Ｔ（Ｔは基本クロック周期）に拡大することになり、１周期遅れ以外でのロックである擬似ロックを防止している。
【０００９】
さらに、１／２分周器をパルス幅固定分周器に置換することで、正常ロック範囲を拡大し、擬似ロックを防止できる。ここで、パルス幅固定分周器とは、パルス幅を基本クロック１周期に固定し、周期のみ分周比に応じて拡大したクロック波形を生成する機能を持つ分周器と定義する。
【００１０】
ロック用遅延回路は、チャージポンプ出力の制御電圧端子に与えられた電圧（以下、制御電圧という）で所定の時間だけ遅延したクロック（以下、遅延クロックという）を出力する。
【００１１】
このロック用遅延回路においては、疑似ロック防止のために遅延回路の遅延時間に上限を持たせた構成となっている。この場合、電源電圧側にはＰＭＯＳトランジスタ、グランド側にはＮＭＯＳトランジスタがそれぞれ接続されており、インバータには、ＰＭＯＳトランジスタ、ならびにＮＭＯＳトランジスタを介して電源電圧が供給される。遅延回路は、この基本構造のインバータを複数段直列接続して形成する。
【００１２】
グランド側トランジスタは、制御電圧で制御する。電源電圧側トランジスタのゲート電圧は、制御電圧を入力とするカレントミラー回路で生成した制御電圧で制御する。制御信号によって、インバータの電流を変化させて遅延時間を制御する。
【００１３】
しかし、このままでは、グランド側トランジスタの制御電圧が０Ｖになるとインバータの電流は０となり、遅延時間は無限大となる。これを防止するため、電源電圧側トランジスタ、およびグランド側トランジスタにそれぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを並列接続し、定電流源として働くようそれらのゲート電圧を設定する。その結果、グランド側トランジスタの制御電圧が０Ｖでもインバータには電流が流れるため、遅延時間の上限を持たせることができる。
【００１４】
位相比較器は、基本クロックに対してロックした遅延時間より遅延クロックが遅い場合、ＵＰパルスを、また、その逆の場合にはＤＯＷＮパルスをチャージポンプに与える。
【００１５】
チャージポンプは、位相比較器の出力であるＵＰ、およびＤＯＷＮパルスに応じて、充電電流、または放電電流をパルス状に発生させる。このチャージポンプの充放電電流は、ループフィルタによって時間積分され、制御電圧を作り出す。
【００１６】
ＵＰ、およびＤＯＷＮパルスのいずれも出なくなる状態が、遅延クロックが基本クロックの１周期分遅延した状態であり、この状態でループは安定する。
【００１７】
ここで、ロック用遅延回路は、１／２分周されたクロックで動作するために、該クロックを直接取り出すだけでは、基本クロックの周期を持つクロックをタイミング調整したことにはならない。
【００１８】
また、位相比較の回数が基本クロックを直接入力した場合の１／２になるために、比較間隔が延びてジッタ増大の一因でもある。そこで、ロック用遅延回路を構成する基本単位で直列接続構成された出力用遅延回路を別途設け、該出力用遅延回路にＤＬＬループで生成した制御電圧を印加し、基本クロックと同じロックを入力し、該出力用遅延回路の段数を選択して取り出すことにより、タイミング調整したクロックを得ている。
【００１９】
また、高速ＭＰＵなどに用いられる内部クロックを生成するクロック逓倍回路には、外部クロック、およびＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）から出力され、該外部クロックから均等な遅延時間のある３つのクロック信号の立ち上がり波形、または立ち下がり波形のいずれか一方を２つのＲ・ＳフリップフロップのＳ端子、Ｒ端子にそれぞれ入力し、これら２つのＲ・Ｓフリップフロップによって生成されたパルス波形をＮＡＮＤ（否定的論理積）回路によって合成して供給するものがある（たとえば、特許文献１参照）。
【００２０】
【特許文献１】
特開平１０−２１５１５３号公報
【００２１】
【発明が解決しようとする課題】
ところが、上記のようなＤＬＬ回路によるサンプリングクロックの生成技術では、次のような問題点があることが本発明者により見い出された。
【００２２】
まず、基本クロックを１／２分周してロック用遅延回路にクロックを入力させる場合、複数の出力用遅延回路が必要となってしまうので、レイアウト面積が大きくなり、半導体集積回路装置の小型化が困難となってしまうとともに、該半導体集積回路装置の消費電力が増加してしまうという問題がある。
【００２３】
その対策として、本発明者は、図９に示すように、排他的論理和を用いてロック用遅延回路からクロックを取り出すＤＬＬ回路５０について先に検討した。
【００２４】
この場合、ＤＬＬ回路５０は、ロック用遅延回路（遅延回路）５１、１／２分周器（パルス幅固定分周器）５２、位相比較器５３、チャージポンプ（電流生成部）５４、インバータ５５、およびループフィルタ（制御電流生成部）５６からなる一般的なＤＬＬの構成に、スイッチ（セレクタ部）５７１ 〜５７ｎ 、ならびに排他的論理和回路（遅延クロック生成部）５８が設けられた構成からなる。
【００２５】
ロック用遅延回路５１に設けられた基本単位５１１ 〜５１ｎ の出力部には、スイッチ５７１ 〜５７ｎ を介して排他的論理和回路５８の入力部にそれぞれ接続されている。
【００２６】
図１０は、図９のＤＬＬ回路５０が正常ロックとなった状態でのクロック波形を示したタイミングチャートである。
【００２７】
図においては、上方から下方にかけて、基本クロック、１／２分周器５２の出力クロック、ならびに１／２分周器５２の出力の反転クロックにおける信号タイミングをそれぞれ示している。
【００２８】
また、反転クロックの下方には、遅延回路の最終段を２Ｎとし、理想的な内部ノードクロック波形の例として、２Ｎ段目、およびＮ段目の出力クロックにおけるそれぞれの信号タイミングを示している。
【００２９】
これらの遅延時間差は、基本クロックの１／２周期に相当する。そこで、これら２クロックの排他的論理和をとれば、基本クロックと同じ周波数のクロックが再現でき、段数を２Ｎ−１とＮ−１、２Ｎ−２とＮ−２、…というように段数差がＮになるように選択すればデューティ比５０％を保ちつつ、位相を細かく調整することができる。また、デューティ比を変えたい場合、段数差を変えてやれば調整できると考えられる。
【００３０】
しかし、実際には、図１０の最下方に示すように、図９のＤＬＬ回路５０では、排他的論理和回路５８の出力パルス幅が交互に変化してしまうという問題が発生する。
【００３１】
その原因は、遅延回路の基本単位の遅延時間が、ライズエッジが入力した場合とフォールエッジが入力した場合とで異なることによる。そのため、ＤＬＬ回路５０では、段数設定が大きいほどライズエッジの遅延時間とフォールエッジの遅延時間とがずれ、高精度のタイミング調整が要求される用途には不充分となる。
【００３２】
また、特許文献１のＲ・Ｓフリップフロップを用いる場合、２つのＲ・Ｓフリップフロップを用い、その反転出力のＮＡＮＤを取る構成であるため、１つのクロックを得るために４つの遅延回路の段数を選択する必要があり、スイッチやレジスタなどレイアウト面積が増大する問題がある。また、この構成は、第一のＲ・Ｓフリップフロップで発生するパルスと第二のＲ・Ｓフリップフロップで発生するパルスとの論理和ＯＲを取るという動作をする。そのため、ＮＡＮＤから出力されるクロックのパルスは、厳密には奇数番目と偶数番目で起源が異なり、高精度のタイミング調整を必要とするシステムには不向きである。
【００３３】
本発明の目的は、レイアウト面積を縮小させるとともに消費電力を大幅に低減しながら、疑似ロックを防止し、かつ高精度に遅延時間が調整された遅延クロックを生成することのできる半導体集積回路装置を提供することにある。
【００３４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００３５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
（１）複数の基本単位が直列接続された構成からなり、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、基本クロックと遅延回路から出力された遅延クロックとを比較し、基本クロックに対する遅延クロックの遅延時間が基本クロック１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、該位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部と、遅延回路における第１の任意の出力部から出力される第１遅延クロックを分周し、ライズエッジ用クロックを出力する第１の分周部と、遅延回路における第２の任意の出力部から出力される第２遅延クロックを分周し、フォールエッジ用クロックを出力する第２の分周部と、該第１、および第２の分周部から出力されるライズエッジ用クロックとフォールエッジ用クロックとに基づいて遅延クロックを生成する遅延クロック生成部と、該遅延クロック生成部から出力される遅延クロックに応じて信号処理を行う信号処理部とを備えたものである。
【００３６】
また、本願におけるその他の発明の概要を簡単に示す。
（２）基本クロックを分周し、パルス幅を基本クロックの１周期に固定し周期のみを変えた分周器出力クロックを出力するパルス幅固定分周器と、複数の基本単位が直列接続された構成からなり、制御電圧に基づいて、分周器出力クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、分周器出力クロックと遅延回路から出力された遅延クロックとを比較し、分周器出力クロックに対する遅延クロックの遅延時間が分周器出力クロック１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、該位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、該電流生成部が生成した充放電電流を電圧に変換し、制御電圧を生成する制御電圧生成部と、遅延回路における任意の出力部からそれぞれ出力される第１，および第２の遅延クロックとに基づいて遅延クロックを生成する遅延クロック生成部と、該遅延クロック生成部から出力される遅延クロックに応じて信号処理を行う信号処理部とを備えたものである。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３８】
図１は、本発明の一実施の形態によるＤＬＬ回路のブロック図、図２は、図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位の回路図、図３は、図１のＤＬＬ回路におけるタイミングチャート、図４は、図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図、図５は、図４におけるデジタルカメラシステムのクロック、および信号タイミングチャート、図６は、図１のＤＬＬ回路に設けられたセレクタの回路図、図７は、図６のセレクタを制御するライズ用の段数設定レジスタに設定される設定データの一例を示した説明図である。
【００３９】
本実施の形態において、半導体集積回路装置に設けられたＤＬＬ回路１は、図１に示すように、遅延回路２、位相比較器３、チャージポンプ（電流生成部）４、ループフィルタ（制御電圧生成部）５、セレクタ（セレクタ部）６，７、ライズフリップフロップ（第１の分周部）８、フォールフリップフロップ（第２の分周部）９、および排他的論理和回路（遅延クロック生成部）１０から構成される。
【００４０】
遅延回路２の入力部、ならびに位相比較器３の一方の入力部には、基本クロックがそれぞれ入力され、該遅延回路２の出力部には、位相比較器３の他方の入力部が接続されている。
【００４１】
位相比較器３は、基本クロックと遅延回路２から出力された遅延クロックとの位相差からＵＰパルス、ＤＯＷＮパルスを生成する。この位相比較器３から出力されるＵＰパルス、ＤＯＷＮパルスは、チャージポンプ４に接続される。
【００４２】
チャージポンプ４は、ＵＰパルス、またはＤＯＷＮパルスに応じて、充電電流、あるいは放電電流をパルス状にそれぞれ発生させる。ループフィルタ５、チャージポンプ４が発生した充電電流、放電電流を時間積分して制御電圧ＣＮＴＬを生成する。
【００４３】
位相比較器３からＵＰパルス、ＤＯＷＮパルスが出なくなると、遅延クロックが基本クロックの１周期分遅延した状態となり、ループは安定し、ロック状態となる。
【００４４】
遅延回路２は、制御電圧ＣＮＴＬに基づいて分周器出力クロックをある時間だけ遅延した遅延クロックを出力する。この遅延回路２は、複数の基本単位２１ 〜２ｎ が直列接続された構成からなる。
【００４５】
セレクタ６，７は、複数のスイッチから構成されている。そして、基本単位２１ 〜２ｎ の出力部には、複数の該スイッチの一方の接続部がそれぞれ接続されている。
【００４６】
セレクタ６におけるスイッチの他方の接続部には、ライズフリップフロップ８のクロック入力端子ＣＫが共通接続されており、セレクタ７のスイッチの他方の接続部には、フォールフリップフロップ９のクロック入力端子ＣＫが共通接続されている。
【００４７】
ライズフリップフロップ８のデータ入力端子Ｄには、フォールフリップフロップ９の反転出力端子ＱＢが接続されており、該ライズフリップフロップ８の非反転出力端子Ｑは、排他的論理和回路１０の一方の入力部、およびフォールフリップフロップ９のデータ入力端子Ｄに接続されている。フォールフリップフロップ９の非反転出力端子Ｑは、排他的論理和回路１０の他方の入力部に接続されている。これらライズフリップフロップ８、およびフォールフリップフロップ９は、いずれも同期式フリップフロップからなる。
【００４８】
さらに、セレクタ６，７のスイッチは、たとえば、段数設定レジスタなどによって任意のスイッチがＯＮするように設定され、排他的論理和回路１０の出力クロックのライズエッジ、およびフォールエッジを決める２つのクロックを、ライズフリップフロップ８、ならびにフォールフリップフロップ９のクロック入力端子ＣＫにそれぞれ入力する。
【００４９】
また、排他的論理和回路１０は、ライズフリップフロップ８の非反転出力端子Ｑから出力される非反転出力信号（ライズエッジ用クロック）、およびフォールフリップフロップの非反転出力端子Ｑから出力される非反転出力信号（フォールエッジ用クロック）の排他的論理和をとる。
【００５０】
ここで、遅延回路２の回路構成について説明する。
【００５１】
遅延回路２は、図２に示す基本単位からなる回路が直列に複数個接続された構成となっている。基本単位２１ （〜２ｎ ）は、インバータＩｖ１，Ｉｖ２、ＰチャネルＭＯＳのトランジスタＴ１〜Ｔ４、ならびにＮチャネルＭＯＳのトランジスタＴ５〜Ｔ８から構成されている。
【００５２】
インバータＩｖ１，Ｉｖ２は直列接続されている。インバータＩｖ１は、並列接続されたトランジスタＴ１，Ｔ２、および並列接続されたトランジスタＴ５，Ｔ６を介して電源電圧、および基準電位であるグランドにそれぞれ接続されている。
【００５３】
インバータＩｖ２は、並列接続されたトランジスタＴ３，Ｔ４、および並列接続されたトランジスタＴ７，Ｔ８を介して電源電圧、およびグランドにそれぞれ接続されている。
【００５４】
トランジスタＴ５，Ｔ７のゲートには、ループフィルタ５から出力される制御電圧ＣＮＴＬが入力されている。トランジスタＴ１，Ｔ３のゲートには、制御電圧ＣＮＴＬＢが入力される。
【００５５】
制御電圧ＣＮＴＬＢは、カレントミラー回路で制御電圧ＣＮＴＬから生成し、トランジスタＴ５，Ｔ７のドレインソース電流とトランジスタＴ１，Ｔ３のドレインソース電流とを常に等しくする。
【００５６】
また、トランジスタＴ２，Ｔ４のゲートには、バイアス電圧ＢＩＡＳＰが、トランジスタＴ６，Ｔ８のゲートには、バイアス電圧ＢＩＡＳＮがそれぞれ入力される。
【００５７】
バイアス電圧ＢＩＡＳＰ、およびバイアス電圧ＢＩＡＳＮは、別途生成した定電流およびカレントミラー回路により生成し、トランジスタＴ２，Ｔ４のドレインソース電流とトランジスタＴ６，Ｔ８のドレインソース電流とを常に等しく、かつ一定とする。
【００５８】
そして、遅延回路２は、トランジスタＴ１，Ｔ３，Ｔ５，Ｔ７の制御電圧ＣＮＴＬ，ＣＮＴＬＢによってインバータＩｖ１，Ｉｖ２の電流を変化させて遅延時間を制御する。
【００５９】
トランジスタＴ２，Ｔ４，Ｔ６，Ｔ８は、定電流源として働き、制御電圧ＣＮＴＬが０Ｖの場合でもインバータＩｖ１，Ｉｖ２に定電流成分があるため、遅延時間に上限をもたせることができる。
【００６０】
次に、本実施の形態におけるＤＬＬ回路１の動作について、図１、図２、および図３のタイミングチャートを用いて説明する。
【００６１】
ここで、図３においては、上方から下方にかけて、遅延回路２に入力される基本クロック、遅延回路２から出力される遅延クロック、遅延回路２のＮ段目の基本単位から取り出した遅延クロックｒｉｓｅ、遅延回路２の２Ｎ段目の基本単位から取り出した遅延クロックｆａｌｌ、フォールフリップフロップ９の反転出力端子ＱＢ、ライズフリップフロップ８の非反転出力端子Ｑの出力信号（ライズエッジ用クロック）、フォールフリップフロップ９の非反転出力端子Ｑの出力信号（フォールエッジ用クロック）、および排他的論理和回路１０から出力されるサンプリングクロック（遅延クロック）の信号タイミングをそれぞれ示している。
【００６２】
始めに、図３の左側に示すフォールフリップフロップ９における反転出力端子ＱＢの初期値がＨｉ信号の場合について説明する。
【００６３】
まず、基本クロックが入力されると、遅延回路２のＮ段目の基本単位から取り出された遅延クロックｒｉｓｅがライズフリップフロップ８のクロック入力端子ＣＫに入力される。
【００６４】
遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱからはＨｉ信号が出力され、同時にフォールフリップフロップ９の非反転出力端子ＱもＨｉ信号となる。
【００６５】
その後、遅延クロックｆａｌｌがフォールフリップフロップ９のクロック入力端子ＣＫに入力されると、該フォールフリップフロップ９の非反転出力端子ＱがＨｉ信号となり、フォールフリップフロップ９の反転出力端子ＱＢがＬｏ信号となる。
【００６６】
続いて、２発目の遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱはＬｏ信号となる。その後、２発目の遅延クロックｆａｌｌがフォールフリップフロップ９に入力されると、該フォールフリップフロップ９の非反転出力端子ＱはＬｏ信号、反転出力端子ＱＢはＨｉ信号となる。
【００６７】
以上の動作を繰り返し行うことにより、ライズフリップフロップ８、ならびにフォールフリップフロップ９の非反転出力端子Ｑから出力される信号は、基本クロックが１／２分周され、デューティ比が５０％のクロックがそれぞれ出力され、これらクロック信号の排他的論理和を排他的論理和回路１０によってとる。
【００６８】
次に、図３の右側に示すフォールフリップフロップ９における反転出力端子ＱＢの初期値がＬｏ信号の場合について説明する。
【００６９】
まず、基本クロックが入力されると、遅延回路２のＮ段目の基本単位から取り出された遅延クロックｒｉｓｅがライズフリップフロップ８のクロック入力端子ＣＫに入力される。
【００７０】
遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱはＬｏ信号となる。その後、遅延クロックｆａｌｌがフォールフリップフロップ９のクロック入力端子ＣＫに入力されると、該フォールフリップフロップ９の反転出力端子ＱＢ、非反転出力端子ＱがそれぞれＬｏ信号、Ｈｉ信号になる。
【００７１】
続いて、２発目の遅延クロックｒｉｓｅがライズフリップフロップ８に入力されると、該ライズフリップフロップ８の非反転出力端子ＱはＨｉ信号となる。そして、２発目の遅延クロックｆａｌｌがフォールフリップフロップ９に入力されると、該フォールフリップフロップ９の非反転出力端子ＱはＨｉ信号、反転出力端子ＱＢはＬｏ信号となる。
【００７２】
以上の動作を繰り返し行うことにより、ライズフリップフロップ８、ならびにフォールフリップフロップ９の非反転出力端子Ｑから出力される信号は、基本クロックが１／２分周され、デューティ比が５０％のクロックがそれぞれ出力され、これらクロック信号の排他的論理和を排他的論理和回路１０によってとる。
【００７３】
この場合、ライズフリップフロップ８、およびフォールフリップフロップ９の非反転出力端子Ｑ、反転出力端子ＱＢの出力信号は、フォールフリップフロップ９における反転出力端子ＱＢの初期値がＨｉ信号のときの反転信号となるが、最終出力である排他的論理和回路１０の出力は同じ結果が得られることになるので、出力されるクロックのパルス幅やタイミングが、該フォールフリップフロップ９の反転出力端子ＱＢの初期値によって異なるという問題は生じないことになる。
【００７４】
また、図３においては、デューティ比５０％のクロック信号を得る場合について記載したが、たとえば、遅延クロックｆａｌｌを遅延回路２の２Ｎ段目の基本単位から取り出し、遅延クロックｒｉｓｅを遅延回路２のＮ＋１段目などから取り出すことにより、デューティ比を任意に変えることができる。
【００７５】
同様に、遅延回路２において、遅延クロックｒｉｓｅ，ｆａｌｌの取り出す段数を、Ｎ−１と２Ｎ−２、Ｎ−２と２Ｎ−２などといったように段数差がＮとなるように選択すればデューティ比を５０％に保ちながら位相を任意に調整することが可能となる。
【００７６】
それによって、基本クロックと同じ周波数で、デューティ比、および位相を任意に制御することができる。
【００７７】
図４は、ＤＬＬ回路１を用いて構成されたデジタルカメラシステムにおける画像前処理部のブロックである。
【００７８】
この画像処理部は、各画素から取り込んだ信号レベルと基準となる黒レベルとをそれぞれ交互にサンプリングし、それらを比較することにより信号レベルを決定する。
【００７９】
画像前処理部は、撮像素子１１、ＣＤＳ（信号処理部）１２、ＰＧＡ（差電圧増幅部）１３、Ａ／Ｄ変換器１４、ロジック回路１５、タイミング発生器１６、ＤＳＰ１７、ならびにＤＬＬ回路１などから構成される。
【００８０】
これらＣＤＳ１２、ＰＧＡ１３、Ａ／Ｄ変換器１４、ロジック回路１５、およびＤＬＬ回路１などは、１チップ化した半導体集積回路装置などによって構成するようにしてもよい。
【００８１】
撮像素子１１は、たとえばＣＣＤなどからなり、レンズによって結像した映像を電圧信号に変換する。この撮像素子１１は、基準となる黒レベルと取り込んだ信号レベルとを交互に出力する。
【００８２】
撮像素子１１には、ＣＤＳ１２が接続されている。ＣＤＳ１２は、相関二重サンプリング回路であり、撮像素子１１から出力される黒レベルと信号レベルとをＤＬＬ回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫ、信号サンプリングクロックＳＰＳＩＧに同期してサンプリングし、その差信号を出力する。
【００８３】
ＣＤＳ１２が検出した差信号は、ＰＧＡ１３で増幅し、Ａ／Ｄ変換器１４でデジタル値に変換して出力される。このＡ／Ｄ変換器１４には、ＤＳＰ１７が接続されている。ＤＳＰ１７は、Ａ／Ｄ変換器１４から出力されたデジタルデータを処理する。
【００８４】
ロジック回路１５には、ＤＬＬ回路１が接続されている。このロジック回路１５には、段数設定レジスタが設けられており、外部から入力された設定データに基づいてセレクタ６，７に入力するセレクトデータを段数設定レジスタなどに設定する。
【００８５】
タイミング発生器１６には、ＤＬＬ回路１が接続されている。このタイミング発生器１６は、外部入力された外部クロックから、ＤＬＬ回路１に供給する基本クロックを生成して出力する。
【００８６】
ＤＬＬ回路１は、入力された基本クロックから信号サンプリングクロックＳＰＳＩＧ、および黒レベルサンプリングクロックＳＰＢＬＫを生成する。この場合、セレクタ６，７、ライズフリップフロップ８、フォールフリップフロップ９、ならびに排他的論理和回路１０をそれぞれ２つ設けることにより、信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫが生成される。
【００８７】
さらに、ＤＬＬ回路１は、信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫとは異なる遅延時間の遅延クロックもそれぞれ生成しており、これら遅延クロックは、サンプリングクロックとしてＰＧＡ１３、Ａ／Ｄ変換器１４、および撮像素子１１などに供給されている。
【００８８】
また、ＤＬＬ回路１を用いたデジタルカメラシステムの画像前処理部の動作について、図５のタイミングチャートを用いて説明する。
【００８９】
図５においては、上方から下方にかけて、撮像素子１１から出力される出力信号、タイミング発生器１６から出力される基本クロック、ＤＬＬ回路１から出力される黒レベルサンプリングクロックＳＰＢＬＫ、およびＤＬＬ回路１から出力される信号サンプリングクロックＳＰＳＩＧにおける信号およびクロックタイミングをそれぞれ示している。
【００９０】
撮像素子１１は、リセットゲートパルスを出力した後、黒レベルと信号レベルを順次出力する。ＣＤＳ１２には、サンプリングクロックとして信号サンプリングクロックＳＰＳＩＧ、黒レベルサンプリングクロックＳＰＢＬＫがそれぞれ入力される。
【００９１】
そして、ＣＤＳ１２は、入力された黒レベルを、ＤＬＬ回路１によって生成された黒レベルサンプリングクロックＳＰＢＬＫのフォーリングエッジに同期してサンプリングする。
【００９２】
ここで、前述したように、撮像素子１１からは、リセットゲートパルスが出力された後、続けて黒レベルの電気信号が出力されるため、十分に整定しない期間にサンプリングした場合、正しい黒レベルが得られないことになる。
【００９３】
その後、ＣＤＳ１２は、入力された信号レベルの電気信号をＤＬＬ回路１から出力された信号サンプリングクロックＳＰＳＩＧのフォーリングエッジに同期してサンプリングする。
【００９４】
この場合においても、撮像素子１１からは、黒レベルが出力された後、続けて信号レベルが出力されるので十分に整定しない期間にサンプリングした場合、正しい信号レベルが得られないことになる。
【００９５】
ＣＤＳ１２によってサンプリングされた黒レベルと色レベルとの差信号は、ＰＧＡ１３によって増幅され、Ａ／Ｄ変換器１４に出力されてデジタルデータに変換された後、ＤＳＰ１７によって処理される。
【００９６】
ここで、ＤＬＬ回路１におけるセレクタ６，７の構成について、図６を用いて詳しく説明する。
【００９７】
セレクタ６，７は、ツリー状に接続された複数のトランジスタＴ、およびインバータＶによってマルチプレクサが構成されている。トランジスタＴは、ＮチャネルＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、またはＰチャネルＭＯＳのいずれであってもよい。
【００９８】
たとえば、セレクタ６においては、ツリー状に接続された複数のトランジスタＴのゲートにライズ用の段数設定レジスタの設定データｒ１〜ｒｎ、ならびにインバータＶを介したその反転信号を入力することによって遅延クロックを任意に取り出し、ライズフリップフロップ８のクロック入力端子ＣＫに入力する。
【００９９】
同様に、セレクタ７では、ツリー状に接続された複数のトランジスタＴのゲートにフォール用の段数設定レジスタの設定データｆ１〜ｆｎ、ならびにインバータＶを介したその反転信号を入力することによって遅延クロックを任意に取り出し、ライズフリップフロップ９のクロック入力端子ＣＫに入力する。
【０１００】
図７は、ライズ用の段数設定レジスタに設定される設定データｒ１〜ｒｎの一例を示した説明図である。この図７では、ライズ用の段数設定レジスタに設定される設定データｒ１〜ｒｎの例について示したが、フォール用の段数設定レジスタの設定データｆ１〜ｆｎについても同様である。
【０１０１】
この場合、段数設定レジスタは、４ビットの２進数表示であり、遅延回路２の基本単位が１６個からなる。たとえば、段数設定レジスタから出力される設定データｒ４〜ｒ１が、’Ｈｉ’、’Ｌｏ’、’Ｈｉ’、’Ｌｏ’の場合には、１０段目の基本単位から出力される遅延クロックｒｉｓｅが取り出されることになる。
【０１０２】
それにより、本実施の形態によれば、デューティ比、および位相をそれぞれ任意に変化させたサンプリングクロックを高精度に生成することができる。
【０１０３】
また、複数のサンプリングクロックを生成する場合であっても、ロック用の遅延回路２のみでよいので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。
【０１０４】
さらに、広範囲の動作周波数に高精度に対応することができるので、デジタルカメラシステムなどの性能を向上することができる。
【０１０５】
また、本実施の形態では、ライズフリップフロップ８、およびフォールフリップフロップ９のクロック入力端子ＣＫに入力される遅延クロックのライズエッジをセンスする場合について記載したが、これらライズフリップフロップ８、およびフォールフリップフロップ９の極性を考慮することによってフォールエッジでのセンス動作も実現することができる。
【０１０６】
さらに、本実施の形態においては、セレクタ６，７（図６）のスイッチをトランジスタＴにより構成した例について記載したが、たとえば、これらセレクタ６，７は、ＣＭＯＳスイッチによって構成したり、あるいは、図８に示すように、段数を選択するスイッチはクロックトインバータＣＶを用いて構成するようにしてもよい。なお、クロックトインバータを用いる場合には、出力クロックの極性に注意することはいうまでもない。
【０１０７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
たとえば、前記実施の形態では、段数設定レジスタから出力される２進数の設定データによって直接セレクタのトランジスタがＯＮ／ＯＦＦ制御される構成としたが、たとえば、該段数設定レジスタの設定データをデコーダなどによって１０進数に変換してトランジスタをＯＮ／ＯＦＦ制御するようにしてもよい。
【０１０９】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【０１１０】
（１）疑似ロックを防止するとともに、入力される基本クロックのデューティ、および位相を任意にかつ高精度に調整することができる。
【０１１１】
（２）また、複数のサンプリングクロックを生成する際でも遅延回路が１つでよいので、半導体チップのレイアウト面積を小さくすることができるとともに、消費電力を削減することができる。
【０１１２】
（３）さらに、上記（１）、（２）により、高精度なサンプリングクロックを生成することができるので、デジタルカメラシステムなどの性能を大幅に向上することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態によるＤＬＬ回路のブロック図である。
【図２】図１のＤＬＬ回路に設けられた遅延回路を構成する基本単位の回路図である。
【図３】図１のＤＬＬ回路における各部のタイミングチャートである。
【図４】図１のＤＬＬ回路を用いて構成されたデジタルカメラシステムのブロック図である。
【図５】図４におけるデジタルカメラシステムのクロック、および信号タイミングチャートである。
【図６】図１のＤＬＬ回路に設けられたセレクタの回路図である。
【図７】図６のセレクタを制御するライズ用の段数設定レジスタに設定される設定データの一例を示した説明図である。
【図８】本発明における他の実施の形態によるＤＬＬ回路に設けられたセレクタの回路図である。
【図９】本発明者が検討した排他的論理和を用いてロック用遅延回路からクロックを取り出すＤＬＬ回路のブロック図である。
【図１０】図９のＤＬＬ回路における各部のタイミングチャートである。
【符号の説明】
１ ＤＬＬ回路
２ 遅延回路
２１ 〜２ｎ 基本単位
３ 位相比較器
４ チャージポンプ（電流生成部）
５ ループフィルタ（制御電圧生成部）
６，７ セレクタ（セレクタ部）
８ ライズフリップフロップ（第１の分周部）
９ フォールフリップフロップ（第２の分周部）
１０ 排他的論理和回路（遅延クロック生成部）
１１ 撮像素子
１２ ＣＤＳ（信号処理部）
１３ ＰＧＡ
１４ Ａ／Ｄ変換器
１５ ロジック回路
１６ タイミング発生器
１７ ＤＳＰ
Ｉｖ１，Ｉｖ２ インバータ
Ｔ１〜Ｔ８ トランジスタ
Ｔ トランジスタ
Ｖ インバータ
ＣＫ クロック入力端子
ＣＶ クロックトインバータ
Ｄ データ入力端子
ＱＢ 反転出力端子
Ｑ 非反転出力端子
ＳＰＢＬＫ 黒レベルサンプリングクロック
ＳＰＳＩＧ 信号サンプリングクロック
設定データｒ１〜ｒｎ
設定データｆ１〜ｆｎ
５０ ＤＬＬ回路
５１ ロック用遅延回路（遅延回路）
５２ １／２分周器（パルス幅固定分周器）
５３ 位相比較器
５４ チャージポンプ（電流生成部）
５５ インバータ
５６ ループフィルタ（制御電流生成部）
５７１ 〜５７ｎ スイッチ（セレクタ部）
５８ 排他的論理和回路（遅延クロック生成部）
Claims (9)
- 直列接続された複数の基本単位を有し、制御電圧に基づいて、入力された基本クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、
前記基本クロックと前記遅延回路から出力された遅延クロックとを比較し、前記基本クロックに対する前記遅延クロックの遅延時間が前記基本クロック１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、
前記位相比較器より出力されるＵＰ、ＤＯＷＮパルス信号に応じて、前記制御電圧を生成する制御部と、
前記遅延回路における第１の任意の出力部から出力される第１遅延クロックを分周し、ライズエッジ用クロックを出力する第１の分周部と、
前記遅延回路における第２の任意の出力部から出力される第２遅延クロックを分周し、フォールエッジ用クロックを出力する第２の分周部と、
前記第１、および第２の分周部から出力されるライズエッジ用クロックとフォールエッジ用クロックとに基づいて遅延クロックを生成する遅延クロック生成部と、
前記遅延クロック生成部から出力される遅延クロックに応じて信号処理を行う信号処理部とを備えたことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、前記遅延クロック生成部が、排他的論理和回路からなり、前記排他的論理和回路は、前記第１、および第２の分周部から出力されるライズエッジ用クロックとフォールエッジ用クロックとの排他的論理和をとり、前記遅延クロックとして出力することを特徴とする半導体集積回路装置。
- 請求項１または２記載の半導体集積回路装置において、セレクトデータに基づいて、前記遅延回路から出力される任意の２つの遅延クロックを選択し、前記第１、および第２分周部にそれぞれ出力するセレクタ部を備えたことを特徴とする半導体集積回路装置。
- 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、前記第１、および第２の分周部が、同期式フリップフロップからそれぞれ構成され、
前記２つの同期式フリップフロップは、前記ライズエッジ用クロック、ならびに前記フォールエッジ用クロックが前記同期式フリップフロップのクロック入力端子にそれぞれ入力され、前記第１の分周部となる同期式フリップフロップのデータ入力端子に前記第２の分周部となる同期式フリップフロップの反転出力端子が接続され、前記第１の分周部となる同期式フリップフロップの非反転出力端子に前記第２の分周部となる同期式フリップフロップのデータ入力端子が接続され、前記２つの同期式フリップフロップの非反転出力端子から出力される信号を、第１遅延クロック、および第２遅延クロックとして出力することを特徴とする半導体集積回路装置。 - 基本クロックを分周し、そのパルス幅を前記基本クロックの１周期に応じた値に固定した分周器出力クロックを出力するパルス幅固定分周器と、
直列接続された複数の基本単位を有し、制御電圧に基づいて、前記分周器出力クロックをある時間だけ遅延させた遅延クロックを出力する遅延回路と、
前記分周器出力クロックと前記遅延回路から出力された遅延クロックとを比較し、前記分周器出力クロックに対する前記遅延クロックの遅延時間が前記分周器出力クロック１周期より大きい場合ＵＰパルス信号を、小さい場合ＤＯＷＮパルス信号を出力する位相比較器と、
前記位相比較器より出力されるＵＰ、ＤＯＷＮパルス信号に応じて、前記制御電圧を生成する制御部と、
前記遅延回路における任意の出力部からそれぞれ出力される第１，および第２の遅延クロックとに基づいて遅延クロックを生成する遅延クロック生成部と、
前記遅延クロック生成部から出力される遅延クロックに応じて信号処理を行う信号処理部とを備えたことを特徴とする半導体集積回路装置。 - 請求項５記載の半導体集積回路装置において、前記遅延クロック生成部が、排他的論理和回路からなり、前記排他的論理和回路は、前記第１、および第２の遅延クロックの排他的論理和をとり、前記遅延クロックとして出力することを特徴とする半導体集積回路装置。
- 請求項５または６記載の半導体集積回路装置において、セレクトデータに基づいて、前記遅延回路から出力される第１、および第２の遅延クロックを選択し、前記遅延クロック生成部にそれぞれ出力するセレクタ部を備えたことを特徴とする半導体集積回路装置。
- 請求項５〜７のいずれか１項に記載の半導体集積回路装置において、前記制御部は、前記位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、前記電流生成部が生成した充放電電流を電圧に変換し、前記制御電圧を生成する制御電圧生成部とを備えたことを特徴とする半導体集積回路装置。
- 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、前記制御部は、前記位相比較器より出力されるＵＰ、およびＤＯＷＮパルス信号に対応して、充放電電流を生成する電流生成部と、前記電流生成部が生成した充放電電流を電圧に変換し、前記制御電圧を生成する制御電圧生成部とを備えたことを特徴とする半導体集積回路装置。
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- 2003-04-25 JP JP2003121524A patent/JP2004328448A/ja active Pending
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