JP5171442B2 - マルチストローブ回路および試験装置 - Google Patents

Description

本発明は、多相のストローブ信号（マルチストローブ信号）を生成し、評価対象の信号のレベルをマルチストローブ信号の複数のエッジのタイミングで評価するマルチストローブ回路に関する。

メモリやＤＳＰ（Digital Signal Processor）をはじめとする半導体デバイスを試験する試験装置にマルチストローブ回路が利用される。マルチストローブ回路は、半導体デバイスから出力される被試験信号（たとえば２値のデジタル信号）の１サイクル期間内に、複数のエッジを有するマルチストローブ信号（多相ストローブ信号ともいう）を発生し、各エッジのタイミングにおいて半導体デバイスから出力される信号のレベルを判定する。マルチストローブ回路を利用することにより、半導体デバイスから出力される信号のレベル遷移のタイミング（変化点）の検出等が可能となり、半導体デバイスの評価に利用することができる。

図１は、マルチストローブ回路３００の構成例を示す回路図である。Ｎ個の第１遅延素子Ｄ１_１〜Ｄ１_Ｎ（第１遅延素子Ｄ１と総称される）は、多段にカスケード接続されている。１段目の第１遅延素子Ｄ１_１にはＤＵＴから出力される被試験信号Ｓ１が入力され、被試験信号Ｓ１には第１遅延素子Ｄ１を１段経るごとに、所定の遅延Ｔｐｄが与えられる。つまりｉ段目の第１遅延素子Ｄ１_ｉからは、ＤＵＴから出力される被試験信号Ｓ１に対して、ｉ×Ｔｐｄだけ遅延した被試験信号Ｓ１_ｉが出力される。

Ｎ個の第２遅延素子Ｄ２_１〜Ｄ２_Ｎ（第２遅延素子Ｄ２と総称される）はそれぞれ、Ｎ個の第１遅延素子Ｄ１_１〜Ｄ１_Ｎごとに設けられ、多段にカスケード接続されている。１段目の第２遅延素子Ｄ２_１には、基準となるストローブ信号ＳＴＲＢが入力される。ストローブ信号ＳＴＲＢには、第２遅延素子Ｄ２を１段経るごとに、所定の遅延（Ｔｐｄ＋Δｔ）の遅延が与えられる。ｉ段目の第２遅延素子Ｄ２からは、基準ストローブ信号ＳＴＲＢに対して、ｉ×（Ｔｐｄ＋Δｔ）だけ遅延したｉ相目のストローブ信号ＳＴＲＢ_ｉが出力される。

Ｎ個のラッチ回路Ｌ_１〜Ｌ_Ｎ（タイミングコンパレータともいう）もまた、Ｎ個の第１遅延素子Ｄ１_１〜Ｄ１_Ｎごとに設けられる。ｉ（ｉは１≦ｉ≦Ｎを満たす自然数）番目のラッチ回路Ｌ_ｉは、ｉ相目のストローブ信号ＳＴＲＢｉのエッジのタイミングで、ｉ番目の第１遅延素子Ｄ１_ｉの出力信号をラッチする。なお図１においてＤフリップフロップで示されるラッチ回路Ｌ１は、その他のフリップフロップやラッチ回路など、さまざまな素子で代替可能であることはいうまでもない。Ｎ個のラッチ回路Ｌの出力信号ＳＬ_１〜ＳＬ_Ｎは、論理演算部３１０へと入力される。論理演算部３１０は、ＤＵＴの評価事項に応じた所定の信号処理を行う。被試験信号Ｓ１がある点を境に０から１（または１から０）に遷移するとき、出力信号ＳＬ_１〜ＳＬ_Ｎはあるビットを境に０と１が変化するサーモメータコードとなる。したがって論理演算部３１０は、プライオリティエンコーダを含んでいる。

Ｎ個の第２遅延素子Ｄ２の前段に設けられた第３遅延素子Ｄ３によって、第１遅延素子Ｄ１に入力される被試験信号Ｓ１と、第２遅延素子Ｄ２に入力されるストローブ信号ＳＴＲＢの位相差（タイミング）が調整される。

第１遅延素子Ｄ１、第２遅延素子Ｄ２を１段通過するごとに、被試験信号Ｓ１とストローブ信号ＳＴＲＢの相対的な時間差は、Δｔだけ変化する。つまり、被試験信号Ｓ１は、互いにΔｔだけ位相がシフトしたＮ個のストローブ信号（マルチストローブ信号）ＳＴＲＢ_１〜ＳＴＲＢ_Ｎのタイミングでその値が判定される。以上がマルチストローブ回路３００の構成の概要とその動作である。

このマルチストローブ回路３００は、複数の遅延素子Ｄ１、Ｄ２および複数のラッチ回路Ｌを含むため、回路規模が大きいという問題がある。またマルチストローブ回路３００において、第１遅延素子Ｄ１、第２遅延素子Ｄ２の遅延量が変動すると、被試験信号Ｓ１とマルチストローブ信号ＳＴＲＢ_１〜ＳＴＲＢ_Ｎのタイミング精度が悪化してしまう。特に分解能Δｔが小さければ小さいほど、第１遅延素子Ｄ１、第２遅延素子Ｄ２の遅延量ばらつきの影響は顕著となり、スキューが大きくなる。

本発明はこうした課題に鑑みてなされたものであり、その目的は、回路面積を削減し、もしくはキャリブレーションが簡易なマルチストローブ回路の提供にある。

本発明のある態様は、複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路に関する。このマルチストローブ回路は、基準となるストローブ信号と同期して所定の周波数で発振する発振器と、被試験信号を、発振器の出力信号のエッジのタイミングでラッチするラッチ回路と、を備える。

この態様によると、発振器の周波数に応じた周期のマルチストローブ信号を生成し、単一のラッチ回路（タイミングコンパレータ）で被試験信号（データ信号）をラッチするため、従来よりも回路規模を小さくできる。また、ラッチ回路がひとつであるため、従来回路で問題となるラッチ回路間の、すなわち相間のスキューが原理的に発生しないという利点がある。

ある態様のマルチストローブ回路は、ラッチ回路のクロック端子と発振器の間に設けられ、発振器の出力信号を所定期間、通過させるゲート回路をさらに備えてもよい。
この構成によれば、マルチストローブ信号の相数を所定期間に応じて設定できる。

ゲート回路は、発振器の出力信号のエッジをカウントするカウンタを含み、カウント値が所定の範囲に含まれるとき、発振器の出力信号を通過させてもよい。この場合、カウント値に応じてマルチストローブ信号の相数を制御できる。
所定の範囲は、任意に設定可能であってもよい。この場合、マルチストローブ信号の相数を制御できる。

ラッチ回路の出力信号を発振器の出力信号のエッジのタイミングで取り込み、基準となるクロックでリタイミングするクロック乗せ換え回路をさらに備えてもよい。
クロック乗せ換え回路は、インタリーブ回路もしくはＦＩＦＯ（First In First Out）回路であってもよい。

ある態様のマルチストローブ回路は、ラッチ回路のデータ端子側に設けられ、被試験信号を遅延させる第１遅延可変回路と、ラッチ回路のクロック端子側に設けられ、発振器の出力信号を遅延させる第２遅延可変回路と、をさらに備えてもよい。
この態様によれば、データ信号とマルチストローブ信号の間のスキューを調節できる。

発振器は、リングオシレータを含んでもよい。リングオシレータの発振周波数（周期）は、調節可能であることが好ましい。

発振器は、ＰＬＬ（位相ロックループ）回路を含んでもよい。

本発明の別の態様は、試験装置である。この装置は、被試験デバイスから出力される信号をしきい値電圧と比較するコンパレータと、任意のタイミングでレベルが遷移するストローブ信号を生成するタイミング発生器と、ストローブ信号と、被試験信号としてのコンパレータの出力信号と、を受ける上述のいずれかの態様のマルチストローブ回路と、を備える。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、マルチストローブ回路の回路面積を削減できる。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが部材Ｂに接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

図２は、実施の形態に係るマルチストローブ回路１０を備える試験装置１００の構成を示すブロック図である。試験装置１００は、メモリやＤＳＰ、その他のデジタル回路などの被試験デバイス（ＤＵＴ）１１０から出力される被試験信号Ｓ１を受け、所定の試験を実行する。

試験装置１００は、マルチストローブ回路１０に加えて、タイミング発生器３０、レベルコンパレータ４０、判定処理部５０を備える。レベルコンパレータ４０は、少なくともひとつのコンパレータを含み、ＤＵＴ１１０から出力される被試験信号Ｓ１の電位をローレベルのしきい値電圧ＶＯＬ（またはハイレベルのしきい値電圧ＶＯＨ）と比較し、比較結果に応じてハイレベルとローレベルが変化する被試験信号Ｓ１を生成する。なお、最も簡易には、レベルコンパレータ４０は、被試験信号Ｓ１の電位を、ハイレベルおよびローレベルで共通の単一のしきい値電圧と比較するコンパレータ、もしくは単なるインバータ（バッファ）でも構成可能である。

タイミング発生器３０は、テストプログラムで規定されるシーケンスに応じた任意のタイミングでレベルが遷移する（つまりエッジを有する）ストローブ信号ＳＴＲＢを生成する。タイミング発生器３０は、ＡＮＤゲート３２と、ラッチ回路３４、可変遅延回路ＶＤ３を含む。ＡＮＤゲート３２は、レート信号ＲＡＴＥと、パターン信号ＰＡＴの論理積を生成する。ラッチ回路３４は、ＡＮＤゲート３２の出力信号を、システムクロックＳＹＳＣＬＫと同期させる。可変遅延回路ＶＤ３は、ラッチ回路３４の出力信号に可変遅延を与える。可変遅延回路ＶＤ３の出力信号は、ストローブ信号ＳＴＲＢとして出力される。なお、タイミング発生器３０の構成は図２のそれに限定されず、その他の任意の構成でよい。

マルチストローブ回路１０は、被試験信号Ｓ１およびストローブ信号ＳＴＲＢを受ける。マルチストローブ回路１０は、複数のエッジを有するマルチストローブ信号ＭＳＴＲＢのそれぞれのエッジのタイミングで、評価対象の被試験信号Ｓ１をラッチして各タイミングにおける値を評価する。実施の形態では、被試験信号Ｓ１の１サイクル（１周期）あたり、ｎ相のタイミングでその値が評価されるものとする。

マルチストローブ回路１０は、発振器１２、パルサー１３、ラッチ回路１４、ゲート回路１６、クロック乗せ換え回路２０、第１可変遅延回路ＶＤ１、第２可変遅延回路ＶＤ２を含む。

発振器１２は、基準となるストローブ信号ＳＴＲＢと同期して、所定の周波数ｆ１で発振する。発振器１２の周波数ｆ１は、被試験信号Ｓ１をラッチするタイミングを規定するマルチストローブ信号ＭＳＴＲＢのエッジの間隔に応じて設定される。通常、周波数ｆ１は被試験信号Ｓ１のデータレートの整数倍もしく分数倍（以下、ｍ倍と書く）であるが、任意の実数であっても構わない。発振器１２の出力は、マルチストローブ信号ＭＳＴＲＢとして出力される。

発振器１２は、たとえば所定の周波数で発振するリングオシレータである。リングオシレータを構成するバッファ（インバータ）の遅延量を制御することにより、発振周波数ｆ１が調節される。
発振器１２は、リングオシレータに代えて、ＰＬＬ（位相ロックループ）回路で構成してもよい。

発振器１２の前段には、パルサー１３が設けられる。パルサー１３はストローブ信号ＳＴＲＢのエッジ周辺を切り出し、そのパルス幅を短くする。発振器１２には、パルサー１３から出力されるストローブ信号ＳＴＲＢがインジェクションされ、その結果ストローブ信号ＳＴＲＢとマルチストローブ信号ＭＳＴＲＢの同期がとられる。

ラッチ回路１４は、レベルコンパレータ４０によってレベルが判定された被試験信号Ｓ２を、発振器１２から出力されるマルチストローブ信号ＭＳＴＲＢのエッジのタイミングでラッチする。ラッチ回路１４はタイミングコンパレータＴＣＰとも呼ばれる。ラッチ回路１４のデータ端子とレベルコンパレータ４０の間には第１可変遅延回路ＶＤ１が設けられ、ラッチ回路１４のクロック端子と発振器１２の間には、第２可変遅延回路ＶＤ２が設けられる。第１可変遅延回路ＶＤ１、第２可変遅延回路ＶＤ２の遅延量を独立に調節することにより、被試験信号Ｓ１とマルチストローブ信号ＭＳＴＲＢの間のスキューが調整される。なお、被試験信号Ｓ１とマルチストローブ信号ＭＳＴＲＢの相対的な位相が調整できればよいため、第１可変遅延回路ＶＤ１と第２可変遅延回路ＶＤ２のいずれか一方を固定遅延回路としてもよい。

ゲート回路１６は、ラッチ回路１４のクロック端子と発振器１２の間、つまりマルチストローブ信号ＭＳＴＲＢの経路上に設けられる。ゲート回路１６は、マルチストローブ信号ＭＳＴＲＢを所定期間、通過させ、それ以外の期間は遮断する。

ゲート回路１６は、カウンタ１７、論理回路１８、ＡＮＤゲート１９を含む。カウンタ１７は、マルチストローブ信号ＳＴＲＢのエッジをカウントする。ゲート回路１６は、カウント値ＣＮＴが所定の範囲に含まれるとき、マルチストローブ信号ＭＳＴＲＢを通過させる。論理回路１８は、カウント値が所定の範囲に含まれるときにハイレベルとなる（アサートされる）ゲート信号ＳＧを生成する。ＡＮＤゲート１９は、ゲート信号ＳＧとマルチストローブ信号ＳＴＲＢの論理積ＭＳＴＲＢ’を出力する。所定の範囲は、カウント値ＣＮＴが０以上ｎ以下（ｎは自然数）の場合であってもよい。

クロック乗せ換え回路２０は、ラッチ回路１４の出力信号ＴＣＰＯＵＴをマルチストローブ信号ＭＳＴＲＢ’のエッジのタイミングで取り込み、ストローブ信号ＳＴＲＢの周波数のｎビットのパラレル信号ＩＬＯＵＴに変換する。そしてシステムクロックＳＹＳＣＬＫでリタイミングして出力する。クロック乗せ換え回路２０はインタリーブ回路、あるいはＦＩＦＯが利用できる。

判定処理部５０は、クロック乗せ換え回路２０の出力信号ＩＬＯＵＴを受け、たとえば期待値と比較することによってＤＵＴ１１０の良否を判定し、または不良箇所を特定する。判定処理部５０の処理は特に限定されない。

以上が試験装置１００の構成である。続いてその動作を説明する。図３は、図２のマルチストローブ回路１０の動作を示すタイムチャートである。タイミング発生器３０によって、被試験信号Ｓ１のサイクル）（テストサイクル）ごとに、任意のタイミングにエッジを有するストローブ信号ＳＴＲＢが生成される。発振器１２は、ストローブ信号ＳＴＲＢがインジェクションされると、それと同期しておりかつ周波数がｍ倍のマルチストローブ信号ＭＳＴＲＢを生成する。ゲート回路１６はマルチストローブ信号ＭＳＴＲＢをカウントし、カウント値ＣＮＴが所定の範囲、具体的にはｎ以下のとき、ゲート信号ＳＧをアサートする。ゲート信号ＳＧがアサートされる期間、マルチストローブ信号ＭＳＴＲＢ’が切り抜かれて、ラッチ回路１４のクロック端子に供給される。ラッチ回路１４は、マルチストローブ信号ＭＳＴＲＢ’の各エッジのタイミングで被試験信号Ｓ２をラッチする。ラッチ回路１４からは、出力データＴＣＰＯＵＴが出力される。出力データＴＣＰＯＵＴは、ストローブ信号ＳＴＲＢの周波数のｍ倍のデータレートでラッチされたシリアル形式のｎ個のデータＤＯ_１〜ＤＯ_ｎを含む。

クロック乗せ換え回路２０は、出力データＴＣＰＯＵＴをリタイミングし、パラレル形式のｎビットの出力データＩＬＯＵＴに変換する。つまり出力データＩＬＯＵＴは、ｎ個のデータＤＯ_１〜ＤＯ_ｎを含む。判定処理部５０は、このように生成された出力データＩＬＯＵＴを利用して、種々の信号処理を行い、ＤＵＴ１１０を評価する。

以上がマルチストローブ回路１０の動作である。このマルチストローブ回路１０は以下の利点を有している。

図２のマルチストローブ回路１０は、従来の図１のマルチストローブ回路３００に比べて、タイミングコンパレータ（ラッチ回路）の個数および遅延素子の個数を減らすことができるため、回路規模を小さくできる。

また図２のマルチストローブ回路１０は、各遅延素子の遅延量を最適化するキャリブレーションを、従来に比べて簡素化することができる。具体的には、従来のマルチストローブ回路３００においては、各相のタイミングコンパレータ（ラッチ回路Ｌ）ごとに、遅延素子Ｄ１、Ｄ２の遅延量を最適化して、各相の時間間隔とスキューを調節する必要がある。したがって、調節すべき遅延素子の個数は、ｎ相のタイミングコンパレータに対して、ｎ×２となる。一方、図２のマルチストローブ回路１０では、各相の時間間隔は発振器１２の発振周波数を調節すればよいため、実質的に１箇所の調節で実現できる。発振器１２がリングオシレータの場合、発振器１２のループ遅延時間を調整すればよく、ＰＬＬ回路の場合、逓倍（および／または分周数）を調整すればよい。

さらに、従来の図１のマルチストローブ回路３００では、当初、設計したタイミングコンパレータの個数を超える相数のマルチストローブ信号で、データを取り込むことができない。これに対して、図２のマルチストローブ回路１０によれば、発振器１２の周波数（つまりマルチストローブ信号ＭＳＴＲＢの各相の時間間隔）と、ゲート回路１６のゲート信号ＳＧのパルス幅を調節することにより、相数を柔軟に設定できる。図２のゲート回路１６は、カウンタ１７を利用しているため、カウント値の上限（下限）を設定すればよいため、簡易に設定できる。

また、被試験信号Ｓ２とマルチストローブ信号ＭＳＴＲＢ’のタイミング調整は、第１可変遅延回路ＶＤ１、第２可変遅延回路ＶＤ２を用いて行えばよいため、２箇所でよい。したがって、図２のマルチストローブ回路１０では、たかだか３箇所の調整でよいため、キャリブレーション工程の時間を短縮できる。

また、キャリブレーションの結果、最適化された遅延量を設定するデータは、レジスタに保持されるところ、図２のマルチストローブ回路１０ではレジスタの容量を小さくできるため、回路面積の削減にも資することとなる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が可能である。

マルチストローブ回路の構成例を示す回路図である。 実施の形態に係るマルチストローブ回路を備える試験装置の構成を示すブロック図である。 図２のマルチストローブ回路の動作を示すタイムチャートである。

符号の説明

１０…マルチストローブ回路、１２…発振器、１３…パルサー、１４…ラッチ回路、１６…ゲート回路、１７…カウンタ、１８…論理回路、１９…ＡＮＤゲート、２０…クロック乗せ換え回路、ＶＤ１…第１可変遅延回路、ＶＤ２…第２可変遅延回路、３０…タイミング発生器、４０…レベルコンパレータ、５０…判定処理部、１００…試験装置、１１０…ＤＵＴ、Ｓ１…被試験信号、Ｓ２…被試験信号。

Claims (8)

1. 複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路であって、
   基準となるストローブ信号と同期し、所定の周波数で発振する発振器と、
   前記被試験信号を、前記発振器の出力信号のエッジのタイミングでラッチするラッチ回路と、
   前記ラッチ回路のクロック端子と前記発振器の間に設けられ、前記発振器の出力信号を利用して調節可能なパルス幅を有する周期的なゲート信号を生成し、前記発振器の出力信号を、前記パルス幅に相当する所定期間、通過させるゲート回路と、
   を備えることを特徴とするマルチストローブ回路。
2. 前記ゲート回路は、
   前記発振器の出力信号のエッジをカウントするカウンタを含み、カウント値が所定の範囲に含まれるとき、前記発振器の出力信号を通過させることを特徴とする請求項１に記載のマルチストローブ回路。
3. 前記ラッチ回路の出力信号を前記発振器の出力信号のエッジのタイミングで取り込み、基準となるクロックでリタイミングするクロック乗せ換え回路をさらに備えることを特徴とする請求項１または２に記載のマルチストローブ回路。
4. 複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路であって、
   基準となるストローブ信号と同期し、所定の周波数で発振する発振器と、
   前記被試験信号を、前記発振器の出力信号のエッジのタイミングでラッチするラッチ回路と、
   前記ラッチ回路の出力信号を前記発振器の出力信号のエッジのタイミングで取り込み、基準となるクロックでリタイミングするクロック乗せ換え回路と、
   を備えることを特徴とするマルチストローブ回路。
5. 前記ラッチ回路のデータ端子側に設けられ、前記被試験信号を遅延させる第１遅延可変回路と、
   前記ラッチ回路のクロック端子側に設けられ、前記発振器の出力信号を遅延させる第２遅延可変回路と、
   をさらに備えることを特徴とする請求項１に記載のマルチストローブ回路。
6. 前記発振器は、リングオシレータを含むことを特徴とする請求項１から５のいずれかに記載のマルチストローブ回路。
7. 前記発振器は、ＰＬＬ（位相ロックループ）回路を含むことを特徴とする請求項１から５のいずれかに記載のマルチストローブ回路。
8. 被試験デバイスから出力される信号をしきい値電圧と比較するコンパレータと、
   任意のタイミングでレベルが遷移するストローブ信号を生成するタイミング発生器と、
   前記ストローブ信号と、前記被試験信号としての前記コンパレータの出力信号と、を受ける請求項１から７のいずれかに記載のマルチストローブ回路と、
   を備えることを特徴とする試験装置。

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