JP5171442B2 - マルチストローブ回路および試験装置 - Google Patents
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Description
この構成によれば、マルチストローブ信号の相数を所定期間に応じて設定できる。
所定の範囲は、任意に設定可能であってもよい。この場合、マルチストローブ信号の相数を制御できる。
クロック乗せ換え回路は、インタリーブ回路もしくはFIFO(First In First Out)回路であってもよい。
この態様によれば、データ信号とマルチストローブ信号の間のスキューを調節できる。
発振器12は、リングオシレータに代えて、PLL(位相ロックループ)回路で構成してもよい。
Claims (8)
- 複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路であって、
基準となるストローブ信号と同期し、所定の周波数で発振する発振器と、
前記被試験信号を、前記発振器の出力信号のエッジのタイミングでラッチするラッチ回路と、
前記ラッチ回路のクロック端子と前記発振器の間に設けられ、前記発振器の出力信号を利用して調節可能なパルス幅を有する周期的なゲート信号を生成し、前記発振器の出力信号を、前記パルス幅に相当する所定期間、通過させるゲート回路と、
を備えることを特徴とするマルチストローブ回路。 - 前記ゲート回路は、
前記発振器の出力信号のエッジをカウントするカウンタを含み、カウント値が所定の範囲に含まれるとき、前記発振器の出力信号を通過させることを特徴とする請求項1に記載のマルチストローブ回路。 - 前記ラッチ回路の出力信号を前記発振器の出力信号のエッジのタイミングで取り込み、基準となるクロックでリタイミングするクロック乗せ換え回路をさらに備えることを特徴とする請求項1または2に記載のマルチストローブ回路。
- 複数のエッジを有するマルチストローブ信号のそれぞれエッジのタイミングで、評価対象の被試験信号をラッチするマルチストローブ回路であって、
基準となるストローブ信号と同期し、所定の周波数で発振する発振器と、
前記被試験信号を、前記発振器の出力信号のエッジのタイミングでラッチするラッチ回路と、
前記ラッチ回路の出力信号を前記発振器の出力信号のエッジのタイミングで取り込み、基準となるクロックでリタイミングするクロック乗せ換え回路と、
を備えることを特徴とするマルチストローブ回路。 - 前記ラッチ回路のデータ端子側に設けられ、前記被試験信号を遅延させる第1遅延可変回路と、
前記ラッチ回路のクロック端子側に設けられ、前記発振器の出力信号を遅延させる第2遅延可変回路と、
をさらに備えることを特徴とする請求項1に記載のマルチストローブ回路。 - 前記発振器は、リングオシレータを含むことを特徴とする請求項1から5のいずれかに記載のマルチストローブ回路。
- 前記発振器は、PLL(位相ロックループ)回路を含むことを特徴とする請求項1から5のいずれかに記載のマルチストローブ回路。
- 被試験デバイスから出力される信号をしきい値電圧と比較するコンパレータと、
任意のタイミングでレベルが遷移するストローブ信号を生成するタイミング発生器と、
前記ストローブ信号と、前記被試験信号としての前記コンパレータの出力信号と、を受ける請求項1から7のいずれかに記載のマルチストローブ回路と、
を備えることを特徴とする試験装置。
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