JP2002182779A

JP2002182779A - 変更されたクロック信号発生器

Info

Publication number: JP2002182779A
Application number: JP2001300521A
Authority: JP
Inventors: Timothy Charles Mace; チャールズメイスティモシー
Original assignee: ARM Ltd; Advanced Risc Machines Ltd
Current assignee: ARM Ltd
Priority date: 2000-10-24
Filing date: 2001-09-28
Publication date: 2002-06-26
Also published as: GB0026033D0; GB2368473A; US20020047739A1

Abstract

(57)【要約】【課題】アナログ回路に依存することなく、許容でき
る変更されたクロック信号を発生すること【解決手段】入力クロック信号から変更されたクロッ
ク信号を発生するための回路２が遅延ラインによって設
けられており、この遅延ラインは状態変化が伝わるＤＥ
₁、ＤＥ₂、ＤＥ₃、ＤＥ₄間の、デジタル制御された遅延
ライン要素によって形成されている。所定の数の信号変
化が遅延ラインに沿って伝搬する状態にシステムがロッ
クされた時に限り、システムが安定となるよう、遅延ラ
インにフィードバック制御を行うことができる。これら
遅延ライン要素のデジタル制御はグレイ符号化すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック発生の技
術分野に関し、より詳細には、本発明は、入力されたク
ロック信号から変更されたクロック信号を発生すること
に関する。

【０００２】

【従来技術の説明】電子工学の分野、特にデジタル電子
工学の分野では、電子回路の作動を制御するためのクロ
ック信号は回路の異なる部品に対して特性を変えるなけ
ればならない場合があることが判っている。一例とし
て、回路の一部分を低速のクロック信号で作動させ、回
路の別の部分を高速のクロック信号で作動させることが
望ましい場合がある。回路の異なる部分が正しく相互作
用するようにするには、回路の異なる部分を制御する異
なるクロック信号の間に所定の固定された位相関係があ
ることが望ましい場合が多い。

【０００３】

【発明が解決しようとする課題】アナログ回路、例えば
位相ロックループ（ＰＬＬ）を使って入力クロック信号
からスタートして、変更されたクロック信号を発生する
ことは公知となっている。これらアナログ回路が発生す
るクロック信号に関する性能は良好であるが、全体をデ
ジタルとすることができるシステム内にかかるアナログ
回路を組み込むことには問題がある。デジタル部品に対
しては許容可能なわずかな製造プロセスのバラツキがア
ナログ回路の部品における許容できないバラツキを発生
し得るので、特にアナログ部品は集積回路に組み込むこ
とにはあまり適しているとは言えない。更に、アナログ
部品は物理的に大きくなる傾向があるので、集積回路の
大部分の面積を占めることになって不利である。

【０００４】

【課題を解決するための手段】本発明の１つの特徴によ
れば、入力クロック信号に対して実質的に固定された位
相関係を有する変更されたクロック信号を前記入力クロ
ック信号から発生するための装置において、遅延ライン
要素として作動する複数の直列接続されたゲートを有
し、遅延ラインに沿って伝搬する周期的な信号状態変化
をトリガーするように、前記入力クロック信号が入力さ
れるようになっている遅延ラインと、遅延ライン要素と
して作動する前記複数の直列接続されたゲートによって
行われる伝搬遅延を制御するよう、１つ以上のデジタル
制御値に応答自在な遅延コントローラと、前記変更され
たクロック信号を発生するように前記信号状態変化に応
答自在なクロック信号発生ロジックとを備えた、変更さ
れたクロック信号を発生するための装置が提供される。

【０００５】本発明はアナログ回路に依存することな
く、許容できる変更されたクロック信号を発生するよ
う、変更されたクロック信号の発生にデジタル制御を適
用できるとの認識に基づくものである。良好な質の安定
した変更されたクロック信号を得るには、アナログ回路
によって得られるような効果上無限に良好なレベルの制
御が必要となることが予想される。しかしながら、本発
明は遅延ラインに基づく変更されたクロック信号発生器
において、遅延ラインに沿って伝搬遅延をデジタル制御
することによって、許容できる変更されたクロック信号
を発生するのに、十分安定で、かつ細かいレベルの制御
を行うことができるとの認識に基づくものである。更
に、アナログ回路を不要にすることにより、変更された
クロック信号発生器は製造プロセスのバラツキに対し
て、より高い抵抗力を有することができ、集積回路の、
より狭い面積を使って、この変更されたクロック信号発
生器を提供することが可能となっている。

【０００６】遅延ラインに基づくシステムから変更され
たクロック信号を発生するには、遅延ラインを構成する
遅延ライン要素として作動するゲート間にタップポイン
トを設けることが望ましい。これらタップポイントはこ
れらタップポイントの間で発生する信号変化の間に時間
的な関係を有し、この時間的な関係は、遅延ラインに沿
った伝搬遅延の制御によって変わる。

【０００７】発生できる変更されたクロック信号の性質
におけるかなりのフレキシビリティは、変更されたクロ
ック信号を発生するため、遅延ラインに沿った複数のタ
ップポイントにおける信号状態の変化に応答するクロッ
ク信号発生ロジックを設けることによる所定の構造から
得ることができる。このように、クロック信号発生ロジ
ックがタップポイントにおける信号に応答する態様を変
更し、これらタップポイントを移動させることにより、
入力クロック信号と変更されたクロック信号との間の関
係の特定の性質を調節することができる。

【０００８】遅延ラインに沿った信号の状態変化をトリ
ガーするのに、特定方向の入力クロック信号のエッジを
使用する、エッジトリガー式遅延ラインを使用すること
により、安定で、かつ信頼性のある信号を得ることがで
きる。回路内の他の状態変化をトリガーするのに使用さ
れているのと同じ事象にクロック回路が応答することが
好ましい。

【０００９】フィードバック制御を使用することなく、
変更されたクロック信号を発生することが可能である
が、入力クロック信号と遅延ラインに沿って伝搬する状
態変化、従って、発生される、変更されたクロック信号
との間の所定の関係を維持するように、伝搬遅延を制御
するデジタル制御値を調節するように、遅延ラインが発
生する遅延された信号からのフィードバックを使用する
フィードバックコントローラを設けることにより、変更
されたクロック信号の精度およびシステムの安定性が大
幅に高められる。

【００１０】フィードバック制御装置が利用する所定の
関係が、入力クロック信号のクロック周期に実質的に等
しい時間内に、状態変化が遅延ラインに沿って伝搬する
という関係となっている装置は、実現する上で有利に安
定で比較的簡単な装置である。

【００１１】かかる装置を用いた場合、所定の数の信号
状態変化が所定時間内に遅延ラインに沿って伝搬するこ
とを、すべてのタップポイントからの信号値が表示して
いるとは言えない場合、伝搬遅延時間を長くするように
フィードバックコントローラがデジタル値を変えないよ
う、フィードバックコントローラを構成することによっ
て、遅延ラインおよびフィードバックが不正確な周波数
にロックする望ましくない状況を防止できる。これによ
って入力クロック信号への位相関係を所望するように固
定したにも拘わらず、過度に多い数の信号状態変化が遅
延ラインに沿って伝搬する状態に遅延ラインがロックす
ることを防止できる。

【００１２】遅延ラインを形成する遅延要素は、いずれ
も共通するデジタル値によって制御できることが理解で
きよう。しかしながら、デジタルライン内の各遅延要素
が自己のデジタル値によって別々に制御されるようにす
ることによって、回路面積および複雑度が増加すること
を最小にしながら、より細かい制御を行うことができ
る。

【００１３】回路のグリッチに対する抵抗力および安定
性は、デジタル値がグレイ符号化に従って遅延時間を制
御することによって改善できる。

【００１４】デジタル値によって制御すべき遅延要素
は、遅延要素の出力がマルチプレクサを使用するクロッ
ク制御されていないゲートのうちの１つの出力端から取
り出されるようになっているクロック制御されていない
ゲートを直列接続配置することによって好ましく得るこ
とができる。遅延ラインに沿った反転要素の分散配置が
パルス幅を保存することが好ましい。

【００１５】変更されたクロック信号の発生を制御する
ようにインバータの出力をラッチし、これらラッチされ
た値を使用し、よってインバータが出力する信号値の変
動に起因する効果を回避することによって、システムの
安定性が改善される。インバータの出力信号をラッチ
し、これらラッチされた値を使って、変更されるクロッ
ク信号の発生を制御し、よってインバータが出力する信
号値の変動に起因する作用を防止することによって、シ
ステムの安全性を改善できる。

【００１６】多くの実際の状況下では、所望する変更ク
ロック信号は入力クロック信号の単なる整数倍とするこ
とができるが、本発明の技術はかかる関係のみに限定さ
れず、変更されるクロック信号と入力クロック信号との
間の広範な種々の固定された位相の数値関係を、本発明
の原理を使って得ることができる。

【００１７】本発明の別の特徴によれば、入力クロック
信号に対して固定された位相関係を有する変更されたク
ロック信号を入力クロック信号から発生するための方法
であって、遅延ラインに沿って伝搬する周期的な信号状
態変化をトリガーするよう、遅延ライン要素として作動
する複数の直列接続されたゲートを有する遅延ライン
に、前記入力クロック信号を入力する工程と、１つ以上
のデジタル制御値に応答し、遅延ライン要素として作動
する前記複数の直列接続されたゲートによって行われる
伝搬遅延を制御する工程と、前記信号状態変化に応答
し、前記変更されたクロック信号を発生する工程とを備
えた、変更されたクロック信号を発生する方法が提供さ
れる。

【００１８】添付図面を参照し、説明のための実施例の
次の詳細な説明を読めば、本発明の上記およびそれ以外
の目的、特徴および利点がより明らかとなろう。

【００１９】

【発明の実施の形態】図１は、入力クロック信号から変
更されたクロック信号を発生するための回路２を示す。
この回路２はデジタル部品を使用する集積回路に設けて
もよい。この回路２は４つの遅延ライン要素ＤＥ₁、Ｄ
Ｅ₂、ＤＥ₃およびＤＥ₄から形成された遅延ラインを含
む。遅延ラインに沿って、遅延ラインに加えられた入力
クロック信号が伝搬する。この場合、遅延ライン要素の
各々は入力クロック周期の約４分の１の長さの遅延時間
だけクロック信号を遅延する。第１遅延要素ＤＥ₁への
入力信号は、第１タップ信号Ｔ₀を発生し、次の隣接す
る遅延要素の間で他のタップ信号Ｔ₁、Ｔ₂、Ｔ₃および
Ｔ₄（各信号は入力クロック時間の４分の１の遅延時間
を有する）が得られる。それぞれの遅延要素に４つのラ
ッチ４、６、８、１０が関連している。これらラッチ
４、６、８、１０の１つが入力クロック信号の立ち上が
りエッジを受信すると、そのラッチは自己のＤ入力端へ
与えられる信号値を記憶し、次にこのラッチが次の立ち
上がりエッジを受信するまで、そのＱ出力端にこの信号
値を出力する。第１ラッチ４にはインバータフィードバ
ックループ１２が設けられており、このフィードバック
ループ１２はラッチ４が高レベル信号と低レベル信号と
を交互に記憶させるように働く。入力クロック信号の各
立ち上がりエッジが生じた時に各信号レベルの変化が発
生する。従って、ラッチ４の出力信号は入力クロック信
号の周波数の半分の周波数を有する矩形波となってい
る。

【００２０】ラッチ４の交互に変化する出力信号は、信
号状態変化を示し、この信号状態変化は特定の遅延要素
ＤＥ₁、ＤＥ₂、ＤＥ₃によるそれぞれのラッチのゲート
制御によって制御される時間内に、別のラッチ６と８と
１０との間を通過する遅延ラインに沿って伝搬する。遅
延要素によって得られる入力クロック周期の４分の１の
遅延時間は、各ラッチにおいて伝搬する信号の状態変化
を４分の１周期だけ離間させるように働く。

【００２１】それぞれの遅延要素ＤＥ₁、ＤＥ₂、ＤＥ₃
およびＤＥ₄によって得られる伝搬遅延時間を制御する
デジタル値をフィードバック制御するのに、最終遅延要
素ＤＥ ₄およびそれに関連するラッチ１２が使用され
る。

【００２２】２つのフィードバック制御ラッチ１４およ
び１６が設けられており、入力クロック信号の立ち上が
りエッジでラッチ１２の出力信号をサンプリングするよ
うにフィードバック制御ラッチ１４がトリガーされる。
従って、遅延要素ＤＥ₁、ＤＥ₂、ＤＥ₃およびＤＥ₄の各
々が入力クロック周期の４分の１の遅延時間を生じるよ
うになっていると仮定した場合、ラッチ４と６と８と１
０と１２との間の伝搬状態変化における立ち上がりエッ
ジは、ラッチ１２に達しており、ラッチ１４がラッチ１
２をサンプリングする時間に内部に記憶されていなけれ
ばならない。伝搬状態変化がラッチ１２に達していない
場合、遅延要素によって生じた伝搬遅延時間をフィード
バックコントローラ１８の作用によって短く（減少）し
なければならない。逆に、ラッチ１２に状態変化が既に
記憶されている場合、この遅延時間は更に検討すれば、
長く（増加）する必要がある。このような制御は、ロッ
クされ、入力クロック信号の周期に一致する伝搬遅延時
間のいずれかの側に変動することが理解できよう。

【００２３】上記のように、伝搬遅延時間を長くする必
要があることをラッチ１４が表示すると、ラッチ４、
６、８および１０のラインに沿って１つだけの状態変化
が伝搬していることを検出することによって、この必要
性を検討する。特に本例では、１つの入力クロック周期
内でライン４、６、８および１０のラインに沿って２つ
以上の状態変化が伝搬し、これら変化がフィードバック
装置によってロックされることを防止することが好まし
い。このような状況は、タップ信号の各々が同じ値を有
し、その結果、入力クロック信号の立ち上がりエッジで
ラッチ１６によってサンプリングされるかどうかを判断
するように働く比較回路２０によって防止される。入力
クロック信号の立ち上がりエッジのサンプルポイントで
タップ値のいずれもが同じ値を有しているとは言えない
ことを比較回路２０が示した場合、このことはラッチチ
ェーンに沿って２つ以上の値の変化が伝搬することを示
しているので、よってラッチ１４によってサンプリング
される信号の結果が何を示しているかに拘わらず、遅延
要素の伝搬遅延時間を長くしなければならない。

【００２４】フィードバックコントローラ１８はこれら
それぞれの要素が発生する伝搬遅延時間を制御するよ
う、それぞれの遅延要素ＤＥ₁、ＤＥ₂、ＤＥ₃およびＤ
Ｅ₄へ供給される個々の４つのデジタル値を発生する。
これらデジタル値は遅延ラインによって生じる遅延時間
の合計を調節するように別々に変えてもよい。実際に
は、所定のシーケンスでそれぞれの遅延要素の遅延時間
を調節するのが好ましい。

【００２５】タップ信号値Ｔ₀、Ｔ₁、Ｔ₂およびＴ₃の各
々は、これら値を組み合わせ、変更されたクロック信号
を発生するように働くクロック発生ロジック２２へ与え
られる。タップ信号は入力クロック信号に対し、所定の
時間および位相関係を有する。この関係は、変更される
クロック信号が入力クロック信号に対して所定の安定し
た望ましい関係となるように、クロック発生ロジック２
２によって利用される。

【００２６】図２は、入力クロック信号と、信号ｔ₀、
ｔ₁、ｔ₂およびｔ₃と出力クロック信号との間の関係を
略図で示す。特に入力クロック信号の立ち上がりエッジ
はタップ信号ｔ₀の値の変化をトリガーすることが理解
できよう。タップ信号値ｔ₀の変化の後の入力クロック
周期の４分の１の時間後に、次のタップ信号値ｔ₁の同
じ変化が続く。次のタップ信号ｔ₂とｔ₃との間でもこの
ような関係が繰り返される。従って、図１の回路内のフ
ィードバックが正しくロックされると、信号ｔ₀、ｔ₁、
ｔ₂およびｔ₃は互いに入力クロック信号の周期の４分の
１だけ離間した一連の立ち上がりエッジを発生する。こ
れら立ち上がりエッジは標準的な技術を使用するクロッ
ク発生ロジック２によって使用され、ロジック２は入力
クロック信号の周波数の倍の周波数を有する出力クロッ
ク信号を発生する。

【００２７】図３は、一連のクロック制御されていない
ゲート、本例ではインバータから形成された簡略化され
た遅延要素を示す。第１ゲートには、入力信号値の変化
が加えられ、この変化は一連のゲートに沿って伝搬す
る。この場合、各ゲートの出力信号の変化は前のゲート
の出力信号より若干遅れる。遅延要素によって遅延され
る遅延時間は遅延ライン内の任意のポイントにおける信
号値変化のうちの１つを取り出し、これを遅延要素から
の出力信号として使用することによって選択できる。デ
ジタル値によって制御されるマルチプレクサのブランチ
構造によって選択を行うことができる。図示されている
例では、マルチプレクサのブランチアレイは３つのレベ
ルの高さにあり、このアレイは３ビットデジタル値によ
って制御される。第５ゲートと第６ゲートとの間の信号
「ｅ」は入力端から第１ゲートへの所望する伝搬遅延時
間を有するように選択された信号である。マルチプレク
サが出力端に対してこの値を選択するようにマルチプレ
クサを構成する３ビット制御値は「１１０」である。３
ビット制御値の変化に起因するグリッチを減少するよう
に、３ビット制御値と選択された遅延時間との間でグレ
イ符号化が行われるように、それぞれのビット値による
マルチプレクサの制御を行うことができると理解できよ
う。

【００２８】図４は、入力クロック信号と変更されたク
ロック信号との間のより複雑な関係を略図で示してい
る。図示された例では、変更されたクロック信号は入力
クロック信号の４／３倍の周波数を有し、使用される信
号ラインは各遅延要素の間で３／８の入力クロック信号
周期の遅延時間を発生し、安定した状態では遅延ライン
に沿って伝搬する３つの状態変化を有するようになって
いる。この遅延ライン上のタップポイントの各々におけ
る値の変化を使用し、４つの変更されたクロック信号の
周期が３つの入力クロック信号周期内に収まった状態で
サイクルが繰り返されるよう、変更された出力信号の値
の変化をトリガーできる。

【００２９】図５は、変更されたクロック信号を発生す
るための回路の別の実施例を略図で示す。この回路は、
遅延要素のフィードバック制御を行う態様に関して、図
１の回路と異なっている。

【００３０】信号Ｆを発生するレジスターは３つの第１
遅延要素、ＤＥ１、ＤＥ２およびＤＥ３を通って遅延さ
れるクロックからトリガーされる。より一般的なケース
では、このレジスターはＮ個の遅延要素の遅延ラインを
形成する、Ｎ個の遅延要素の末尾から２番目の出力端ま
で遅延されるクロックからトリガーされる。このフィー
ドバックの目的は、Ｎ個のすべての遅延要素を通した遅
延時間が入力クロックの周期に等しくなるように保証す
ることにある。Ｎ−１個の第１遅延要素を通した遅延時
間が入力クロックの周期よりも短くなった場合、信号Ｆ
が発生するレジスターはその入力端で信号Ａを捕捉す
る。これによって、Ａの値は入力クロックの各立ち上が
りエッジの後で交互に変化する。

【００３１】Ａ、ＢおよびＣの値が１、０、１または
０、１、０である場合、Ｎ−１個の第１遅延要素の総遅
延時間は入力クロックの周期よりも短くなる。従って、
Ｎ個のすべての遅延要素の遅延時間は入力クロックの周
期の（Ｎ＋１）／Ｎ倍よりも短くなる。

【００３２】Ｄにおける値が入力クロックの立ち上がり
エッジでＡにおける値に等しくなった場合、Ｎ個のすべ
ての遅延要素を通った遅延時間の長さは入力クロックの
周期よりも短くなる。

【００３３】これら上記条件の双方が満たされた場合、
また満たされた場合に限り、直列に結合されたＮ個の遅
延要素の周期は入力クロックの周期よりも短くなるの
で、フィードバック制御は遅延時間を長くするか、そう
でない場合、フィードバック制御は要素を通した遅延時
間を短くするはずである。

【００３４】以上で添付図面を参照し、本発明の実施例
について詳細に説明したが、本発明は上記実施例のみに
限定されるものでなく、当業者であれば、特許請求の範
囲に記載された発明の要旨から逸脱することなく、種々
の変形および変更を行うことができると理解すべきであ
る。

【図面の簡単な説明】

【図１】入力クロック信号から変更されたクロック信号
を発生するための回路を示す略図である。

【図２】遅延ラインに沿って伝搬する入力クロック信号
と、状態変化と変更された出力クロック信号との関係を
示す図である。

【図３】遅延要素を示す図である。

【図４】入力クロックの周波数と出力クロックの周波数
との間の、より複雑な関係を示す図である。

【図５】入力クロック信号から変更されたクロック信号
を発生するための回路の別の実施例を示す略図である。

【符号の説明】

２変更されたクロック信号発生回路４、６、８、１０ラッチ１２インバータフィードバックループ１４、１６フィードバック制御ラッチ１８フィードバックコントローラ２０比較回路２２クロック発生ロジックＤＥ₁、ＤＥ₂、ＤＥ₃、ＤＥ₄ 遅延要素

Claims

【特許請求の範囲】

【請求項１】入力クロック信号に対して実質的に固定
された位相関係を有する変更されたクロック信号を前記
入力クロック信号から発生するための装置において、（ｉ）遅延ライン要素として作動する複数の直列接続さ
れたゲートを有し、遅延ラインに沿って伝搬する周期的
な信号状態変化をトリガーするように、前記入力クロッ
ク信号が入力されるようになっている遅延ラインと、（ｉｉ）遅延ライン要素として作動する前記複数の直列
接続されたゲートによって行われる伝搬遅延を制御する
よう、１つ以上のデジタル制御値に応答する遅延コント
ローラと、（ｉｉｉ）前記変更されたクロック信号を発生するよう
に前記信号状態変化に応答するクロック信号発生ロジッ
クとを備えた、変更されたクロック信号を発生するため
の装置。
【請求項２】遅延ライン要素として作動するゲートの
間にタップポイントが設けられている、請求項１記載の
装置。
【請求項３】前記クロック発生ロジックは、前記変更
されたクロック信号を発生するように、前記遅延ライン
に沿った複数のタップポイントにおける信号状態変化に
応答する、請求項１記載の装置。
【請求項４】前記入力クロック信号における第１の値
から第２の値への変化である、クロック信号のエッジが
前記信号状態変化をトリガーする、請求項１〜３のいず
れかに記載の装置。
【請求項５】フィードバックコントローラが、前記遅
延ラインが発生する遅延された信号からのフィードバッ
クを使用し、前記デジタル制御値を調節し、前記入力ク
ロックと前記遅延ラインに沿って伝搬する前記信号状態
変化との間の所定の関係を維持する、請求項１〜４のい
ずれかに記載の装置。
【請求項６】前記所定の関係は前記入力クロック信号
の１つのクロック周期にほぼ等しい時間内で前記信号状
態変化が前記遅延ラインに沿って伝搬する関係である、
請求項５記載の装置。
【請求項７】所定の数の信号状態変化が、所定の時間
内に前記遅延ラインに沿って伝搬していることを前記タ
ップポイントにおける信号値が表示しない限り、前記フ
ィードバックコントローラが前記伝搬遅延時間を長くす
るように、前記デジタル値を変化させないようになって
いる、請求項２および請求項３〜６のいずれかに記載の
装置。
【請求項８】１つの信号状態変化が、入力クロック信
号の周期内に前記遅延ラインに沿って伝搬していること
を、前記すべてのタップポイントにおける信号値が表示
しているとはいえない場合、前記フィードバックコント
ローラが前記伝搬遅延時間を長くするように、前記デジ
タル値を変化させないようになっている、請求項７記載
の装置。
【請求項９】各遅延要素が、その遅延要素のためのデ
ジタル値によって制御される伝搬遅延を行う、請求項１
〜８のいずれかに記載の装置。
【請求項１０】前記１つ以上のデジタル値がグレイ符
号化に従って変化する、請求項１〜９のいずれかに記載
の装置。
【請求項１１】各遅延要素が、前記信号状態変化の伝
搬する複数の直列接続された、クロック制御されないゲ
ートと、前記遅延要素の出力を制御するよう、前記クロ
ック制御されないゲートのうちの１つのクロック制御さ
れないゲート出力を選択するためのデジタル値によって
制御されるマルチプレクサとを含む、請求項１〜１０の
いずれかに記載の装置。
【請求項１２】前記クロック制御されないゲートのう
ちの少なくとも一部がインバータとして作動する、請求
項１１記載の装置。
【請求項１３】前記変更されたクロック信号が周波数
ｆ_mを有し、前記入力クロック信号が周波数ｆ_iを有し、
ｆ_mがＮ／Ｍ＊ｆ_i（ＮおよびＭは正の整数である）に実
質上等しい、請求項１〜１２のいずれかに記載の装置。
【請求項１４】入力クロック信号に対して固定された
位相関係を有する変更されたクロック信号を入力クロッ
ク信号から発生するための方法であって、（ｉ）遅延ラインに沿って伝搬する周期的な信号状態変
化をトリガーするよう、遅延ライン要素として作動する
複数の直列接続されたゲートを有する遅延ラインに、前
記入力クロック信号を入力する工程と、（ｉｉ）１つ以上のデジタル制御値に応答し、遅延ライ
ン要素として作動する前記複数の直列接続されたゲート
によって行われる伝搬遅延を制御する工程と、（ｉｉｉ）前記信号状態変化に応答し、前記変更された
クロック信号を発生する工程とを備えた、変更されたク
ロック信号を発生する方法。