JPH09307407A - クロック発振器、クロック・ジェネレータ回路、クロック・パルスの発振方法 - Google Patents

Abstract

(57)【要約】 【課題】デジタル回路でクロック発振器を構成するこ
と。これを組み合わせて、位相のずれが極めて小さいク
ロックジェネレータを構成すること。 【解決手段】外部クロックと接続された論理手段と、こ
の論理手段と接続された遅延素子鎖と、これを構成する
複数の遅延素子のそれぞれに対応して接続された遅延素
子選択手段と、選択状態を示す値が格納される特定の遅
延素子選択手段に対応して接続された遅延素子と論理手
段との間で閉ループを形成する閉ループ形成手段と、論
理回路に接続された外部出力手段と、を具備するクロッ
ク発振器による。また、２つ以上のクロック発振器を選
択手段によって接続し、第１のクロック発振器による出
力をクロックジェネレータの出力として出力中に、第２
のクロック発振器の出力を外部クロック波形の出力との
位相を比較及び調整を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願発明は半導体集積回路を
用いたクロック・ジェネレータ回路に係わるものであ
る。

【０００２】

【従来の技術】クロック・ジェネレータ回路とは入力さ
れたクロック信号よりも周波数の高いクロック信号を安
定して生成する回路をいう。

【０００３】近年、データ処理速度の飛躍的な向上に対
応して、極めて高い周波数を有するクロックが必要とな
る。このために、基板上に高い周波数を有するクロック
信号発生回路を直接実装する方式が考えられる。しか
し、この方式によれば波形の歪が不可避的に生じるた
め、周波数の限界があり、５０ＭＨｚ程度のものが上限
となる。また、パーソナル・コンピュータ等では基板上
で利用可能なクロックの種類が限られているため、それ
以外のクロックを使用するためには水晶発振器の追加を
行う必要があるが、コスト的に問題がある。従って、周
波数の比較的低い外部クロック信号発生回路を基板上に
実装しておいて、チップ上にその周波数を高くするよう
な変換を行うクロック・ジェネレータ回路を形成する必
要が生じる。

【０００４】従来、クロック・ジェネレータ回路はアナ
ログ回路のＰＬＬ(phase lock loop)によって構成され
ていた。アナログのＰＬＬによるクロック・ジェネレー
タは動作の安定性が良好であり、かつ、微調整が可能で
あるという点で全体として精度が高く、幅広く用いられ
ている。アナログのクロック・ジェネレータの長所はこ
のように精度が高いということである。数万分の一秒と
いう精度でクロック信号を発信する回路であるクロック
・ジェネレータにとって、精度が高いという点は大きな
利点ではある。ところが、アナログのクロック・ジェネ
レータには以下のような欠点があった。

【０００５】まず、第一に周波数が安定状態に収束する
までに時間がかかるということである。これは、アナロ
グのクロック・ジェネレータの精度の高さは一つには微
調整が可能であるということに基づく。しかし、このメ
リットを発揮するためには一回の調整量を少なくする必
要があるから、結果として収束時間が長くなる。

【０００６】また、第二に設計・実装面でも問題があ
る。つまり、アナログのクロック・ジェネレータを利用
するためにはアナログ用の電源やＧＮＤのピンを用意す
る必要があり、チップ外に抵抗や容量等を付加する必要
がある。また、使用されるテクノロジーが変わると全て
の設計をやり直す必要があり、試行錯誤によって製品を
作り上げていくという過程に向いていない。

【０００７】クロック・ジェネレータをデジタル回路を
使って構成することのメリットは以上のアナログ回路に
よるクロック・ジェネレータの欠点が解消できることで
ある。つまり、デジタルは本質的に二値であるので、ア
ナログと異なり細かい点に配慮する必要がない。このた
め、細かい調整が可能というアナログ回路のメリットが
デジタル回路によるクロック・ジェネレータでは若干損
なわれる可能性もあるが、設計・実装面でのメリットは
計り知れない。

【０００８】ところで、従来のデジタル回路においては
遅延素子を用いることなく入力クロックよりも大きな周
波数を有する信号を生成することはできない。そして、
遅延素子の遅延の程度は温度・電圧等の条件によって変
動を受ける。従って、安定したクロック・ジェネレータ
ををデジタル回路によって形成するためには、このよう
な要因に基づく変動を自己補償するような機能が必要と
なる。

【０００９】本願明細書においては以下、クロック信号
を発信する単一の回路をクロック発振器といい、クロッ
ク発振器を組み合わせて安定したクロック信号を発生す
るための回路システムのことをクロック・ジェネレータ
回路という。

【００１０】

【発明が解決しようとする課題】本願発明の第一の目的
は、デジタル回路でクロック発振器を構成することであ
る。また、本願発明の第二の目的は、消費面積が小さ
く、安定性が良好であり、収束が速い、クロック発振器
を構成することである。さらに、本願発明の第三の目的
は、生産性や拡張性を考慮して、通常のデジタル回路で
用いられている論理素子のみによってクロック発振器を
構成することである。このように、デジタル回路でクロ
ック発振器を形成することによってアナログ回路のクロ
ック・ジェネレータが有する設計変更に対する対応性や
実装上の問題を回避することができると考えられる。

【００１１】デジタル回路によってクロック発振器を構
成した場合に問題となるのは精度である。本願発明のさ
らなる目的は、この問題を克服することである。つま
り、第一ないし第三の目的のもとに構成されたデジタル
回路によるクロック発振器を組み合わせ、本願発明は連
続的に発振を行いながら交互に位相のずれを調整するク
ロック・ジェネレータ回路を提供することを目的とす
る。これによって、デジタル回路によるクロック発振器
を用いつつ、アナログ回路によるクロック・ジェネレー
タに比肩しうる精度を実現することを目的とする。

【００１２】

【課題を解決するための手段】本願発明の課題は、外部
クロック信号が供給される入力論理回路と、入力論理回
路と接続された複数の遅延素子を直列に接続した遅延素
子鎖と、複数の遅延素子のそれぞれに対応して接続され
た複数の遅延素子選択部と、選択状態を示す値が格納さ
れる特定の遅延素子選択部に対応して接続された遅延素
子と入力論理回路とに接続され、遅延素子鎖と入力論理
回路との間で閉ループを形成する閉ループ形成機構と、
入力論理回路に接続された外部出力手段と、を具備する
クロック発振器によって達成することができる。

【００１３】より具体的には、遅延素子としての２段づ
つのインバータ列を直列に接続して遅延素子鎖を形成す
る。そして、それぞれのインバータ列に所望のインバー
タ列を選択するための手段として、選択状態を表示する
ビットを格納するシフトレジスタ等の遅延素子選択部を
接続する。遅延素子鎖は外部クロックと入力論理回路を
介して接続されている。そして、選択されたインバータ
列と個の入力論理回路の間で適宜閉ループを形成するた
めの結線を設ける。直列に接続されたインバータ列のう
ちどのインバータ列を選択するかによって、閉ループ中
に含まれる遅延素子の数が異なってくるので、クロック
発振器としての発振周波数を変更することが可能とな
る。また、外部クロックとクロック発振器の出力の位相
比較を適宜行うことにより、発振周波数を大きくすべき
か、小さくすべきかが定まるが、この情報を遅延素子選
択部に供給することによって常に外部クロックと位相の
整合性のよいクロック信号の発振が可能となる。

【００１４】また、連続的にクロック出力の発振を行い
ながら位相のずれを調整するために、２つ以上のこのよ
うなクロック発振器を選択器に接続する。第１のクロッ
ク発振器による出力をクロック・ジェネレータの出力と
して出力中に、第２のクロック発振器の出力と外部クロ
ック波形との位相の比較を行い、第２のクロック発振器
の出力が外部クロックの位相に整合するように位相の調
整を行う。このために本願発明に提案するクロック発振
器を複数接続する場合は、位相の調整は位相を比較する
手段から遅延素子格納部に供給される制御信号により、
遅延素子選択部に格納されるデータのうちの少なくとも
一つを変更して行う。

【００１５】

【発明の実施の形態】図１に本願発明に係わるクロック
・ジェネレータ回路を示す。図１に示されるように、本
願発明に係わるクロック・ジェネレータ回路は２つのク
ロック発振器１０、１２で構成されている。それぞれの
クロック発振器には外部クロック信号１がＯＲ回路３、
５を介して供給されている。クロック発振器１０とクロ
ック発振器１２の構成は同一であるので、以下、クロッ
ク発振器１０について詳細に述べる。

【００１６】クロック発振器１０は、外部クロック信号
１にＯＲ回路３を介して接続された入力論理回路７と、
遅延素子である複数のインバータ２２からなる遅延素子
鎖２０と、遅延素子鎖２０に接続されている遅延素子選
択部３０と、遅延素子鎖２０と入力論理回路７との間で
閉ループを形成するための結線４０から構成される。

【００１７】遅延素子鎖２０は、例えばインバータ２２
（ＮＯＴ回路）２つから構成されるインバータ列（イン
バータが２つ直列に接続されたものをいう）２４、２
５、２６が直列に接続された構成をとる。インバータ列
が遅延回路として作用する。従って、図１に示した構成
に限らず遅延作用を有しているものであれば本願発明の
作用を達成できる。また、遅延素子鎖２０は外部クロッ
ク１に対してＯＲ回路３及び入力論理回路７を介して接
続されている。インバータ列は図１では９個示されてい
るが、これは設計事項である。すなわち、遅延素子鎖２
０は遅延作用を有する素子が直列に複数個接続されてい
る形態のものであれば必要にして十分である。

【００１８】図１に示したようにインバータ列を遅延素
子として利用する理由はいくつかある。まず、汎用の論
理素子の中ではインバータの遅延がもっとも少ないとい
う点である。このことは、細かな調整が可能となるとい
う利点につながる。また、インバータ列からなる一つの
素子の中では立ち上り遅延と立ち下がり遅延の両方が同
一であり、出力されるクロックは高低が同時間で交互に
発振される。このことは他の素子を利用すれば期待でき
ない。従って、遅延作用を有する素子が直列に接続され
ていれば本願発明の機能を達成できるとしても、図１に
示したようなインバータ列によることが最適である。他
の遅延素子の例としては、バッファ、ＡＮＤ、ＡＮＤ
列、ＯＲ、ＮＯＲ列等が考えられる。

【００１９】遅延素子選択部３０は特定の遅延素子を選
択して、形成する閉ループの発振周波数の大小を決定す
る。遅延素子選択部３０はシフトレジスタなどの１ビッ
トを格納する作用を有するビット格納機構３２によって
構成されることが好ましい。図１では９個のビット格納
機構３２、３４、３５、３６等が示されている。それぞ
れのビット格納機構は対応する遅延素子（インバータ
列）に接続される。つまり、ビット格納機構３４は対応
するインバータ列２４に接続され、ビット格納機構３５
は対応するインバータ列２５に接続されている。他のビ
ット格納機構も同様に対応するインバータ列に接続され
る。

【００２０】遅延素子選択部３０に含まれる特定のビッ
ト格納機構３６（以下、選択ビット格納機構という）に
は選択状態を示すデータビットが入力される。図１では
選択状態は”１”となっているが、”０”でも構わな
い。このような選択状態を示すビットが選択ビット格納
機構３６に入力されることによって特定のインバータ列
２６（以下選択インバータ列という）が閉ループの折り
返し点として選択される結果、閉ループの発振周波数が
決定される。つまり、選択状態を示すデータビットが入
力される特定のビット格納機構が図１において左に存在
するほど発振周波数は大きくなり、右に存在するほど発
振周波数は小さくなる。なぜならば、選択ビット格納機
構が右に存在するほど多くのインバータ列を閉ループ中
に含むことになるが、インバータ列の遅延作用により発
振周期が大きくなるから、それに応じて発振周波数が小
さくなるからである。つまり、図１においては選択ビッ
ト格納機構はビット格納機構３６であるから、インバー
タ列２６が選択インバータ列として選択されている。従
って、形成される閉ループには４つの遅延素子としての
インバータ列を含む。もし、選択ビット格納機構をビッ
ト格納機構３５に設定すれば、閉ループの折り返し点は
インバータ列２５となるから、形成される閉ループには
２つの遅延素子としてのインバータ列を含むことにな
る。このように、どのビット格納機構を選択ビット格納
機構として選択するかによって、閉ループ中に含まれる
遅延素子としてのインバータ列の数が変わるので、それ
に応じて、クロック発振器としての発信周波数も変動す
るのである。

【００２１】このように、遅延素子選択部３０の作用は
遅延素子鎖２０の中から閉ループを形成する際の折り返
し点となる選択インバータ列を選択することである。従
って、かかる機能を達成できるのであれば、特段、シフ
トレジスタに限定されず、また、ビット格納機能を有す
る必要もない。ただ、後述するように、遅延素子選択部
３０は位相比較回路５０から出力されるシフト信号５
２、５４に対して反応する作用を有することが望まし
い。

【００２２】遅延素子鎖２０と遅延素子選択部３０は結
線である閉ループ形成機構４０によって入力論理回路７
に接続され、閉ループが形成される。例えば、図１にお
いて選択状態を示すデータビットが格納されたビット格
納機構３６（以下、選択ビット格納機構という）が選択
されているが、選択ビット格納機構３６からの出力が線
４４を介して、また、選択ビット格納機構３６に対応す
る選択インバータ列２６からの出力が線４３を介してＡ
ＮＤ回路４２に入力される。従って、ＡＮＤ回路４２の
出力は活性状態になり、線４５を通じて全てのＡＮＤ回
路からの出力を集めるＯＲ回路４６に入力される。ＯＲ
回路４６の出力が線４７を介して入力論理回路７に供給
されるから閉ループが完成する。閉ループ形成機構４０
についても図１は単なる例示に過ぎない。遅延素子鎖２
０と遅延素子選択部３０との関係で決定される１つまた
は複数の遅延素子を入力論理回路７と接続する機能を有
していれば十分である。

【００２３】それぞれのビット格納機構とそれに対応す
るインバータ列は上述したようにＡＮＤ回路によって接
続されているから、選択ビット格納機構３６を折り返し
点として閉ループが形成される。従って、選択ビット格
納機構の位置が左にシフトすれば閉ループに含まれる遅
延素子としてのインバータ列の数が減少する結果、閉ル
ープの発振周波数は大きくなるし、また、逆に選択ビッ
ト格納機構の位置が右にシフトすれば閉ループに含まれ
る遅延素子としてのインバータ列の数が増大する結果、
閉ループの発振周波数が小さくなる。このように、適当
なビット格納機構を選択状態にすることによって閉ルー
プに含まれる遅延素子の数を制御できる結果、発振周波
数を任意に定めることができる。そして、外部クロック
１との位相比較を行って位相の調整をすることができる
ようになる。

【００２４】外部から供給されるクロックとの微妙な周
波数のずれによって、外部クロックの位相とクロック発
振器の出力の位相はずれていく可能性がある。従って、
このずれを補償するために位相調整を一定の周期毎に行
う必要がある。この位相調整について以下に述べる。ク
ロック発振器１０には位相比較回路５０が設けられてい
る。クロック発振器１０の出力が線５６を介して、外部
クロック１が線５９を介して、それぞれ位相比較回路５
０に供給され、両者の位相が比較される。外部クロック
１の位相の方が早い場合は、位相比較回路５０はクロッ
ク発振器１０の発振周波数を大きくして位相を整合させ
るべく左シフト信号５２を遅延素子選択部３０に供給す
る。一方、外部クロックの位相の方が遅い場合は、位相
比較回路５０はクロック発振器１０の発振周波数を小さ
くして位相を整合させるべく右シフト信号５４が遅延素
子選択部３０に供給される。

【００２５】次にクロック発振器の出力を選択してクロ
ック・ジェネレータとしての出力を行うセレクタ６０に
ついて説明する。クロック発振器１０からの出力は線５
８を介してセレクタ６０に供給される。同様に、クロッ
ク発振器１２からの出力が線６１を介してセレクタ６０
に供給される。セレクタ６０はクロック発振器１０とク
ロック発振器１２のいずれかの出力を選択して、外部に
出力する機構である。後述するように、本願発明に係わ
るクロック・ジェネレータの特徴は複数のクロック発振
器の出力を交互または順々に出力することによって、一
つのクロック発振器が出力状態にある間に、外部に対し
て出力されていない状態（遊休状態）にあるクロック発
振器の位相を調整することである。そして、これによっ
て位相シフトを常に最小限にとどめることが可能とな
る。従って、クロック発振器の出力を選択する手段とし
てのセレクタ６０が必要である。セレクタ６０には線６
２が接続されており選択されたいずれかのクロック発振
器の出力を、本願発明に係わるクロック・ジェネレータ
で生成されたクロック信号として外部に出力する。

【００２６】次に、本願発明に係わるクロック発振器を
組み合わせた回路の動作について説明する。図２に本願
発明のタイミングチャートを示す。このタイミングチャ
ートは一例として本願発明に係わるクロック・ジェネレ
ータによって入力クロック（外部クロック）に対して４
倍のクロックを生成する場合についてのものである。ま
た、チャート中（ａ）〜（ｐ）は図１中それぞれの箇所
における波形である。

【００２７】（ａ）は入力クロック（外部クロック）で
ある。この入力クロックは図１に示されるような分周器
７０を用いて２分周される。このときの波形（ｂ）と入
力クロックの波形（ａ）がそれぞれのクロック発振器１
０、１２に接続されたＯＲ回路３、５に入力され、波形
（ｃ），（ｉ）を得る。これらの波形（ｃ），（ｉ）は
入力クロックの波形（ａ）の３倍の周期を有している。
図２においては波形（ｃ），（ｉ）はそれぞれのクロッ
ク発振器１０、１２のリセット信号としての作用を有す
る。例えば、波形（ｃ）は閉ループ形成機構４０からの
出力４７とともにＡＮＤ回路である入力論理回路７に入
力される。従って、波形（ｃ）が活性化している時間に
のみ、閉ループは構成されるから、クロック発振器１０
は波形（ｃ）の立ち上がりとともに発振を開始し、その
立ち下がりとともに発振を終了する。この様子は波形
（ｄ）に示される。

【００２８】ＯＲ回路３と５は厳密には同一ではない。
図１に示されるように、ＯＲ回路３においては波形
（ｂ）は反転入力されるのに対し、ＯＲ回路５に対して
は波形（ｂ）は反転入力されない。この差異が存在する
から、波形（ｂ）を１入力として生成される波形
（ｃ），（ｉ）は図２に示すように異なったタイミング
で活性化されたり、非活性化されたりする。そして、そ
れぞれの波形は入力論理回路７、８に接続されており、
上述したように、それぞれの波形（ｃ）または（ｉ）が
活性化している時間にのみそれぞれのクロック発振器１
０または１２は発振を行う。従って、クロック発振器１
２の発振の波形（ｊ）はクロック発振器１０の発振の波
形（ｄ）と異なった時間に発振されている（図２では一
部重複している時間も存在する）。その結果、波形
（ｊ）の一部の波形（ｎ）と波形（ｄ）の一部の波形
（ｈ）をそれぞれのクロック発振器に備えられたカウン
タ９、９’によって選択し重複部分を取り除き、セレク
タ６０によって選択・出力することによって連続的なク
ロック・ジェネレータとしての出力波形（ｐ）が得られ
る。セレクタ６０による選択も波形（ｂ）のセレクタ６
０への入力によってなされる。つまり、波形（ｂ）が
「高」のときにはクロック発振器１０の波形を選択・出
力し、波形（ｂ）が「低」のときにはクロック発振器１
２の波形を選択・出力する。

【００２９】本実施例では、波形（ｄ），（ｊ）の連続
した６つの波形のうち４つしか出力に使用していない。
この理由は、出力波形にグリッチ(glitch)が乗るのを防
止するためである。グリッチとは極めて幅の狭い不必要
なパルスのことをいう。波形（ｂ）と分周された波形
（ｄ）、（ｊ）とのわずかな立ち下がり、立上りの時間
差によって波形（ｄ）、（ｊ）の５番目のパルスの直前
に発生しうる。従って、本実施例では５番目の波形は出
力として利用しない。これは、言い換えると、本実施例
では４倍のクロックを生成するという目的であるため最
初の４つのパルスを利用したということになる。一般的
に言って、Ｎ倍のクロックを生成するためには最初のＮ
個のパルスを利用すればいい。

【００３０】以上が本願発明に係わるクロック・ジェネ
レータが連続波形を出力するための機構である。次に、
本願発明のクロック・ジェネレータが交互に位相調整す
るときの機構を示す。

【００３１】位相調整するための波形を取り出すため
に、カウンタ９、９’を用いて５つ目のパルス波形のみ
を抽出する。取り出された波形が（ｅ），（ｋ）で示さ
れている。次に、このように分周された波形（ｅ），
（ｋ）と元波形（ｂ）との位相を比較する。位相の比較
は位相比較回路５０、５０’によって行い、実際には、
立ち下がりのエッジ、または、立ち上がりのエッジを比
較することによる。つまり、クロック発振器１０では波
形（ｂ）の立ち下がりエッジと波形（ｅ）の立ち上がり
エッジとを比較する。一方、クロック発振器１２では波
形（ｂ）の立ち上がりエッジと波形（ｋ）の立ち上がり
エッジとを比較することになる。この位相比較の結果、
位相比較回路５０、５０’はシフト信号５２、５４を生
成し、遅延素子選択部３０に供給する。つまり、位相比
較の結果波形（ｂ）の方が早い場合はクロック発振器１
０の発振周波数を大きくして位相を整合させるべく位相
比較回路５０は左シフト信号５２を遅延素子選択部３０
に供給する。一方、波形（ｅ）または（ｋ）の位相の方
が早い場合はクロック発振器１０の発振周波数を小さく
して位相を整合させるべく位相比較回路５０は右シフト
信号５４が遅延素子選択部３０に供給する。

【００３２】一方のクロック発振器についての位相の調
整は他方のクロック発振器が出力を行っている間に行わ
れる。つまり、クロック発振器１０の位相の調整に係わ
るシフト信号波形（ｆ），（ｇ）はクロック発振器１２
が出力を行っている期間のみ（波形（ｎ）参照）活性化
されている。また、クロック発振器１２の位相の調整に
係わるシフト信号波形（ｌ），（ｍ）も同様に、クロッ
ク発振器１０が出力を行っている期間のみ（波形（ｈ）
参照）活性化される。これによって、本願発明に係わる
クロック・ジェネレータ回路においては一方のクロック
発振器が出力状態の間、遊休状態にある他方のクロック
発振器の位相の調整が行われる。そして、位相の調整が
終了した状態で遊休状態にあった他方のクロック発振器
は出力を始める。このように、本願発明に係わるクロッ
ク・ジェネレータによれば常に位相の調整が終了した複
数のクロック発振器が順々に出力を行うことになるか
ら、位相のずれが極めて少ないパルスの発振が可能とな
る。

【００３３】なお、遅延素子選択部３０にはクロック信
号として波形（ａ）を反転した波形（ｑ）が供給されて
いるから、図２中矢印で示されるタイミングで遅延素子
選択部３０のシフト操作が可能となる。

【００３４】また、レーシングの発生により右シフト信
号５４と左シフト信号５２が同時に活性化されるケース
もありうる。レーシングとは複数のフリップフロップに
入力するデータがクロックの立ち上がりとほぼ同時に変
化した場合に、回路遅延の差によって論理的には起こり
えない状態が発生することをいう。この場合は、位相が
ずれていないということを示唆しているからシフト操作
は行わない。

【００３５】本実施例においては２つのクロック発振器
を交互に発信する場合について説明したが、個の発明の
趣旨は３つ以上のクロック発振器を順々に用いる場合に
も応用することができる。また、係る複数のクロック発
振器を用いる動作の態様はデジタル回路によるクロック
発振器のみならず、アナログ回路によるクロック発振器
を利用して実現することも可能である。

【００３６】

【発明の効果】本願発明はデジタル回路で自己調整可能
な発信器を構成した点に特徴を有する。自己調整は温度
・電圧等の変化によって素子の遅延が変化しても可能で
ある。従って、出力波形には大きな変動がないので、極
めて安定した発振が可能である。この点、デジタル回路
によって従来のアナログ回路による発信器、クロック・
ジェネレータを実現したことになるから、アナログ回路
の欠点である仕様変更に対する対応性、実装性を克服し
たことになる。

【００３７】また、本願発明に係わるクロック・ジェネ
レータによれば発信器を複数利用する形態を用いるため
に、それぞれのクロック発振器が発信周波数にすばやく
収束することが可能である。この点は、最近の低消費電
力化の下では頻繁にクロックの停止、再開を行うので極
めて有利な特徴である。また、収束までにかかる最大の
時間はクロック発振器中の遅延素子の段数から計算する
ことが可能である。

【００３８】さらに、それぞれのクロック発振器が入力
クロックの２サイクルに必ず一度はリセットされるか
ら、発信周波数のずれによって起こる位相のずれが蓄積
されない。この機構を導入することにより、アナログ回
路によるクロック・ジェネレータが有する精度に比肩し
うる精度を有するデジタル回路によるクロック・ジェネ
レータを実現することが可能となる。

【図面の簡単な説明】

【図１】本願発明に係わるクロック・ジェネレータの構
成を示す図である。

【図２】本願発明に係わるクロック・ジェネレータの動
作を示すタイミング図である。

【符号の説明】

１ 外部クロック ３、５ ＯＲ回路 ７、８ 入力論理回路 １０、１２ クロック発振器 ２０ 遅延素子鎖 ３０ 遅延素子選択部 ４０ 閉ループ形成機構 ５０ 位相比較回路 ６０ 選択手段

フロントページの続き (72)発明者 西原 道哲 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内

Claims (10)

【特許請求の範囲】
1. 【請求項１】発振周波数の調整が可能なクロック発振器
   であって、 外部クロック信号が供給される入力手段と、 上記入力手段と接続され、複数の遅延素子が直列に接続
   された遅延素子鎖と、 上記複数の遅延素子のそれぞれに対応して接続された複
   数の遅延素子選択手段と、 選択状態を示す値が格納される上記遅延素子選択手段に
   対応して接続された上記遅延素子と上記入力手段とに接
   続され、上記遅延素子鎖と上記入力手段との間で閉ルー
   プを形成する閉ループ形成手段と、 上記入力手段に接続された外部出力手段と、 を具備するクロック発振器。
2. 【請求項２】上記遅延素子は２つのインバータを直列に
   接続したものである、請求項１のクロック発振器。
3. 【請求項３】上記外部クロック信号と上記外部出力手段
   からの出力とを入力に有し、上記遅延素子選択手段に制
   御信号を出力する位相比較手段をさらに有する請求項１
   のクロック発振器。
4. 【請求項４】上記位相比較手段は上記外部クロック信号
   と上記外部出力手段の出力の位相を比較し、その結果に
   対応して、上記位相が整合するように上記クロック発振
   器の発振周波数を変化させるための制御信号を上記遅延
   素子選択手段に出力する請求項３のクロック発振器。
5. 【請求項５】クロック・ジェネレータ回路であって、 それぞれクロック信号を発生する第一のクロック発振器
   と第二のクロック発振器と、 上記第一のクロック発振器と上記第二のクロック発振器
   とにそれぞれ接続され、いずれか一つのクロック発振器
   の出力を選択して外部に出力する選択手段と、 を含み、 上記選択手段が上記第一のクロック発振器を外部に出力
   する間に、上記第二のクロック発振器の出力信号と外部
   クロック信号との位相比較を行い、上記第二のクロック
   発振器の出力信号の位相と上記外部クロック信号の位相
   が整合するように位相の調整を行う、クロック・ジェネ
   レータ回路。
6. 【請求項６】上記第一のクロック発振器及び上記第二の
   クロック発振器が請求項１記載のクロック発振器である
   ことを特徴とする、請求項５のクロック・ジェネレータ
   回路。
7. 【請求項７】上記位相の調整は上記遅延素子選択手段に
   格納されるデータのうちの少なくとも一つを変更するこ
   とによって行う、請求項６のクロック・ジェネレータ回
   路。
8. 【請求項８】上記位相の調整は上記位相比較手段から上
   記遅延素子格納手段に供給される制御信号によって行わ
   れる、請求項６のクロック・ジェネレータ回路。
9. 【請求項９】それぞれクロック信号を発生する第一のク
   ロック発振器と第二のクロック発振器と、上記第一のク
   ロック発振器と上記第二のクロック発振器とにそれぞれ
   接続され、いずれか一つのクロック発振器の出力を選択
   して外部に出力する選択手段と、を具備するクロック・
   ジェネレータ回路による、クロック・パルスの発振方法
   であって、 上記選択手段が上記第一のクロック発振器の出力を外部
   に発振する第一の発振ステップと、 上記第一の発振ステップと同時に、上記第二のクロック
   発振器の出力信号と外部クロック信号との位相比較を行
   い、上記第二のクロック発振器の出力信号の位相と上記
   外部クロック信号の位相が整合するように位相の調整を
   行う第一の位相調整ステップと、 上記選択手段が上記第二のクロック発振器の出力を外部
   に発振する第二の発振ステップと、 上記第二の発振ステップと同時に、上記第一のクロック
   発振器の出力信号と外部クロック信号との位相比較を行
   い、上記第一のクロック発振器の出力信号の位相と上記
   外部クロック信号の位相が整合するように位相の調整を
   行う第二の位相調整ステップと、 を、含むクロック・パルスの発振方法。
10. 【請求項１０】上記第一の発振ステップと、上記第二の
    発振ステップとが非断続的に繰り返される、請求項９の
    クロック・パルスの発振方法。