JP3526208B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3526208B2 JP3526208B2 JP09738398A JP9738398A JP3526208B2 JP 3526208 B2 JP3526208 B2 JP 3526208B2 JP 09738398 A JP09738398 A JP 09738398A JP 9738398 A JP9738398 A JP 9738398A JP 3526208 B2 JP3526208 B2 JP 3526208B2
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Description
【０００１】
【発明の属する技術分野】本発明は一般に半導体装置に
関し、詳しくはタイミング安定化回路を内蔵した半導体
装置に関する。
関し、詳しくはタイミング安定化回路を内蔵した半導体
装置に関する。
【０００２】
【従来の技術】ＳＤＲＡＭ（Synchronous Dynamic Rand
om Access Memory）等の同期信号に同期して動作する半
導体装置においては、動作速度をより高速化するため
に、同期信号に対するデータのアクセス・ホールドタイ
ムを安定化する技術が必要となる。この要求に応えるた
めに、ＤＬＬ（Delay Locked Loop ）回路等のタイミン
グ安定化回路を内蔵することで、データ入出力に用いる
内部クロック信号のタイミングを安定化することが行わ
れる。
om Access Memory）等の同期信号に同期して動作する半
導体装置においては、動作速度をより高速化するため
に、同期信号に対するデータのアクセス・ホールドタイ
ムを安定化する技術が必要となる。この要求に応えるた
めに、ＤＬＬ（Delay Locked Loop ）回路等のタイミン
グ安定化回路を内蔵することで、データ入出力に用いる
内部クロック信号のタイミングを安定化することが行わ
れる。
【０００３】図１０は、ＤＬＬ回路を用いてデータ出力
タイミングを調整する回路の構成図である。図１０の回
路は、入力回路５０１、可変遅延回路５０２、出力回路
５０３、位相比較回路５０４、遅延制御回路５０５、ダ
ミー可変遅延回路５０６、ダミー出力回路５０７、及び
ダミー入力回路５０８を含む。
タイミングを調整する回路の構成図である。図１０の回
路は、入力回路５０１、可変遅延回路５０２、出力回路
５０３、位相比較回路５０４、遅延制御回路５０５、ダ
ミー可変遅延回路５０６、ダミー出力回路５０７、及び
ダミー入力回路５０８を含む。
【０００４】入力回路５０１に入力されたクロック信号
ＣＬＫは、参照基準電圧と比較されて、クロック信号ｃ
−ｃｌｋとして入力回路５０１から出力される。クロッ
ク信号ｃ−ｃｌｋは、可変遅延回路５０２によって適当
な遅延量だけ遅延されて、出力回路５０３に入力され
る。出力回路５０３では、供給された内部クロック信号
を同期信号として用いて、出力すべきデータＤＡＴＡを
ラッチする。ラッチされたデータＤＡＴＡは、出力回路
５０３から半導体装置の外部にデータＤＱとして供給さ
れる。
ＣＬＫは、参照基準電圧と比較されて、クロック信号ｃ
−ｃｌｋとして入力回路５０１から出力される。クロッ
ク信号ｃ−ｃｌｋは、可変遅延回路５０２によって適当
な遅延量だけ遅延されて、出力回路５０３に入力され
る。出力回路５０３では、供給された内部クロック信号
を同期信号として用いて、出力すべきデータＤＡＴＡを
ラッチする。ラッチされたデータＤＡＴＡは、出力回路
５０３から半導体装置の外部にデータＤＱとして供給さ
れる。
【０００５】クロック信号ＣＬＫ入力から出力回路５０
３までの経路には、回路固有の遅延が発生するため、出
力回路５０３から外部に出力されるデータＤＱは、入力
クロック信号ＣＬＫとはタイミングのずれたものとな
る。この出力回路５０３から外部に出力されるデータＤ
Ｑを、外部から入力されるクロック信号ＣＬＫと所定の
タイミング関係に合わせるために、主に位相比較回路５
０４、遅延制御回路５０５、及びダミー可変遅延回路５
０６からなるＤＬＬ回路が用いられる。
３までの経路には、回路固有の遅延が発生するため、出
力回路５０３から外部に出力されるデータＤＱは、入力
クロック信号ＣＬＫとはタイミングのずれたものとな
る。この出力回路５０３から外部に出力されるデータＤ
Ｑを、外部から入力されるクロック信号ＣＬＫと所定の
タイミング関係に合わせるために、主に位相比較回路５
０４、遅延制御回路５０５、及びダミー可変遅延回路５
０６からなるＤＬＬ回路が用いられる。
【０００６】クロック信号ｃ−ｃｌｋはまた更に、ダミ
ー可変遅延回路５０６に供給される。ダミー可変遅延回
路５０６は、可変遅延回路５０２と同一の遅延量だけ、
クロック信号ｃ−ｃｌｋを遅延するように制御される。
ダミー可変遅延回路５０６から出力される遅延されたク
ロック信号は、出力回路５０３を模擬するダミー出力回
路５０７に供給される。ダミー出力回路５０７から出力
されるクロック信号は、入力回路５０１と同一の遅延特
性を有するダミー入力回路５０８を介して、ダミークロ
ック信号ｄ−ｉ−ｃｌｋとして、位相比較回路５０４に
入力される。
ー可変遅延回路５０６に供給される。ダミー可変遅延回
路５０６は、可変遅延回路５０２と同一の遅延量だけ、
クロック信号ｃ−ｃｌｋを遅延するように制御される。
ダミー可変遅延回路５０６から出力される遅延されたク
ロック信号は、出力回路５０３を模擬するダミー出力回
路５０７に供給される。ダミー出力回路５０７から出力
されるクロック信号は、入力回路５０１と同一の遅延特
性を有するダミー入力回路５０８を介して、ダミークロ
ック信号ｄ−ｉ−ｃｌｋとして、位相比較回路５０４に
入力される。
【０００７】位相比較回路５０４は、クロック信号ｃ−
ｃｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に
関して比較する。両クロック信号が同一の位相となるよ
うに、位相比較回路５０４は、遅延制御回路５０５を介
してダミー可変遅延回路５０６の遅延量を制御する。こ
れによって、ダミー出力回路５０７から出力されるクロ
ック信号が、入力クロック信号ＣＬＫと所定のタイミン
グ関係になるように制御される。
ｃｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に
関して比較する。両クロック信号が同一の位相となるよ
うに、位相比較回路５０４は、遅延制御回路５０５を介
してダミー可変遅延回路５０６の遅延量を制御する。こ
れによって、ダミー出力回路５０７から出力されるクロ
ック信号が、入力クロック信号ＣＬＫと所定のタイミン
グ関係になるように制御される。
【０００８】可変遅延回路５０２及び出力回路５０３の
総遅延量は、ダミー可変遅延回路５０６及びダミー出力
回路５０７の総遅延量と同一である。従って、ダミー出
力回路５０７から出力されるクロック信号が、入力クロ
ック信号ＣＬＫと所定のタイミング関係にある場合、出
力回路５０３から外部に出力されるデータＤＱは、入力
クロック信号ＣＬＫとこの所定のタイミング関係にある
ことになる。
総遅延量は、ダミー可変遅延回路５０６及びダミー出力
回路５０７の総遅延量と同一である。従って、ダミー出
力回路５０７から出力されるクロック信号が、入力クロ
ック信号ＣＬＫと所定のタイミング関係にある場合、出
力回路５０３から外部に出力されるデータＤＱは、入力
クロック信号ＣＬＫとこの所定のタイミング関係にある
ことになる。
【０００９】このとき電源電圧の変動や温度変動等によ
り、入力回路５０１、可変遅延回路５０２、及び出力回
路５０３の特性が変化しても、ダミー入力回路５０８、
ダミー可変遅延回路５０６、及びダミー出力回路５０７
の特性も同様に変化する。従って、出力回路５０３から
外部に出力されるデータＤＱは、電源電圧変動や温度変
動等に関わらず、常に入力クロック信号ＣＬＫと所定の
タイミング関係になるように制御される。
り、入力回路５０１、可変遅延回路５０２、及び出力回
路５０３の特性が変化しても、ダミー入力回路５０８、
ダミー可変遅延回路５０６、及びダミー出力回路５０７
の特性も同様に変化する。従って、出力回路５０３から
外部に出力されるデータＤＱは、電源電圧変動や温度変
動等に関わらず、常に入力クロック信号ＣＬＫと所定の
タイミング関係になるように制御される。
【００１０】
【発明が解決しようとする課題】可変遅延回路５０２及
びダミー可変遅延回路５０６は各々、複数の遅延素子が
直列に接続された遅延素子列からなる。この遅延素子列
の最前段の遅延素子から信号を入力して、最終段の遅延
素子から信号を出力すれば、最前段から最終段までの遅
延素子数に応じた信号遅延を導入することが出来る。ま
たｎ段目の遅延素子から信号を入力して、最終段の遅延
素子から信号を出力すれば、ｎ段から最終段までの遅延
素子数に応じた信号遅延を導入することが出来る。この
ように遅延素子列の何段目から信号を入力するかを制御
することで、出力される信号の遅延量を調整することが
出来る。例えば、信号入力位置を最終段方向に１段シフ
トさせた場合には、出力信号の遅延量を、遅延素子一段
分の遅延量だけ増加させることになる。
びダミー可変遅延回路５０６は各々、複数の遅延素子が
直列に接続された遅延素子列からなる。この遅延素子列
の最前段の遅延素子から信号を入力して、最終段の遅延
素子から信号を出力すれば、最前段から最終段までの遅
延素子数に応じた信号遅延を導入することが出来る。ま
たｎ段目の遅延素子から信号を入力して、最終段の遅延
素子から信号を出力すれば、ｎ段から最終段までの遅延
素子数に応じた信号遅延を導入することが出来る。この
ように遅延素子列の何段目から信号を入力するかを制御
することで、出力される信号の遅延量を調整することが
出来る。例えば、信号入力位置を最終段方向に１段シフ
トさせた場合には、出力信号の遅延量を、遅延素子一段
分の遅延量だけ増加させることになる。
【００１１】クロック信号ｃ−ｃｌｋとダミークロック
信号ｄ−ｉ−ｃｌｋとの位相差を例えば３６０度になる
ように調整する場合には、可変遅延回路５０２及びダミ
ー可変遅延回路５０６の遅延量を、３６０度の位相差が
達成されるまで（即ちＤＬＬ回路がロックオンするま
で）一段ずつ順次シフトしていく。通常のアクティブ状
態では、電源電圧の変化や周囲温度の変化によるクロッ
ク周期の変動は小さい。従って、このように遅延量を一
段ずつ順次シフトしていっても、充分にクロック周期の
変動に対応することが出来る。
信号ｄ−ｉ−ｃｌｋとの位相差を例えば３６０度になる
ように調整する場合には、可変遅延回路５０２及びダミ
ー可変遅延回路５０６の遅延量を、３６０度の位相差が
達成されるまで（即ちＤＬＬ回路がロックオンするま
で）一段ずつ順次シフトしていく。通常のアクティブ状
態では、電源電圧の変化や周囲温度の変化によるクロッ
ク周期の変動は小さい。従って、このように遅延量を一
段ずつ順次シフトしていっても、充分にクロック周期の
変動に対応することが出来る。
【００１２】しかしながら電源投入時には、可変遅延回
路の遅延量を一旦初期状態にリセットしてから、クロッ
ク信号の位相調整が行われる。従ってこの場合には、一
段ずつ遅延量をシフトしたのでは、ＤＬＬ回路がロック
オンされるまでに、長い時間を必要とすることになる。
また消費電力を削減する為にクロック信号周波数を低く
したり電源電圧を下げたりするスタンバイモードにおい
ては、可変遅延回路に設定される遅延量は、通常のアク
ティブ状態で設定される遅延量とは大きく異なってしま
う。従って、半導体装置がスタンバイモードから通常モ
ードに復帰したときには、可変遅延回路がロックオンす
るまで、位相調整に時間がかかってしまうという問題が
ある。
路の遅延量を一旦初期状態にリセットしてから、クロッ
ク信号の位相調整が行われる。従ってこの場合には、一
段ずつ遅延量をシフトしたのでは、ＤＬＬ回路がロック
オンされるまでに、長い時間を必要とすることになる。
また消費電力を削減する為にクロック信号周波数を低く
したり電源電圧を下げたりするスタンバイモードにおい
ては、可変遅延回路に設定される遅延量は、通常のアク
ティブ状態で設定される遅延量とは大きく異なってしま
う。従って、半導体装置がスタンバイモードから通常モ
ードに復帰したときには、可変遅延回路がロックオンす
るまで、位相調整に時間がかかってしまうという問題が
ある。
【００１３】従って本発明は、タイミング安定化回路に
おいてロックオンするまでの位相調整にかかる時間を短
縮した半導体装置を提供することを目的とする。
おいてロックオンするまでの位相調整にかかる時間を短
縮した半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】請求項１記載の発明にお
いては、半導体装置は、遅延段数を変化させることで入
力クロック信号の遅延量を調整して遅延クロック信号を
生成する可変遅延回路と、該可変遅延回路の該遅延段数
を第１の状態では１段ずつシフトさせ第２の状態では複
数段ずつシフトさせて該遅延量を制御することで該遅延
クロック信号のタイミングを所望のタイミングに安定化
させるタイミング安定化回路を含むことを特徴とする。
いては、半導体装置は、遅延段数を変化させることで入
力クロック信号の遅延量を調整して遅延クロック信号を
生成する可変遅延回路と、該可変遅延回路の該遅延段数
を第１の状態では１段ずつシフトさせ第２の状態では複
数段ずつシフトさせて該遅延量を制御することで該遅延
クロック信号のタイミングを所望のタイミングに安定化
させるタイミング安定化回路を含むことを特徴とする。
【００１５】上記発明においては、タイミング安定化回
路を用いてクロック信号のタイミングを調整する際に、
第１の状態では遅延段数を１段ずつシフトさせ、第２の
状態では遅延段数を複数段ずつシフトさせる。したがっ
て第２の状態においては、大きなシフト量で遅延量を調
整して、タイミング（位相）調整にかかる時間を短縮す
ると共に、第１の状態においては、従来通りの精細なタ
イミング調整を行うことが出来る。
路を用いてクロック信号のタイミングを調整する際に、
第１の状態では遅延段数を１段ずつシフトさせ、第２の
状態では遅延段数を複数段ずつシフトさせる。したがっ
て第２の状態においては、大きなシフト量で遅延量を調
整して、タイミング（位相）調整にかかる時間を短縮す
ると共に、第１の状態においては、従来通りの精細なタ
イミング調整を行うことが出来る。
【００１６】請求項２記載の発明においては、請求項１
記載の半導体装置において、前記タイミング安定化回路
は、前記半導体装置への電源投入と該半導体装置の動作
モード切り替わりとの少なくとも一方に応答して、第２
の状態に設定されることを特徴とする。上記発明におい
ては、半導体装置の電源投入時及び／或いは動作モード
切り替わり時に、タイミング安定化回路を第２の状態に
設定する。したがって、電源投入直後や動作モード切り
替わり直後のようにクロック信号のタイミングが所望の
タイミングより大きくずれている場合に、所望のタイミ
ングに合わせるまでの時間を短縮することが出来る。
記載の半導体装置において、前記タイミング安定化回路
は、前記半導体装置への電源投入と該半導体装置の動作
モード切り替わりとの少なくとも一方に応答して、第２
の状態に設定されることを特徴とする。上記発明におい
ては、半導体装置の電源投入時及び／或いは動作モード
切り替わり時に、タイミング安定化回路を第２の状態に
設定する。したがって、電源投入直後や動作モード切り
替わり直後のようにクロック信号のタイミングが所望の
タイミングより大きくずれている場合に、所望のタイミ
ングに合わせるまでの時間を短縮することが出来る。
【００１７】請求項３記載の発明においては、請求項２
記載の半導体装置において、前記タイミング安定化回路
は、前記第２の状態で前記遅延段数を複数段ずつシフト
させて前記遅延量が所望の遅延量に十分近づくと、前記
第１の状態に切り換えられることを特徴とする。上記発
明においては、遅延量が所望の遅延量に充分に近づく
と、タイミング安定化回路を第１の状態に切り換えて遅
延量を１段ずつシフトするので、確実にクロック信号を
所望のタイミングに合わせることが出来る。
記載の半導体装置において、前記タイミング安定化回路
は、前記第２の状態で前記遅延段数を複数段ずつシフト
させて前記遅延量が所望の遅延量に十分近づくと、前記
第１の状態に切り換えられることを特徴とする。上記発
明においては、遅延量が所望の遅延量に充分に近づく
と、タイミング安定化回路を第１の状態に切り換えて遅
延量を１段ずつシフトするので、確実にクロック信号を
所望のタイミングに合わせることが出来る。
【００１８】請求項４記載の発明においては、請求項２
記載の半導体装置において、前記電源投入を検出する電
源投入検出回路を更に含み、前記タイミング安定化回路
は該電源投入検出回路からの信号に応じて前記第２の状
態に設定されることを特徴とする。上記発明において
は、電源投入検出回路によって半導体装置の電源投入を
検出して、タイミング安定化回路を第２の状態に設定す
る。したがって、電源投入直後にクロック信号のタイミ
ングが所望のタイミングより大きくずれている場合に、
所望のタイミングに合わせるまでの時間を短縮すること
が出来る。
記載の半導体装置において、前記電源投入を検出する電
源投入検出回路を更に含み、前記タイミング安定化回路
は該電源投入検出回路からの信号に応じて前記第２の状
態に設定されることを特徴とする。上記発明において
は、電源投入検出回路によって半導体装置の電源投入を
検出して、タイミング安定化回路を第２の状態に設定す
る。したがって、電源投入直後にクロック信号のタイミ
ングが所望のタイミングより大きくずれている場合に、
所望のタイミングに合わせるまでの時間を短縮すること
が出来る。
【００１９】請求項５記載の発明においては、請求項２
記載の半導体装置において、消費電力を低減したモード
から通常動作モードへの復帰を検出する復帰検出回路を
更に含み、前記タイミング安定化回路は該復帰検出回路
からの信号に応じて前記第２の状態に設定されることを
特徴とする。上記発明においては、復帰検出回路によっ
て消費電力を低減したモードから通常動作モードへの復
帰を検出して、タイミング安定化回路を第２の状態に設
定する。従って、動作モード切り替わり直後にクロック
信号のタイミングが所望のタイミングより大きくずれて
いる場合に、所望のタイミングに合わせるまでの時間を
短縮することが出来る。
記載の半導体装置において、消費電力を低減したモード
から通常動作モードへの復帰を検出する復帰検出回路を
更に含み、前記タイミング安定化回路は該復帰検出回路
からの信号に応じて前記第２の状態に設定されることを
特徴とする。上記発明においては、復帰検出回路によっ
て消費電力を低減したモードから通常動作モードへの復
帰を検出して、タイミング安定化回路を第２の状態に設
定する。従って、動作モード切り替わり直後にクロック
信号のタイミングが所望のタイミングより大きくずれて
いる場合に、所望のタイミングに合わせるまでの時間を
短縮することが出来る。
【００２０】請求項６記載の発明においては、請求項３
記載の半導体装置において、前記タイミング安定化回路
は、前記可変遅延回路と同一の遅延量に設定されるダミ
ー可変遅延回路と、該ダミー可変遅延回路からのクロッ
ク信号を遅延させるダミー回路と、該ダミー回路から出
力されるクロック信号と前記入力クロック信号との位相
を比較する位相比較回路と、該位相比較回路の位相比較
結果に応じて該ダミー可変遅延回路及び該可変遅延回路
の遅延段数を前記第１の状態では１段ずつシフトさせ前
記第２の状態では複数段ずつシフトさせることで前記遅
延量を制御する遅延制御回路を含むことを特徴とする。
記載の半導体装置において、前記タイミング安定化回路
は、前記可変遅延回路と同一の遅延量に設定されるダミ
ー可変遅延回路と、該ダミー可変遅延回路からのクロッ
ク信号を遅延させるダミー回路と、該ダミー回路から出
力されるクロック信号と前記入力クロック信号との位相
を比較する位相比較回路と、該位相比較回路の位相比較
結果に応じて該ダミー可変遅延回路及び該可変遅延回路
の遅延段数を前記第１の状態では１段ずつシフトさせ前
記第２の状態では複数段ずつシフトさせることで前記遅
延量を制御する遅延制御回路を含むことを特徴とする。
【００２１】上記発明においては、ダミーとして得られ
たクロック信号と入力クロック信号との位相を比較し
て、この位相比較結果に応じて、第１の状態では遅延段
数を１段ずつシフトさせ、第２の状態では遅延段数を複
数段ずつシフトさせる。このようにダミーとして得られ
たクロック信号のタイミングを調整することで、実際に
用いるクロック信号を、確実に安定化させることが出来
る。
たクロック信号と入力クロック信号との位相を比較し
て、この位相比較結果に応じて、第１の状態では遅延段
数を１段ずつシフトさせ、第２の状態では遅延段数を複
数段ずつシフトさせる。このようにダミーとして得られ
たクロック信号のタイミングを調整することで、実際に
用いるクロック信号を、確実に安定化させることが出来
る。
【００２２】請求項７記載の発明においては、請求項６
記載の半導体装置において、前記タイミング安定化回路
は、前記半導体装置への電源投入と該半導体装置の動作
モード切り替わりとの少なくとも一方に応答して前記遅
延制御回路を前記第２の状態に設定し、前記位相比較回
路の位相比較結果に応じて該遅延制御回路を前記第１の
状態に設定する遅延制御切り換え回路を更に含むことを
特徴とする。
記載の半導体装置において、前記タイミング安定化回路
は、前記半導体装置への電源投入と該半導体装置の動作
モード切り替わりとの少なくとも一方に応答して前記遅
延制御回路を前記第２の状態に設定し、前記位相比較回
路の位相比較結果に応じて該遅延制御回路を前記第１の
状態に設定する遅延制御切り換え回路を更に含むことを
特徴とする。
【００２３】上記発明においては、位相比較結果に応じ
て遅延制御回路を第１の状態に切り換えることにより、
確実にクロック信号を所望のタイミングに合わせること
が出来る。請求項８記載の発明においては、請求項７記
載の半導体装置において、前記遅延制御切り換え回路
は、前記位相比較回路の位相比較結果がロックオン状態
を示すか或いは前記遅延量のシフト方向が逆転したこと
を示すと、前記遅延制御回路を第１の状態に設定するこ
とを特徴とする。
て遅延制御回路を第１の状態に切り換えることにより、
確実にクロック信号を所望のタイミングに合わせること
が出来る。請求項８記載の発明においては、請求項７記
載の半導体装置において、前記遅延制御切り換え回路
は、前記位相比較回路の位相比較結果がロックオン状態
を示すか或いは前記遅延量のシフト方向が逆転したこと
を示すと、前記遅延制御回路を第１の状態に設定するこ
とを特徴とする。
【００２４】上記発明においては、位相比較結果がロッ
クオン状態を示すか或いは前記遅延量のシフト方向が逆
転したことを示すと、遅延制御回路を第１の状態に切り
換えるので、確実にクロック信号を所望のタイミングに
合わせることが出来る。
クオン状態を示すか或いは前記遅延量のシフト方向が逆
転したことを示すと、遅延制御回路を第１の状態に切り
換えるので、確実にクロック信号を所望のタイミングに
合わせることが出来る。
【００２５】
【発明の実施の形態】以下に、本発明の実施例を添付の
図面を用いて説明する。図１は、本発明によるＤＬＬ回
路を用いてデータ出力タイミングを調整する半導体装置
の構成図である。図１の回路は、入力回路１１、可変遅
延回路１２、出力回路１３、位相比較回路１４、遅延制
御回路１５、ダミー可変遅延回路１６、ダミー出力回路
１７、ダミー入力回路１８、及び切り換え信号生成回路
１９を含む。
図面を用いて説明する。図１は、本発明によるＤＬＬ回
路を用いてデータ出力タイミングを調整する半導体装置
の構成図である。図１の回路は、入力回路１１、可変遅
延回路１２、出力回路１３、位相比較回路１４、遅延制
御回路１５、ダミー可変遅延回路１６、ダミー出力回路
１７、ダミー入力回路１８、及び切り換え信号生成回路
１９を含む。
【００２６】入力回路１１に入力されたクロック信号Ｃ
ＬＫは、参照基準電圧と比較されて、クロック信号ｃ−
ｃｌｋとして入力回路１１から出力される。クロック信
号ｃ−ｃｌｋは、可変遅延回路１２によって適当な遅延
量だけ遅延されて、出力回路１３に入力される。出力回
路１３においては、供給された内部クロック信号を同期
信号として用いて、出力すべきデータＤＡＴＡをラッチ
する。ラッチされたデータＤＡＴＡは、出力回路１３か
ら半導体装置の外部にデータＤＱとして供給される。
ＬＫは、参照基準電圧と比較されて、クロック信号ｃ−
ｃｌｋとして入力回路１１から出力される。クロック信
号ｃ−ｃｌｋは、可変遅延回路１２によって適当な遅延
量だけ遅延されて、出力回路１３に入力される。出力回
路１３においては、供給された内部クロック信号を同期
信号として用いて、出力すべきデータＤＡＴＡをラッチ
する。ラッチされたデータＤＡＴＡは、出力回路１３か
ら半導体装置の外部にデータＤＱとして供給される。
【００２７】クロック信号ＣＬＫ入力から出力回路１３
までの経路には、回路固有の遅延が発生するため、出力
回路１３から外部に出力されるデータＤＱは、入力クロ
ック信号ＣＬＫとはタイミングのずれたものとなる。こ
の出力回路１３から外部に出力されるデータＤＱを、外
部から入力されるクロック信号ＣＬＫと所定のタイミン
グ関係に合わせるために、主に位相比較回路１４、遅延
制御回路１５、及びダミー可変遅延回路１６からなるＤ
ＬＬ回路が用いられる。
までの経路には、回路固有の遅延が発生するため、出力
回路１３から外部に出力されるデータＤＱは、入力クロ
ック信号ＣＬＫとはタイミングのずれたものとなる。こ
の出力回路１３から外部に出力されるデータＤＱを、外
部から入力されるクロック信号ＣＬＫと所定のタイミン
グ関係に合わせるために、主に位相比較回路１４、遅延
制御回路１５、及びダミー可変遅延回路１６からなるＤ
ＬＬ回路が用いられる。
【００２８】クロック信号ｃ−ｃｌｋはまた更に、ダミ
ー可変遅延回路１６に供給される。ダミー可変遅延回路
１６は、可変遅延回路１２と同一の遅延量だけ、クロッ
ク信号ｃ−ｃｌｋを遅延するように制御される。ダミー
可変遅延回路１６から出力される遅延されたクロック信
号は、出力回路１３を模擬するダミー出力回路１７に供
給される。ダミー出力回路１７から出力されるクロック
信号は、入力回路１１と同一の遅延特性を有するダミー
入力回路１８を介して、ダミークロック信号ｄ−ｉ−ｃ
ｌｋとして、位相比較回路１４に入力される。
ー可変遅延回路１６に供給される。ダミー可変遅延回路
１６は、可変遅延回路１２と同一の遅延量だけ、クロッ
ク信号ｃ−ｃｌｋを遅延するように制御される。ダミー
可変遅延回路１６から出力される遅延されたクロック信
号は、出力回路１３を模擬するダミー出力回路１７に供
給される。ダミー出力回路１７から出力されるクロック
信号は、入力回路１１と同一の遅延特性を有するダミー
入力回路１８を介して、ダミークロック信号ｄ−ｉ−ｃ
ｌｋとして、位相比較回路１４に入力される。
【００２９】位相比較回路１４は、クロック信号ｃ−ｃ
ｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に関
して比較する。両クロック信号が同一の位相となるよう
に、位相比較回路１４は、遅延制御回路１５を介してダ
ミー可変遅延回路１６の遅延量を制御する。これによ
り、ダミー出力回路１７から出力されるクロック信号
が、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように制御される。
ｌｋとダミークロック信号ｄ−ｉ−ｃｌｋとを位相に関
して比較する。両クロック信号が同一の位相となるよう
に、位相比較回路１４は、遅延制御回路１５を介してダ
ミー可変遅延回路１６の遅延量を制御する。これによ
り、ダミー出力回路１７から出力されるクロック信号
が、入力クロック信号ＣＬＫと所定のタイミング関係に
なるように制御される。
【００３０】可変遅延回路１２及び出力回路１３の総遅
延量は、ダミー可変遅延回路１６及びダミー出力回路１
７の総遅延量と同一である。従って、ダミー出力回路１
７から出力されるクロック信号が、入力クロック信号Ｃ
ＬＫと所定のタイミング関係にある場合、出力回路１３
から外部に出力されるデータＤＱは、入力クロック信号
ＣＬＫとこの所定のタイミング関係にあることになる。
延量は、ダミー可変遅延回路１６及びダミー出力回路１
７の総遅延量と同一である。従って、ダミー出力回路１
７から出力されるクロック信号が、入力クロック信号Ｃ
ＬＫと所定のタイミング関係にある場合、出力回路１３
から外部に出力されるデータＤＱは、入力クロック信号
ＣＬＫとこの所定のタイミング関係にあることになる。
【００３１】このとき電源電圧の変動や温度変動等によ
り、入力回路１１、可変遅延回路１２、及び出力回路１
３の特性が変化しても、ダミー入力回路１８、ダミー可
変遅延回路１６、及びダミー出力回路１７の特性も同様
に変化する。従って、出力回路１３から外部に出力され
るデータＤＱは、電源電圧変動や温度変動等に関わら
ず、常に入力クロック信号ＣＬＫと所定のタイミング関
係になるように制御される。
り、入力回路１１、可変遅延回路１２、及び出力回路１
３の特性が変化しても、ダミー入力回路１８、ダミー可
変遅延回路１６、及びダミー出力回路１７の特性も同様
に変化する。従って、出力回路１３から外部に出力され
るデータＤＱは、電源電圧変動や温度変動等に関わら
ず、常に入力クロック信号ＣＬＫと所定のタイミング関
係になるように制御される。
【００３２】位相比較回路１４が遅延制御回路１５に供
給する信号は、遅延シフト方向指示信号及びシフト段数
切り換え信号を含む。遅延シフト方向指示信号は、遅延
量を増加する方向に変化させるか、遅延量を減少する方
向に変化させるかを指示するパルス信号である。この遅
延シフト方向指示信号は、従来から用いられていた信号
であり、図１０に示される従来の構成においては、位相
比較回路５０４から遅延制御回路５０５に供給される。
図１０の構成においては、遅延シフト方向指示信号のみ
によって、遅延量を一段ずつ増加させるか或いは一段ず
つ減少させるかを制御していた。本発明においては更に
シフト段数切り換え信号を用いて、一回のシフトに対し
て、可変遅延回路の遅延素子の複数段分シフトさせる
か、或いは従来同様に一段分だけシフトさせるかを指定
することが出来る構成となっている。
給する信号は、遅延シフト方向指示信号及びシフト段数
切り換え信号を含む。遅延シフト方向指示信号は、遅延
量を増加する方向に変化させるか、遅延量を減少する方
向に変化させるかを指示するパルス信号である。この遅
延シフト方向指示信号は、従来から用いられていた信号
であり、図１０に示される従来の構成においては、位相
比較回路５０４から遅延制御回路５０５に供給される。
図１０の構成においては、遅延シフト方向指示信号のみ
によって、遅延量を一段ずつ増加させるか或いは一段ず
つ減少させるかを制御していた。本発明においては更に
シフト段数切り換え信号を用いて、一回のシフトに対し
て、可変遅延回路の遅延素子の複数段分シフトさせる
か、或いは従来同様に一段分だけシフトさせるかを指定
することが出来る構成となっている。
【００３３】一段分だけシフトさせるシングルシフト方
式を選択するか、複数段分シフトするマルチシフト方式
を選択するかは、切り換え信号生成回路１９が位相比較
回路１４に供給する切り換え信号Ｋによって決定され
る。図２は、切り換え信号Ｋを生成する切り換え信号生
成回路１９の構成を示す構成図である。
式を選択するか、複数段分シフトするマルチシフト方式
を選択するかは、切り換え信号生成回路１９が位相比較
回路１４に供給する切り換え信号Ｋによって決定され
る。図２は、切り換え信号Ｋを生成する切り換え信号生
成回路１９の構成を示す構成図である。
【００３４】切り換え信号生成回路１９は、電源投入検
出回路２０、パワー復帰検出回路２１、及びＮＯＲ回路
２２を含む。電源投入検出回路２０は、電源電圧ＶＤＤ
を受け取り、電源電圧ＶＤＤが0 Ｖから3.3 Ｖに変化す
ると、ＨＩＧＨパルスを出力する。パワー復帰検出回路
２１は、例えばチップセレクト信号ＣＳを受け取り、チ
ップセレクト信号ＣＳがＬＯＷからＨＩＧＨに変化する
と、ＨＩＧＨパルスを出力する。この例においては、チ
ップセレクト信号ＣＳの信号レベルによって、半導体装
置がパワーダウンモードにあるのか通常動作モードにあ
るのかを示す構成となっている。即ち、チップセレクト
信号ＣＳがＬＯＷにあるときはパワーダウンモードであ
り、チップセレクト信号ＣＳがＨＩＧＨになると通常動
作モードである。なおこれらのモード指定は、チップセ
レクト信号ＣＳではなく他のコントロール信号によって
行ってもよく、設計時に自由に選択可能な事項である。
電源投入検出回路２０及びパワー復帰検出回路２１は、
従来技術の範囲内であるので、それらの詳細な回路構成
は省略する。
出回路２０、パワー復帰検出回路２１、及びＮＯＲ回路
２２を含む。電源投入検出回路２０は、電源電圧ＶＤＤ
を受け取り、電源電圧ＶＤＤが0 Ｖから3.3 Ｖに変化す
ると、ＨＩＧＨパルスを出力する。パワー復帰検出回路
２１は、例えばチップセレクト信号ＣＳを受け取り、チ
ップセレクト信号ＣＳがＬＯＷからＨＩＧＨに変化する
と、ＨＩＧＨパルスを出力する。この例においては、チ
ップセレクト信号ＣＳの信号レベルによって、半導体装
置がパワーダウンモードにあるのか通常動作モードにあ
るのかを示す構成となっている。即ち、チップセレクト
信号ＣＳがＬＯＷにあるときはパワーダウンモードであ
り、チップセレクト信号ＣＳがＨＩＧＨになると通常動
作モードである。なおこれらのモード指定は、チップセ
レクト信号ＣＳではなく他のコントロール信号によって
行ってもよく、設計時に自由に選択可能な事項である。
電源投入検出回路２０及びパワー復帰検出回路２１は、
従来技術の範囲内であるので、それらの詳細な回路構成
は省略する。
【００３５】電源投入検出回路２０及びパワー復帰検出
回路２１からのＨＩＧＨパルスは、ＮＯＲ回路２２に供
給される。このＮＯＲ回路２２の出力が、切り換え信号
Ｋとして、図１の位相比較回路１４に供給される。した
がって、電源が投入された場合或いはパワーダウンモー
ドから復帰した場合に、ＬＯＷパルスが切り換え信号Ｋ
として位相比較回路１４に供給されることになる。
回路２１からのＨＩＧＨパルスは、ＮＯＲ回路２２に供
給される。このＮＯＲ回路２２の出力が、切り換え信号
Ｋとして、図１の位相比較回路１４に供給される。した
がって、電源が投入された場合或いはパワーダウンモー
ドから復帰した場合に、ＬＯＷパルスが切り換え信号Ｋ
として位相比較回路１４に供給されることになる。
【００３６】図３は、位相比較回路１４の構成を示す構
成図である。位相比較回路１４は、位相比較部２５と遅
延制御切り換え回路部２６を含む。位相比較部２５は、
クロック信号ｃ−ｃｌｋとダミークロック信号ｄ−ｉ−
ｃｌｋとの位相を比較して、遅延量を増加する方向に変
化させるのか減少する方向に変化させるのかを示す遅延
シフト方向指示信号φＳＥ、φＳＯ、φＲＥ、及びφＲ
Ｏを出力する。ここで遅延シフト方向指示信号φＳＥ及
びφＳＯは、遅延量を増加させる場合に、交互にＨＩＧ
Ｈになるパルスである。また遅延シフト方向指示信号φ
ＲＥ及びφＲＯは、遅延量を減少させる場合に、交互に
ＨＩＧＨになるパルスである。位相比較部２５は更に、
クロック信号ｃ−ｃｌｋとダミークロック信号ｄ−ｉ−
ｃｌｋとの位相が等しくなったときに、ＤＬＬ回路がロ
ックオン（タイミング安定化）したことを示すロックオ
ン信号ＪＳＴを出力する。
成図である。位相比較回路１４は、位相比較部２５と遅
延制御切り換え回路部２６を含む。位相比較部２５は、
クロック信号ｃ−ｃｌｋとダミークロック信号ｄ−ｉ−
ｃｌｋとの位相を比較して、遅延量を増加する方向に変
化させるのか減少する方向に変化させるのかを示す遅延
シフト方向指示信号φＳＥ、φＳＯ、φＲＥ、及びφＲ
Ｏを出力する。ここで遅延シフト方向指示信号φＳＥ及
びφＳＯは、遅延量を増加させる場合に、交互にＨＩＧ
Ｈになるパルスである。また遅延シフト方向指示信号φ
ＲＥ及びφＲＯは、遅延量を減少させる場合に、交互に
ＨＩＧＨになるパルスである。位相比較部２５は更に、
クロック信号ｃ−ｃｌｋとダミークロック信号ｄ−ｉ−
ｃｌｋとの位相が等しくなったときに、ＤＬＬ回路がロ
ックオン（タイミング安定化）したことを示すロックオ
ン信号ＪＳＴを出力する。
【００３７】遅延制御切り換え回路部２６は、図１の切
り換え信号生成回路１９から切り換え信号Ｋを受け取る
と共に、位相比較部２５から遅延シフト方向指示信号φ
ＳＥ、φＳＯ、φＲＥ、及びφＲＯとロックオン信号Ｊ
ＳＴとを受け取る。遅延制御切り換え回路部２６は、こ
れらの信号に基づいて、シフト段数切り換え信号Ａを出
力する。シフト段数切り換え信号Ａは、上述のように、
一回の遅延量シフトについて、遅延素子複数段分シフト
させるか、或いは従来同様に一段分だけシフトさせるか
を指定する。
り換え信号生成回路１９から切り換え信号Ｋを受け取る
と共に、位相比較部２５から遅延シフト方向指示信号φ
ＳＥ、φＳＯ、φＲＥ、及びφＲＯとロックオン信号Ｊ
ＳＴとを受け取る。遅延制御切り換え回路部２６は、こ
れらの信号に基づいて、シフト段数切り換え信号Ａを出
力する。シフト段数切り換え信号Ａは、上述のように、
一回の遅延量シフトについて、遅延素子複数段分シフト
させるか、或いは従来同様に一段分だけシフトさせるか
を指定する。
【００３８】上述の遅延シフト方向指示信号φＳＥ、φ
ＳＯ、φＲＥ、及びφＲＯとシフト段数切り換え信号Ａ
とが、図１の遅延制御回路１５に供給される。図４は、
位相比較部２５の回路構成を示す回路図である。図４の
位相比較部２５は、エッジタイミング比較回路３０、バ
イナリカウンタ６０、及びパルス生成回路８０を含む。
ＳＯ、φＲＥ、及びφＲＯとシフト段数切り換え信号Ａ
とが、図１の遅延制御回路１５に供給される。図４は、
位相比較部２５の回路構成を示す回路図である。図４の
位相比較部２５は、エッジタイミング比較回路３０、バ
イナリカウンタ６０、及びパルス生成回路８０を含む。
【００３９】エッジタイミング比較回路３０は、ＮＡＮ
Ｄ回路３１乃至４４、インバータ４５乃至４８、ＮＯＲ
回路４９、及びＡＮＤ回路５０を含む。バイナリカウン
タ６０は、ＮＡＮＤ回路６１乃至６８及びインバータ６
９乃至７１を含む。パルス生成回路８０は、ＮＡＮＤ回
路８１乃至８６、複数のインバー８７乃至９２を含む。
Ｄ回路３１乃至４４、インバータ４５乃至４８、ＮＯＲ
回路４９、及びＡＮＤ回路５０を含む。バイナリカウン
タ６０は、ＮＡＮＤ回路６１乃至６８及びインバータ６
９乃至７１を含む。パルス生成回路８０は、ＮＡＮＤ回
路８１乃至８６、複数のインバー８７乃至９２を含む。
【００４０】エッジタイミング比較回路３０は、入力信
号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何
れの立ち上がりエッジが先であるかを判断する。入力信
号Ｓ１及びＳ２の一方がダミークロック信号ｄ−ｃｌｋ
に対応し、もう一方が参照クロック信号ｃ−ｃｌｋに対
応する。例えば入力信号Ｓ１の立ち上がりエッジが先行
する場合には、ＮＡＮＤ回路３１及び３２からなるラッ
チの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨＩＧＨ
となる。またＮＡＮＤ回路３３及び３４からなるラッチ
の出力Ｌ３及びＬ４もまた、それぞれＬＯＷ及びＨＩＧ
Ｈとなる。
号Ｓ１及びＳ２を受け取り、入力信号Ｓ１及びＳ２の何
れの立ち上がりエッジが先であるかを判断する。入力信
号Ｓ１及びＳ２の一方がダミークロック信号ｄ−ｃｌｋ
に対応し、もう一方が参照クロック信号ｃ−ｃｌｋに対
応する。例えば入力信号Ｓ１の立ち上がりエッジが先行
する場合には、ＮＡＮＤ回路３１及び３２からなるラッ
チの出力Ｌ１及びＬ２は、それぞれＬＯＷ及びＨＩＧＨ
となる。またＮＡＮＤ回路３３及び３４からなるラッチ
の出力Ｌ３及びＬ４もまた、それぞれＬＯＷ及びＨＩＧ
Ｈとなる。
【００４１】その後、両方の入力信号Ｓ１及びＳ２がＨ
ＩＧＨになると、ＮＡＮＤ回路３６の出力がＬＯＷとな
り、ＮＯＲ回路４９の出力が所定の期間だけＨＩＧＨに
なる。このＮＯＲ回路４９からの出力は、ＮＡＮＤ回路
３７乃至４０からなるゲートを開き、ラッチ出力Ｌ１乃
至Ｌ４が反転されてＮＡＮＤ回路４１乃至４４からなる
２つのラッチに入力される。従って、ＮＡＮＤ回路４１
及び４２からなるラッチの出力φｂ及びφｃは、それぞ
れＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路４３及
び４４からなるラッチの出力φｄ及びφｅは、それぞれ
ＨＩＧＨ及びＬＯＷとなる。
ＩＧＨになると、ＮＡＮＤ回路３６の出力がＬＯＷとな
り、ＮＯＲ回路４９の出力が所定の期間だけＨＩＧＨに
なる。このＮＯＲ回路４９からの出力は、ＮＡＮＤ回路
３７乃至４０からなるゲートを開き、ラッチ出力Ｌ１乃
至Ｌ４が反転されてＮＡＮＤ回路４１乃至４４からなる
２つのラッチに入力される。従って、ＮＡＮＤ回路４１
及び４２からなるラッチの出力φｂ及びφｃは、それぞ
れＨＩＧＨ及びＬＯＷとなる。またＮＡＮＤ回路４３及
び４４からなるラッチの出力φｄ及びφｅは、それぞれ
ＨＩＧＨ及びＬＯＷとなる。
【００４２】従って入力信号Ｓ１の立ち上がりエッジが
先行する場合には、パルス生成回路８０のＮＡＮＤ回路
８１が出力をＬＯＷに変化させることになる。逆に入力
信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上が
りエッジよりも十分に先行する場合には、ラッチ出力φ
ｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッチ出
力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。従っ
て、パルス生成回路８０のＮＡＮＤ回路８２が、その出
力をＬＯＷに変化させることになる。
先行する場合には、パルス生成回路８０のＮＡＮＤ回路
８１が出力をＬＯＷに変化させることになる。逆に入力
信号Ｓ２の立ち上がりエッジが入力信号Ｓ１の立ち上が
りエッジよりも十分に先行する場合には、ラッチ出力φ
ｂ及びφｃはＬＯＷ及びＨＩＧＨとなり、またラッチ出
力φｄ及びφｅもまたＬＯＷ及びＨＩＧＨとなる。従っ
て、パルス生成回路８０のＮＡＮＤ回路８２が、その出
力をＬＯＷに変化させることになる。
【００４３】入力信号Ｓ２の立ち上がりエッジが入力信
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路３５及びインバータ４８に
よる信号遅延の影響で、ＮＡＮＤ回路３３及び３４から
なるラッチの出力Ｌ３及びＬ４は、それぞれＬＯＷ及び
ＨＩＧＨとなる。この場合、ラッチ出力φｂ及びφｃは
ＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及びφｅは
ＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路８
０のＮＡＮＤ回路８１及び８２は、出力をＨＩＧＨのま
ま変化させない。
号Ｓ１の立ち上がりエッジより先行するが、その時間差
が小さい場合、ＮＡＮＤ回路３５及びインバータ４８に
よる信号遅延の影響で、ＮＡＮＤ回路３３及び３４から
なるラッチの出力Ｌ３及びＬ４は、それぞれＬＯＷ及び
ＨＩＧＨとなる。この場合、ラッチ出力φｂ及びφｃは
ＬＯＷ及びＨＩＧＨであり、ラッチ出力φｄ及びφｅは
ＨＩＧＨ及びＬＯＷとなる。従って、パルス生成回路８
０のＮＡＮＤ回路８１及び８２は、出力をＨＩＧＨのま
ま変化させない。
【００４４】このように、入力信号Ｓ１及びＳ２の立ち
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図４の位
相比較部２５は出力を生成しない構成となっている。バ
イナリカウンタ６０は、エッジタイミング比較回路３０
のＮＡＮＤ回路３６からの信号を１／２分周して、分周
信号Ｄ１をインバータ７１から出力すると共に、この分
周信号の反転信号Ｄ２をインバータ７０から出力する。
ＮＡＮＤ回路３６からの信号は、入力信号Ｓ１及びＳ２
と同一の周期の信号である。従ってバイナリカウンタ６
０から出力される分周信号Ｄ１が、例えば入力信号の偶
数番目のサイクルでＨＩＧＨになるとすると、分周信号
Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
上がりエッジ間の時間差が小さく、両方の立ち上がりエ
ッジが一致していると見なしてよい場合には、図４の位
相比較部２５は出力を生成しない構成となっている。バ
イナリカウンタ６０は、エッジタイミング比較回路３０
のＮＡＮＤ回路３６からの信号を１／２分周して、分周
信号Ｄ１をインバータ７１から出力すると共に、この分
周信号の反転信号Ｄ２をインバータ７０から出力する。
ＮＡＮＤ回路３６からの信号は、入力信号Ｓ１及びＳ２
と同一の周期の信号である。従ってバイナリカウンタ６
０から出力される分周信号Ｄ１が、例えば入力信号の偶
数番目のサイクルでＨＩＧＨになるとすると、分周信号
Ｄ２は奇数番目のサイクルでＨＩＧＨになる。
【００４５】パルス信号生成回路８０に於いては、上述
のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回
路８１の出力がＬＯＷになり、入力信号Ｓ２が十分に先
行する場合にはＮＡＮＤ回路８２の出力がＬＯＷにな
る。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路８
１の出力がインバータ８７によって反転されて、ＨＩＧ
Ｈの信号がＮＡＮＤ回路８３及び８４に供給される。Ｎ
ＡＮＤ回路８３には更に分周信号Ｄ１が供給され、ＮＡ
ＮＤ回路８４には更に分周信号Ｄ２が供給される。従っ
てこの場合には、パルス信号生成回路８０は、信号φSE
及びφSOとして、交互にＨＩＧＨパルスを出力すること
になる。
のように、入力信号Ｓ１が先行する場合にはＮＡＮＤ回
路８１の出力がＬＯＷになり、入力信号Ｓ２が十分に先
行する場合にはＮＡＮＤ回路８２の出力がＬＯＷにな
る。入力信号Ｓ１が先行する場合には、ＮＡＮＤ回路８
１の出力がインバータ８７によって反転されて、ＨＩＧ
Ｈの信号がＮＡＮＤ回路８３及び８４に供給される。Ｎ
ＡＮＤ回路８３には更に分周信号Ｄ１が供給され、ＮＡ
ＮＤ回路８４には更に分周信号Ｄ２が供給される。従っ
てこの場合には、パルス信号生成回路８０は、信号φSE
及びφSOとして、交互にＨＩＧＨパルスを出力すること
になる。
【００４６】入力信号Ｓ２が十分に先行する場合には、
ＮＡＮＤ回路８２の出力がインバータ８８によって反転
されて、ＨＩＧＨの信号がＮＡＮＤ回路８５及び８６に
供給される。ＮＡＮＤ回路８５には更に分周信号Ｄ１が
供給され、ＮＡＮＤ回路８６には更に分周信号Ｄ２が供
給される。従ってこの場合、パルス信号生成回路８０
は、信号φRO及びφREとして、交互にＨＩＧＨパルスを
出力することになる。
ＮＡＮＤ回路８２の出力がインバータ８８によって反転
されて、ＨＩＧＨの信号がＮＡＮＤ回路８５及び８６に
供給される。ＮＡＮＤ回路８５には更に分周信号Ｄ１が
供給され、ＮＡＮＤ回路８６には更に分周信号Ｄ２が供
給される。従ってこの場合、パルス信号生成回路８０
は、信号φRO及びφREとして、交互にＨＩＧＨパルスを
出力することになる。
【００４７】エッジタイミング比較回路３０のＡＮＤ回
路５０は、信号φｃ及びφｄを２つの入力とする。前述
のように、エッジタイミング比較回路３０が２つの信号
間でタイミング比較をする際に、２つの信号間のタイミ
ング差が所定の範囲内である場合には、信号φｃ及びφ
ｄは共にＨＩＧＨとなる。これは、クロック信号がロッ
クオンされた状態である。
路５０は、信号φｃ及びφｄを２つの入力とする。前述
のように、エッジタイミング比較回路３０が２つの信号
間でタイミング比較をする際に、２つの信号間のタイミ
ング差が所定の範囲内である場合には、信号φｃ及びφ
ｄは共にＨＩＧＨとなる。これは、クロック信号がロッ
クオンされた状態である。
【００４８】従ってエッジタイミング比較回路３０にお
いて、クロック信号がロックオンされると、信号φｃ及
びφｄを入力とするＡＮＤ回路５０は、ＨＩＧＨである
ロックオン信号ＪＳＴを出力することになる。図５は、
遅延制御切り換え回路部２６の回路構成を示す回路図で
ある。また図６は、遅延制御切り換え回路部２６の動作
を示すタイミングチャートである。
いて、クロック信号がロックオンされると、信号φｃ及
びφｄを入力とするＡＮＤ回路５０は、ＨＩＧＨである
ロックオン信号ＪＳＴを出力することになる。図５は、
遅延制御切り換え回路部２６の回路構成を示す回路図で
ある。また図６は、遅延制御切り換え回路部２６の動作
を示すタイミングチャートである。
【００４９】遅延制御切り換え回路部２６は、ＮＯＲ回
路２０１乃至２０４、ＮＡＮＤ回路２０５乃至２１１、
及びインバータ２１２乃至２１５を含む。ＮＡＮＤ回路
２０５及び２０６はラッチＬ１を構成し、ＮＡＮＤ回路
２０７及び２０８はラッチＬ２を構成する。またＮＡＮ
Ｄ回路２１０及び２１１は、ラッチＬ３を構成する。ラ
ッチＬ１は、遅延シフト方向指示信号φＳＥ或いはφＳ
ＯとしてＨＩＧＨパルスが供給されると、信号Ｓ１をＨ
ＩＧＨにラッチする。ラッチＬ２は、遅延シフト方向指
示信号φＲＥ或いはφＲＯとしてＨＩＧＨパルスが供給
されると、信号Ｒ１をＨＩＧＨにラッチする。ラッチＬ
３は、切り換え信号ＫのＬＯＷパルスが供給されると、
遅延量を複数段シフトさせるマルチシフト方式を実行す
る為に、信号ＣをＨＩＧＨにラッチする。
路２０１乃至２０４、ＮＡＮＤ回路２０５乃至２１１、
及びインバータ２１２乃至２１５を含む。ＮＡＮＤ回路
２０５及び２０６はラッチＬ１を構成し、ＮＡＮＤ回路
２０７及び２０８はラッチＬ２を構成する。またＮＡＮ
Ｄ回路２１０及び２１１は、ラッチＬ３を構成する。ラ
ッチＬ１は、遅延シフト方向指示信号φＳＥ或いはφＳ
ＯとしてＨＩＧＨパルスが供給されると、信号Ｓ１をＨ
ＩＧＨにラッチする。ラッチＬ２は、遅延シフト方向指
示信号φＲＥ或いはφＲＯとしてＨＩＧＨパルスが供給
されると、信号Ｒ１をＨＩＧＨにラッチする。ラッチＬ
３は、切り換え信号ＫのＬＯＷパルスが供給されると、
遅延量を複数段シフトさせるマルチシフト方式を実行す
る為に、信号ＣをＨＩＧＨにラッチする。
【００５０】以下に図５及び図６を用いて、遅延制御切
り換え回路部２６の動作を説明する。初期状態におい
て、ラッチＬ１及びＬ２は、出力Ｓ１及びＲ１をＬＯＷ
に保っている。従って、ＮＡＮＤ回路２０９の出力であ
る信号ＳＲはＨＩＧＨである。また初期状態において、
ラッチＬ３は、出力ＣをＬＯＷに保っている。この状態
で切り換え信号ＫのＬＯＷパルスがラッチＬ３に供給さ
れると、ラッチＬ３は、出力ＣをＨＩＧＨにラッチす
る。これによって信号ＢはＬＯＷになり、ＮＯＲ回路２
０４の出力であるシフト段数切り換え信号ＡはＨＩＧＨ
になる。このシフト段数切り換え信号ＡがＨＩＧＨであ
ると、マルチシフト方式の実行を示す。
り換え回路部２６の動作を説明する。初期状態におい
て、ラッチＬ１及びＬ２は、出力Ｓ１及びＲ１をＬＯＷ
に保っている。従って、ＮＡＮＤ回路２０９の出力であ
る信号ＳＲはＨＩＧＨである。また初期状態において、
ラッチＬ３は、出力ＣをＬＯＷに保っている。この状態
で切り換え信号ＫのＬＯＷパルスがラッチＬ３に供給さ
れると、ラッチＬ３は、出力ＣをＨＩＧＨにラッチす
る。これによって信号ＢはＬＯＷになり、ＮＯＲ回路２
０４の出力であるシフト段数切り換え信号ＡはＨＩＧＨ
になる。このシフト段数切り換え信号ＡがＨＩＧＨであ
ると、マルチシフト方式の実行を示す。
【００５１】遅延シフト方向指示信号φＳＥ（或いはφ
ＳＯ）が入力されると、ラッチＬ１は、その出力Ｓ１を
ＨＩＧＨにラッチする。遅延シフト方向指示信号φＳＥ
及びφＳＯが供給される間は、遅延量を出来るだけ早く
増加させてロックオン状態近くにまでもっていく必要が
あるので、マルチシフト方式を示すシフト段数切り換え
信号ＡはＨＩＧＨのままである。即ち、遅延シフト方向
指示信号φＳＥ及びφＳＯが供給される間は、マルチシ
フト方式が実行される。
ＳＯ）が入力されると、ラッチＬ１は、その出力Ｓ１を
ＨＩＧＨにラッチする。遅延シフト方向指示信号φＳＥ
及びφＳＯが供給される間は、遅延量を出来るだけ早く
増加させてロックオン状態近くにまでもっていく必要が
あるので、マルチシフト方式を示すシフト段数切り換え
信号ＡはＨＩＧＨのままである。即ち、遅延シフト方向
指示信号φＳＥ及びφＳＯが供給される間は、マルチシ
フト方式が実行される。
【００５２】遅延量がロックオン状態を通り越して（マ
ルチシフト方式で一度に多くの段数分シフトする場合に
は、ロックオン状態を通り越す可能性が高い）、遅延量
が大きくなりすぎると、遅延量を減少させる為に遅延シ
フト方向指示信号φＲＥ（或いはφＲＯ）が供給され
る。この遅延シフト方向指示信号φＲＥ（或いはφＲ
Ｏ）が供給されると、ラッチＬ２は、その出力Ｒ１をＨ
ＩＧＨにラッチする。したがってＮＡＮＤ回路２０９の
出力ＳＲがＬＯＷになり、ラッチＬ３の状態が反転され
る。即ち、ラッチＬ３の出力ＣがＬＯＷに戻る。その
後、インバータ２１２乃至２１５の遅延素子列の総遅延
量に対応する時間が経過すると、信号ＢがＨＩＧＨに戻
る。これに対応して、シフト段数切り換え信号ＡがＬＯ
Ｗに戻る。
ルチシフト方式で一度に多くの段数分シフトする場合に
は、ロックオン状態を通り越す可能性が高い）、遅延量
が大きくなりすぎると、遅延量を減少させる為に遅延シ
フト方向指示信号φＲＥ（或いはφＲＯ）が供給され
る。この遅延シフト方向指示信号φＲＥ（或いはφＲ
Ｏ）が供給されると、ラッチＬ２は、その出力Ｒ１をＨ
ＩＧＨにラッチする。したがってＮＡＮＤ回路２０９の
出力ＳＲがＬＯＷになり、ラッチＬ３の状態が反転され
る。即ち、ラッチＬ３の出力ＣがＬＯＷに戻る。その
後、インバータ２１２乃至２１５の遅延素子列の総遅延
量に対応する時間が経過すると、信号ＢがＨＩＧＨに戻
る。これに対応して、シフト段数切り換え信号ＡがＬＯ
Ｗに戻る。
【００５３】即ち、マルチシフト方式で遅延量が大きく
なりすぎて、逆に遅延量を減少させる必要がある場合に
は、シフト段数切り換え信号ＡがＬＯＷになることでシ
ングルシフト方式を採用する。なおシフト段数切り換え
信号ＡがＬＯＷになることで、ラッチＬ１及びＬ２は初
期状態に戻される。このように、遅延量をロックオン状
態近くまで持っていく際には、マルチシフト方式で遅延
量を大きくシフトさせ、ロックオン状態近くに到達する
と、シングルシフト方式を採用して遅延量を一段ずつシ
フトさせる。これによって、短い時間で確実に、ＤＬＬ
回路のロックオン状態を確立することが出来る。
なりすぎて、逆に遅延量を減少させる必要がある場合に
は、シフト段数切り換え信号ＡがＬＯＷになることでシ
ングルシフト方式を採用する。なおシフト段数切り換え
信号ＡがＬＯＷになることで、ラッチＬ１及びＬ２は初
期状態に戻される。このように、遅延量をロックオン状
態近くまで持っていく際には、マルチシフト方式で遅延
量を大きくシフトさせ、ロックオン状態近くに到達する
と、シングルシフト方式を採用して遅延量を一段ずつシ
フトさせる。これによって、短い時間で確実に、ＤＬＬ
回路のロックオン状態を確立することが出来る。
【００５４】なお図５に示されるように、ロックオン信
号ＪＳＴが、ＮＯＲ回路２０４の一方の入力に供給され
ている。従って、マルチシフト方式で丁度ロックオン状
態が達成された場合には、ロックオン信号ＪＳＴがＨＩ
ＧＨになることで、ＮＯＲ回路２０４の出力であるシフ
ト段数切り換え信号ＡをＬＯＷに戻すことで、シングル
シフト方式に切り替えることが出来る。
号ＪＳＴが、ＮＯＲ回路２０４の一方の入力に供給され
ている。従って、マルチシフト方式で丁度ロックオン状
態が達成された場合には、ロックオン信号ＪＳＴがＨＩ
ＧＨになることで、ＮＯＲ回路２０４の出力であるシフ
ト段数切り換え信号ＡをＬＯＷに戻すことで、シングル
シフト方式に切り替えることが出来る。
【００５５】図７は、遅延制御回路１５の回路構成の一
部を示す回路図である。図８は、遅延制御回路１５の回
路構成の残りの部分を示す回路図である。この遅延制御
回路１５が、遅延シフト方向指示信号φＳＥ、φＳＯ、
φＲＥ、及びφＲＯとシフト段数切り換え信号Ａとを位
相比較回路１４から受け取り、可変遅延回路を制御する
信号ＴＣ１乃至ＴＣ８を生成する。
部を示す回路図である。図８は、遅延制御回路１５の回
路構成の残りの部分を示す回路図である。この遅延制御
回路１５が、遅延シフト方向指示信号φＳＥ、φＳＯ、
φＲＥ、及びφＲＯとシフト段数切り換え信号Ａとを位
相比較回路１４から受け取り、可変遅延回路を制御する
信号ＴＣ１乃至ＴＣ８を生成する。
【００５６】図７において遅延制御回路１５は、インバ
ータ１２０、ＮＯＲ回路１２１−１乃至１２１−８、イ
ンバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２
３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−
１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃
至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１
２６−８、ＮＭＯＳトランジスタ１２７−１乃至１２７
−８、ＮＭＯＳトランジスタ１２８−１乃至１２８−
８、及びＮＭＯＳトランジスタ１２９−１乃至１２９−
８を含む。
ータ１２０、ＮＯＲ回路１２１−１乃至１２１−８、イ
ンバータ１２２−１乃至１２２−８、ＮＡＮＤ回路１２
３−１乃至１２３−８、ＮＭＯＳトランジスタ１２４−
１乃至１２４−８、ＮＭＯＳトランジスタ１２５−１乃
至１２５−８、ＮＭＯＳトランジスタ１２６−１乃至１
２６−８、ＮＭＯＳトランジスタ１２７−１乃至１２７
−８、ＮＭＯＳトランジスタ１２８−１乃至１２８−
８、及びＮＭＯＳトランジスタ１２９−１乃至１２９−
８を含む。
【００５７】図８において遅延制御回路１５は、ＮＭＯ
Ｓトランジスタ１３０−１乃至１３０−８、ＮＭＯＳト
ランジスタ１３１−１乃至１３１−８、ＮＭＯＳトラン
ジスタ１３２−１乃至１３２−４、ＮＭＯＳトランジス
タ１３３−１乃至１３３−４、ＮＭＯＳトランジスタ１
３４−１乃至１３４−４、及びＮＭＯＳトランジスタ１
３５−１乃至１３５−４を含む。図８の回路部分から出
力される信号Ｎ１乃至Ｎ１６が、図７に示されるように
図７の回路部分に供給される。
Ｓトランジスタ１３０−１乃至１３０−８、ＮＭＯＳト
ランジスタ１３１−１乃至１３１−８、ＮＭＯＳトラン
ジスタ１３２−１乃至１３２−４、ＮＭＯＳトランジス
タ１３３−１乃至１３３−４、ＮＭＯＳトランジスタ１
３４−１乃至１３４−４、及びＮＭＯＳトランジスタ１
３５−１乃至１３５−４を含む。図８の回路部分から出
力される信号Ｎ１乃至Ｎ１６が、図７に示されるように
図７の回路部分に供給される。
【００５８】図７及び図８には、可変遅延回路の遅延素
子列８段分に相当する構成だけが示されている。実際に
は、例えば２５６段の遅延素子列を用いるのであれば、
図７及び図８に示される構成が、図面右方向に繰り返さ
れて全体で２５６段分存在することになる。図７を参照
して、シフト段数切り換え信号ＡがＬＯＷである場合、
即ちシングルシフト方式で動作する場合を説明する。
子列８段分に相当する構成だけが示されている。実際に
は、例えば２５６段の遅延素子列を用いるのであれば、
図７及び図８に示される構成が、図面右方向に繰り返さ
れて全体で２５６段分存在することになる。図７を参照
して、シフト段数切り換え信号ＡがＬＯＷである場合、
即ちシングルシフト方式で動作する場合を説明する。
【００５９】この場合、シフト段数切り換え信号Ａを入
力とするインバータ１２０の出力がＨＩＧＨになるの
で、ＮＡＮＤ回路１２８−１乃至１２８−８及びＮＡＮ
Ｄ回路１２９−１乃至１２９−８は、全て導通される。
またこの場合図８において、ＮＡＮＤ回路１３０−１乃
至１３０−８及びＮＡＮＤ回路１３１−１乃至１３１−
８が全てオフ状態となるので、信号Ｎ１乃至Ｎ１６は図
７の回路動作に影響しない。
力とするインバータ１２０の出力がＨＩＧＨになるの
で、ＮＡＮＤ回路１２８−１乃至１２８−８及びＮＡＮ
Ｄ回路１２９−１乃至１２９−８は、全て導通される。
またこの場合図８において、ＮＡＮＤ回路１３０−１乃
至１３０−８及びＮＡＮＤ回路１３１−１乃至１３１−
８が全てオフ状態となるので、信号Ｎ１乃至Ｎ１６は図
７の回路動作に影響しない。
【００６０】図７においてリセット信号ＲがＬＯＷにさ
れると、遅延制御回路１５はリセットされる。即ち、リ
セット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−
１乃至１２３−８の出力がＨＩＧＨになり、インバータ
１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡ
ＮＤ回路１２３−１乃至１２３−８とインバータ１２２
−１乃至１２２−８との各ペアは、互いの出力を互いの
入力とすることでラッチを形成する。従って、上記リセ
ット信号Ｒで設定された初期状態は、リセット信号Ｒが
ＨＩＧＨに戻っても保持される。
れると、遅延制御回路１５はリセットされる。即ち、リ
セット信号ＲがＬＯＷになると、ＮＡＮＤ回路１２３−
１乃至１２３−８の出力がＨＩＧＨになり、インバータ
１２２−１乃至１２２−８の出力がＬＯＷになる。ＮＡ
ＮＤ回路１２３−１乃至１２３−８とインバータ１２２
−１乃至１２２−８との各ペアは、互いの出力を互いの
入力とすることでラッチを形成する。従って、上記リセ
ット信号Ｒで設定された初期状態は、リセット信号Ｒが
ＨＩＧＨに戻っても保持される。
【００６１】この初期状態では、図７に示されるよう
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２
乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。この時出力ＴＣ１はＨＩＧＨからＬＯＷに変化
し、出力ＴＣ２はＬＯＷからＨＩＧＨに変化する。従っ
てこの状態では、出力ＴＣ２のみがＨＩＧＨになる。
に、ＮＯＲ回路１２１−１の出力ＴＣ１はＨＩＧＨであ
り、ＮＯＲ回路１２１−２乃至１２１−８の出力ＴＣ２
乃至ＴＣ８はＬＯＷである。即ち出力ＴＣ１だけがＨＩ
ＧＨである。位相調整対象の信号に関して、遅延量を大
きくする必要がある場合には、信号線Ａ及びＢに交互に
ＨＩＧＨパルスを供給する。まず信号線Ａに信号φSEの
ＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ
１２４−１がオンになる。このときＮＭＯＳトランジス
タ１２６−１がオンであるので、ＮＡＮＤ回路１２３−
１の出力がグランドに接続されて、強制的にＨＩＧＨか
らＬＯＷに変化させられる。従ってインバータ１２２−
１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路１
２３−１とインバータ１２２−１からなるラッチに保持
される。この時出力ＴＣ１はＨＩＧＨからＬＯＷに変化
し、出力ＴＣ２はＬＯＷからＨＩＧＨに変化する。従っ
てこの状態では、出力ＴＣ２のみがＨＩＧＨになる。
【００６２】次に信号線Ｂに信号φSOのＨＩＧＨパルス
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
この時出力ＴＣ２はＨＩＧＨからＬＯＷに変化し、出力
ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこの状
態では、出力ＴＣ３のみがＨＩＧＨになる。
が供給されると、ＮＭＯＳトランジスタ１２４−２がオ
ンになる。このときＮＭＯＳトランジスタ１２６−２が
オンになっているので、ＮＡＮＤ回路１２３−２の出力
がグランドに接続されて、強制的にＨＩＧＨからＬＯＷ
に変化させられる。従ってインバータ１２２−２の出力
はＨＩＧＨになり、この状態がＮＡＮＤ回路１２３−２
とインバータ１２２−２からなるラッチに保持される。
この時出力ＴＣ２はＨＩＧＨからＬＯＷに変化し、出力
ＴＣ３はＬＯＷからＨＩＧＨに変化する。従ってこの状
態では、出力ＴＣ３のみがＨＩＧＨになる。
【００６３】このように信号線Ａ及びＢに交互にＨＩＧ
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、１つだけＨＩＧＨである出力を一つずつ右にずら
していくことが出来る。遅延量を一段ずつ小さくする必
要がある場合には、信号線Ｃ及びＤに交互にφＲＥ及び
φＲＯのＨＩＧＨパルスを供給する。この場合の動作
は、上述の動作と逆であるので、詳細な説明は省略す
る。このようにして生成された制御信号ＴＣ１乃至ＴＣ
８を、可変遅延回路に供給することで、位相調整対象で
ある信号の遅延量を一段ずつ自由に調整することが出来
る。
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、１つだけＨＩＧＨである出力を一つずつ右にずら
していくことが出来る。遅延量を一段ずつ小さくする必
要がある場合には、信号線Ｃ及びＤに交互にφＲＥ及び
φＲＯのＨＩＧＨパルスを供給する。この場合の動作
は、上述の動作と逆であるので、詳細な説明は省略す
る。このようにして生成された制御信号ＴＣ１乃至ＴＣ
８を、可変遅延回路に供給することで、位相調整対象で
ある信号の遅延量を一段ずつ自由に調整することが出来
る。
【００６４】次に図７及び図８を参照して、シフト段数
切り換え信号ＡがＨＩＧＨである場合、即ちマルチシフ
ト方式で動作する場合を説明する。シフト段数切り換え
信号ＡがＨＩＧＨである場合、図７においてＮＡＮＤ回
路１２８−１乃至１２８−８及びＮＡＮＤ回路１２９−
１乃至１２９−８は全てオフ状態となるので、信号線Ａ
乃至ＤにＨＩＧＨパルスが供給されても回路動作には影
響しない。また図８においては、ＮＡＮＤ回路１３０−
１乃至１３０−８及びＮＡＮＤ回路１３１−１乃至１３
１−８が導通されるので、信号Ｎ１乃至Ｎ１６によっ
て、図７の制御信号ＴＣ１乃至ＴＣ８が決定されること
になる。
切り換え信号ＡがＨＩＧＨである場合、即ちマルチシフ
ト方式で動作する場合を説明する。シフト段数切り換え
信号ＡがＨＩＧＨである場合、図７においてＮＡＮＤ回
路１２８−１乃至１２８−８及びＮＡＮＤ回路１２９−
１乃至１２９−８は全てオフ状態となるので、信号線Ａ
乃至ＤにＨＩＧＨパルスが供給されても回路動作には影
響しない。また図８においては、ＮＡＮＤ回路１３０−
１乃至１３０−８及びＮＡＮＤ回路１３１−１乃至１３
１−８が導通されるので、信号Ｎ１乃至Ｎ１６によっ
て、図７の制御信号ＴＣ１乃至ＴＣ８が決定されること
になる。
【００６５】前述の説明と同様に、リセット信号ＲがＬ
ＯＷにされると、遅延制御回路１５はリセットされる。
リセットされた直後の初期状態では、ＮＯＲ回路１２１
−１の出力ＴＣ１はＨＩＧＨであり、ＮＯＲ回路１２１
−２乃至１２１−８の出力ＴＣ２乃至ＴＣ８はＬＯＷで
ある。即ち出力ＴＣ１だけがＨＩＧＨである。位相調整
対象の信号に関して、遅延量を大きくする必要がある場
合には、信号線Ｅ及びＦに交互にＨＩＧＨパルスを供給
する。まず信号線Ｅに信号φSEのＨＩＧＨパルスが供給
されると、ＮＭＯＳトランジスタ１３２−１がオンにな
る。このときＮＭＯＳトランジスタ１３４−１がオンで
あるので、信号Ｎ１及びＮ３がグランド電位に接続され
る。従って、ＮＡＮＤ回路１２３−１及び１２３−２の
出力がグランドに接続されて、強制的にＨＩＧＨからＬ
ＯＷに変化させられ、またインバータ１２２−１及び１
２２−２の出力はＨＩＧＨになる。この時出力ＴＣ１は
ＨＩＧＨからＬＯＷに変化し、出力ＴＣ３がＬＯＷから
ＨＩＧＨに変化する。従ってこの状態では、出力ＴＣ３
のみがＨＩＧＨになる。
ＯＷにされると、遅延制御回路１５はリセットされる。
リセットされた直後の初期状態では、ＮＯＲ回路１２１
−１の出力ＴＣ１はＨＩＧＨであり、ＮＯＲ回路１２１
−２乃至１２１−８の出力ＴＣ２乃至ＴＣ８はＬＯＷで
ある。即ち出力ＴＣ１だけがＨＩＧＨである。位相調整
対象の信号に関して、遅延量を大きくする必要がある場
合には、信号線Ｅ及びＦに交互にＨＩＧＨパルスを供給
する。まず信号線Ｅに信号φSEのＨＩＧＨパルスが供給
されると、ＮＭＯＳトランジスタ１３２−１がオンにな
る。このときＮＭＯＳトランジスタ１３４−１がオンで
あるので、信号Ｎ１及びＮ３がグランド電位に接続され
る。従って、ＮＡＮＤ回路１２３−１及び１２３−２の
出力がグランドに接続されて、強制的にＨＩＧＨからＬ
ＯＷに変化させられ、またインバータ１２２−１及び１
２２−２の出力はＨＩＧＨになる。この時出力ＴＣ１は
ＨＩＧＨからＬＯＷに変化し、出力ＴＣ３がＬＯＷから
ＨＩＧＨに変化する。従ってこの状態では、出力ＴＣ３
のみがＨＩＧＨになる。
【００６６】次に信号線Ｆに信号φSOのＨＩＧＨパルス
が供給されると、ＮＭＯＳトランジスタ１３２−２がオ
ンになる。このときＮＭＯＳトランジスタ１３４−２が
オンになっているので、信号Ｎ５及びＮ７がグランド電
位に接続される。従ってＮＡＮＤ回路１２３−３及び１
２３−４の出力がグランドに接続されて、強制的にＨＩ
ＧＨからＬＯＷに変化させられ、またインバータ１２２
−３及び１２２−４の出力はＨＩＧＨになる。この時出
力ＴＣ３はＨＩＧＨからＬＯＷに変化し、出力ＴＣ５が
ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、
出力ＴＣ５のみがＨＩＧＨになる。
が供給されると、ＮＭＯＳトランジスタ１３２−２がオ
ンになる。このときＮＭＯＳトランジスタ１３４−２が
オンになっているので、信号Ｎ５及びＮ７がグランド電
位に接続される。従ってＮＡＮＤ回路１２３−３及び１
２３−４の出力がグランドに接続されて、強制的にＨＩ
ＧＨからＬＯＷに変化させられ、またインバータ１２２
−３及び１２２−４の出力はＨＩＧＨになる。この時出
力ＴＣ３はＨＩＧＨからＬＯＷに変化し、出力ＴＣ５が
ＬＯＷからＨＩＧＨに変化する。従ってこの状態では、
出力ＴＣ５のみがＨＩＧＨになる。
【００６７】このように信号線Ｅ及びＦに交互にＨＩＧ
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、１つだけＨＩＧＨである出力を２つずつ右にずら
していくことが出来る。遅延量を２段ずつ小さくする必
要がある場合には、信号線Ｇ及びＨに交互にφＲＥ及び
φＲＯのＨＩＧＨパルスを供給する。この場合の動作
は、上述の動作と逆であるので、詳細な説明は省略す
る。このようにして生成された制御信号ＴＣ１乃至ＴＣ
８を、可変遅延回路に供給することで、位相調整対象で
ある信号の遅延量を２段ずつ自由に調整することが出来
る。
Ｈパルスを供給することで、出力ＴＣ１乃至ＴＣ８のう
ちで、１つだけＨＩＧＨである出力を２つずつ右にずら
していくことが出来る。遅延量を２段ずつ小さくする必
要がある場合には、信号線Ｇ及びＨに交互にφＲＥ及び
φＲＯのＨＩＧＨパルスを供給する。この場合の動作
は、上述の動作と逆であるので、詳細な説明は省略す
る。このようにして生成された制御信号ＴＣ１乃至ＴＣ
８を、可変遅延回路に供給することで、位相調整対象で
ある信号の遅延量を２段ずつ自由に調整することが出来
る。
【００６８】このように図７及び図８に示される遅延制
御回路１５によって、制御信号ＴＣ１乃至ＴＣ８のうち
で一つだけＨＩＧＨである信号を、シングルシフト方式
のときには一つずつ右或いは左にシフトし、マルチシフ
ト方式のときには２つずつ右或いは左にシフトすること
が出来る。図９は、可変遅延回路の回路構成を示す回路
図である。図１の可変遅延回路１２及びダミー可変遅延
回路１６は、図９に示される同一の回路構成を有する。
なお図９に示されるのは、遅延素子列８段分の構成であ
り、実際には２５６段構成等であってよい。
御回路１５によって、制御信号ＴＣ１乃至ＴＣ８のうち
で一つだけＨＩＧＨである信号を、シングルシフト方式
のときには一つずつ右或いは左にシフトし、マルチシフ
ト方式のときには２つずつ右或いは左にシフトすること
が出来る。図９は、可変遅延回路の回路構成を示す回路
図である。図１の可変遅延回路１２及びダミー可変遅延
回路１６は、図９に示される同一の回路構成を有する。
なお図９に示されるのは、遅延素子列８段分の構成であ
り、実際には２５６段構成等であってよい。
【００６９】図９の可変遅延回路は、複数のインバータ
２０１、複数のインバータ２０２、複数のインバータ２
０３、複数のＮＡＮＤ回路２０４、及び複数のＮＡＮＤ
回路２０５を含む。ある一つのインバータ２０３と対応
する一つのＮＡＮＤ回路２０５とは、１段の遅延素子を
構成し、複数のインバータ２０３と複数のＮＡＮＤ回路
２０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ
回路２０４に供給される制御信号ＴＣ１乃至ＴＣ８は、
前述のように１つのみがＨＩＧＨであり残りはＬＯＷで
ある信号である。
２０１、複数のインバータ２０２、複数のインバータ２
０３、複数のＮＡＮＤ回路２０４、及び複数のＮＡＮＤ
回路２０５を含む。ある一つのインバータ２０３と対応
する一つのＮＡＮＤ回路２０５とは、１段の遅延素子を
構成し、複数のインバータ２０３と複数のＮＡＮＤ回路
２０５とで複数段の遅延素子列を構成する。各ＮＡＮＤ
回路２０４に供給される制御信号ＴＣ１乃至ＴＣ８は、
前述のように１つのみがＨＩＧＨであり残りはＬＯＷで
ある信号である。
【００７０】入力として供給される入力信号ＳＩは、複
数のインバータ２０１を介して、複数のＮＡＮＤ回路２
０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路２０４を介
して、入力信号ＳＩは、複数のインバータ２０３と複数
のＮＡＮＤ回路２０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ２０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１乃至ＴＣ８
のうちで一つだけＨＩＧＨである信号の位置に応じて、
入力信号ＳＩが通過する遅延素子の段数が異なることに
なる。この位置によって、入力信号ＳＩをどの程度遅延
させるのかを制御することが出来る。
数のインバータ２０１を介して、複数のＮＡＮＤ回路２
０４に供給される。制御信号ＴＣ１乃至ＴＣ８のうちで
ＨＩＧＨである信号を受け取るＮＡＮＤ回路２０４を介
して、入力信号ＳＩは、複数のインバータ２０３と複数
のＮＡＮＤ回路２０５とで構成される遅延素子列に入力
される。入力信号ＳＩは、遅延素子列を伝播して、更に
複数のインバータ２０２を通過した後に、出力信号ＳＯ
として出力される。従って、制御信号ＴＣ１乃至ＴＣ８
のうちで一つだけＨＩＧＨである信号の位置に応じて、
入力信号ＳＩが通過する遅延素子の段数が異なることに
なる。この位置によって、入力信号ＳＩをどの程度遅延
させるのかを制御することが出来る。
【００７１】シングルシフト方式のときには、制御信号
ＴＣ１乃至ＴＣ８のうちで１つだけＨＩＧＨである信号
の位置が、１つずつシフトされる。従って遅延素子１段
分ずつ遅延量を調整することが出来る。またマルチシフ
ト方式の場合には、制御信号ＴＣ１乃至ＴＣ８のうちで
１つだけＨＩＧＨである信号の位置が、２つずつシフト
される。従って遅延素子２段分ずつ遅延量を調整するこ
とが出来る。
ＴＣ１乃至ＴＣ８のうちで１つだけＨＩＧＨである信号
の位置が、１つずつシフトされる。従って遅延素子１段
分ずつ遅延量を調整することが出来る。またマルチシフ
ト方式の場合には、制御信号ＴＣ１乃至ＴＣ８のうちで
１つだけＨＩＧＨである信号の位置が、２つずつシフト
される。従って遅延素子２段分ずつ遅延量を調整するこ
とが出来る。
【００７２】なお上記実施例では、マルチシフト方式の
場合に遅延素子２段分ずつ遅延量を調整する構成とした
が、同様に一回のシフトの遅延量変化を３段分以上に設
定することも容易である。例えば３段分ずつ遅延量を変
化させる場合には、図８において、信号Ｎ１がグランド
に接続されたときに、信号Ｎ３及びＮ５が同時にグラン
ドに接続されるような回路構成とすればよい。また４段
分ずつ遅延量を変化させる場合には、信号Ｎ１がグラン
ドに接続されたときに、信号Ｎ３、Ｎ５、Ｎ７が同時に
グランドに接続されるような回路構成とすればよい。
場合に遅延素子２段分ずつ遅延量を調整する構成とした
が、同様に一回のシフトの遅延量変化を３段分以上に設
定することも容易である。例えば３段分ずつ遅延量を変
化させる場合には、図８において、信号Ｎ１がグランド
に接続されたときに、信号Ｎ３及びＮ５が同時にグラン
ドに接続されるような回路構成とすればよい。また４段
分ずつ遅延量を変化させる場合には、信号Ｎ１がグラン
ドに接続されたときに、信号Ｎ３、Ｎ５、Ｎ７が同時に
グランドに接続されるような回路構成とすればよい。
【００７３】以上、本発明を実施例に基づいて説明した
が、本発明は上述の実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で、自由に変形・変更が
可能なものである。
が、本発明は上述の実施例に限定されるものではなく、
特許請求の範囲に記載の範囲内で、自由に変形・変更が
可能なものである。
【００７４】
【発明の効果】請求項１記載の発明においては、タイミ
ング安定化回路を用いてクロック信号のタイミングを調
整する際に、第１の状態では遅延段数を１段ずつシフト
させ、第２の状態では遅延段数を複数段ずつシフトさせ
る。したがって第２の状態においては、大きなシフト量
で遅延量を調整して、タイミング（位相）調整にかかる
時間を短縮すると共に、第１の状態においては、従来通
りの精細なタイミング調整を行うことが出来る。
ング安定化回路を用いてクロック信号のタイミングを調
整する際に、第１の状態では遅延段数を１段ずつシフト
させ、第２の状態では遅延段数を複数段ずつシフトさせ
る。したがって第２の状態においては、大きなシフト量
で遅延量を調整して、タイミング（位相）調整にかかる
時間を短縮すると共に、第１の状態においては、従来通
りの精細なタイミング調整を行うことが出来る。
【００７５】請求項２記載の発明においては、半導体装
置の電源投入時及び／或いは動作モード切り替わり時
に、タイミング安定化回路を第２の状態に設定する。し
たがって、電源投入直後や動作モード切り替わり直後の
ようにクロック信号のタイミングが所望のタイミングよ
り大きくずれている場合に、所望のタイミングに合わせ
るまでの時間を短縮することが出来る。
置の電源投入時及び／或いは動作モード切り替わり時
に、タイミング安定化回路を第２の状態に設定する。し
たがって、電源投入直後や動作モード切り替わり直後の
ようにクロック信号のタイミングが所望のタイミングよ
り大きくずれている場合に、所望のタイミングに合わせ
るまでの時間を短縮することが出来る。
【００７６】請求項３記載の発明においては、遅延量が
所望の遅延量に充分に近づくと、タイミング安定化回路
を第１の状態に切り換えて遅延量を１段ずつシフトする
ので、確実にクロック信号を所望のタイミングに合わせ
ることが出来る。請求項４記載の発明においては、電源
投入検出回路によって半導体装置の電源投入を検出し
て、タイミング安定化回路を第２の状態に設定する。従
って、電源投入直後にクロック信号のタイミングが所望
のタイミングより大きくずれている場合に、所望のタイ
ミングに合わせるまでの時間を短縮することが出来る。
所望の遅延量に充分に近づくと、タイミング安定化回路
を第１の状態に切り換えて遅延量を１段ずつシフトする
ので、確実にクロック信号を所望のタイミングに合わせ
ることが出来る。請求項４記載の発明においては、電源
投入検出回路によって半導体装置の電源投入を検出し
て、タイミング安定化回路を第２の状態に設定する。従
って、電源投入直後にクロック信号のタイミングが所望
のタイミングより大きくずれている場合に、所望のタイ
ミングに合わせるまでの時間を短縮することが出来る。
【００７７】請求項５記載の発明においては、復帰検出
回路によって消費電力を低減したモードから通常動作モ
ードへの復帰を検出して、タイミング安定化回路を第２
の状態に設定する。従って、動作モード切り替わり直後
にクロック信号のタイミングが所望のタイミングより大
きくずれている場合に、所望のタイミングに合わせるま
での時間を短縮することが出来る。
回路によって消費電力を低減したモードから通常動作モ
ードへの復帰を検出して、タイミング安定化回路を第２
の状態に設定する。従って、動作モード切り替わり直後
にクロック信号のタイミングが所望のタイミングより大
きくずれている場合に、所望のタイミングに合わせるま
での時間を短縮することが出来る。
【００７８】請求項６記載の発明においては、ダミーと
して得られたクロック信号と入力クロック信号との位相
を比較して、この位相比較結果に応じて、第１の状態で
は遅延段数を１段ずつシフトさせ、第２の状態では遅延
段数を複数段ずつシフトさせる。このようにダミーとし
て得られたクロック信号のタイミングを調整すること
で、実際に用いるクロック信号を、確実に安定化させる
ことが出来る。
して得られたクロック信号と入力クロック信号との位相
を比較して、この位相比較結果に応じて、第１の状態で
は遅延段数を１段ずつシフトさせ、第２の状態では遅延
段数を複数段ずつシフトさせる。このようにダミーとし
て得られたクロック信号のタイミングを調整すること
で、実際に用いるクロック信号を、確実に安定化させる
ことが出来る。
【００７９】請求項７記載の発明においては、位相比較
結果に応じて遅延制御回路を第１の状態に切り換えるこ
とにより、確実にクロック信号を所望のタイミングに合
わせることが出来る。請求項８記載の発明においては、
位相比較結果がロックオン状態を示すか或いは前記遅延
量のシフト方向が逆転したことを示すと、遅延制御回路
を第１の状態に切り換えるので、確実にクロック信号を
所望のタイミングに合わせることが出来る。
結果に応じて遅延制御回路を第１の状態に切り換えるこ
とにより、確実にクロック信号を所望のタイミングに合
わせることが出来る。請求項８記載の発明においては、
位相比較結果がロックオン状態を示すか或いは前記遅延
量のシフト方向が逆転したことを示すと、遅延制御回路
を第１の状態に切り換えるので、確実にクロック信号を
所望のタイミングに合わせることが出来る。
【図１】本発明によるＤＬＬ回路を用いてデータ出力タ
イミングを調整する半導体装置の構成図である。
イミングを調整する半導体装置の構成図である。
【図２】切り換え信号Ｋを生成する切り換え信号生成回
路１９の構成を示す構成図である。
路１９の構成を示す構成図である。
【図３】位相比較回路１４の構成を示す構成図である。
【図４】位相比較部２５の回路構成を示す回路図であ
る。
る。
【図５】遅延制御切り換え回路部２６の回路構成を示す
回路図である。
回路図である。
【図６】遅延制御切り換え回路部２６の動作を示すタイ
ミングチャートである。
ミングチャートである。
【図７】遅延制御回路１５の回路構成の一部を示す回路
図である。
図である。
【図８】遅延制御回路１５の回路構成の残りの部分を示
す回路図である。
す回路図である。
【図９】可変遅延回路の回路構成を示す回路図である。
【図１０】ＤＬＬ回路を用いてデータ出力タイミングを
調整する回路の構成図である。
調整する回路の構成図である。
１１ 入力回路
１２ 可変遅延回路
１３ 出力回路
１４ 位相比較回路
１５ 遅延制御回路
１６ ダミー可変遅延回路
１７ ダミー出力回路
１８ ダミー入力回路
１９ 切り換え信号生成回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−321753（ＪＰ，Ａ)
特開 平８−316827（ＪＰ，Ａ)
特開 平８−237091（ＪＰ，Ａ)
特開 平11−205129（ＪＰ，Ａ)
特開 昭63−90912（ＪＰ，Ａ)
特開 平７−154381（ＪＰ，Ａ)
特開 平９−289436（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/135
H03L 7/00
Claims (8)
- 【請求項１】遅延段数を変化させることで入力クロック
信号の遅延量を調整して遅延クロック信号を生成する可
変遅延回路と、 該可変遅延回路の該遅延段数を第１の状態では１段ずつ
シフトさせ第２の状態では複数段ずつシフトさせて該遅
延量を制御することで該遅延クロック信号のタイミング
を所望のタイミングに安定化させるタイミング安定化回
路を含むことを特徴とする半導体装置。 - 【請求項２】前記タイミング安定化回路は、前記半導体
装置への電源投入と該半導体装置の動作モード切り替わ
りとの少なくとも一方に応答して、第２の状態に設定さ
れることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記タイミング安定化回路は、前記第２の
状態で前記遅延段数を複数段ずつシフトさせて前記遅延
量が所望の遅延量に十分近づくと、前記第１の状態に切
り換えられることを特徴とする請求項２記載の半導体装
置。 - 【請求項４】前記電源投入を検出する電源投入検出回路
を更に含み、前記タイミング安定化回路は該電源投入検
出回路からの信号に応じて前記第２の状態に設定される
ことを特徴とする請求項２記載の半導体装置。 - 【請求項５】消費電力を低減したモードから通常動作モ
ードへの復帰を検出する復帰検出回路を更に含み、前記
タイミング安定化回路は該復帰検出回路からの信号に応
じて前記第２の状態に設定されることを特徴とする請求
項２記載の半導体装置。 - 【請求項６】前記タイミング安定化回路は、 前記可変遅延回路と同一の遅延量に設定されるダミー可
変遅延回路と、 該ダミー可変遅延回路からのクロック信号を遅延させる
ダミー回路と、 該ダミー回路から出力されるクロック信号と前記入力ク
ロック信号との位相を比較する位相比較回路と、 該位相比較回路の位相比較結果に応じて該ダミー可変遅
延回路及び該可変遅延回路の遅延段数を前記第１の状態
では１段ずつシフトさせ前記第２の状態では複数段ずつ
シフトさせることで前記遅延量を制御する遅延制御回路
を含むことを特徴とする請求項３記載の半導体装置。 - 【請求項７】前記タイミング安定化回路は、前記半導体
装置への電源投入と該半導体装置の動作モード切り替わ
りとの少なくとも一方に応答して前記遅延制御回路を前
記第２の状態に設定し、前記位相比較回路の位相比較結
果に応じて該遅延制御回路を前記第１の状態に設定する
遅延制御切り換え回路を更に含むことを特徴とする請求
項６記載の半導体装置。 - 【請求項８】前記遅延制御切り換え回路は、前記位相比
較回路の位相比較結果がロックオン状態を示すか或いは
前記遅延量のシフト方向が逆転したことを示すと、前記
遅延制御回路を第１の状態に設定することを特徴とする
請求項７記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09738398A JP3526208B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体装置 |
| US09/137,101 US6088255A (en) | 1998-03-20 | 1998-08-20 | Semiconductor device with prompt timing stabilization |
| KR1019980035093A KR100321222B1 (ko) | 1998-03-20 | 1998-08-28 | 신속한타이밍안정화기능을가진반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09738398A JP3526208B2 (ja) | 1998-04-09 | 1998-04-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298307A JPH11298307A (ja) | 1999-10-29 |
| JP3526208B2 true JP3526208B2 (ja) | 2004-05-10 |
Family
ID=14190998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09738398A Expired - Fee Related JP3526208B2 (ja) | 1998-03-20 | 1998-04-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3526208B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100446291B1 (ko) * | 2001-11-07 | 2004-09-01 | 삼성전자주식회사 | 카스 레이턴시를 이용하여 락킹 레졸루션 조절이 가능한지연동기 루프 회로 |
| JP2006245977A (ja) * | 2005-03-03 | 2006-09-14 | Fuji Xerox Co Ltd | パルス信号再生装置 |
| KR100815185B1 (ko) * | 2005-09-29 | 2008-03-19 | 주식회사 하이닉스반도체 | 동기식 반도체 메모리 소자의 지연고정루프 및 그 구동방법 |
| JP5158764B2 (ja) * | 2007-09-27 | 2013-03-06 | 川崎マイクロエレクトロニクス株式会社 | 位相シフト方法および回路 |
| JP5198166B2 (ja) * | 2008-06-27 | 2013-05-15 | 富士通セミコンダクター株式会社 | デジタルｄｌｌ回路及び半導体装置 |
-
1998
- 1998-04-09 JP JP09738398A patent/JP3526208B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11298307A (ja) | 1999-10-29 |
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