JP5198166B2 - デジタルｄｌｌ回路及び半導体装置 - Google Patents

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Description

この発明は、外部クロック信号の位相を遅延させて内部クロック信号を生成するデジタルＤＬＬ（Delay Locked Loop）回路に関するものである。詳しくは、外部クロック回路から１／４周期遅延した内部クロック信号を生成し、その内部クロック信号のジッターを低減するようにしたデジタルＤＬＬ回路に関するものである。
図４は、デジタルＤＬＬ回路の基本原理を示す。デジタルＤＬＬ回路は、位相判定部１と位相調整部２とで構成される。位相判定部１は、直列に多数段接続されたバッファ回路（遅延素子）３と各バッファ回路３の入出力端子間に接続されるスイッチ回路４とで構成される遅延生成部１３と、段数制御部５と、判定回路６を備えている。
各スイッチ回路４は、段数制御部５から出力される選択信号ＳＬａ０〜ＳＬａｎによりそれぞれ開閉制御され、直列に接続されるバッファ回路３の段数が選択される。
初段のバッファ回路３には外部クロック信号ＣＬＫが入力され、終段のバッファ回路３あるいは終段のスイッチ回路４から出力されるクロック信号ＣＬＫ−Ｄは判定回路６に入力される。また、判定回路６には外部クロック信号ＣＬＫが入力される。
判定回路６は、外部クロック信号ＣＬＫとクロック信号ＣＬＫ−Ｄの位相を比較し、クロック信号ＣＬＫ−Ｄの位相が外部クロック信号ＣＬＫに対し１周期分遅延するように段数制御部５に位相調整信号ＰＣを出力する。
図５に示すように、外部クロック信号ＣＬＫに対しクロック信号ＣＬＫ−Ｄ１の位相差が１周期に満たない場合には、段数制御部５は位相調整信号ＰＣに基づいてスイッチ回路４を開閉制御して直列に接続されるバッファ回路３の段数を増加させ、クロック信号ＣＬＫ−Ｄ１の遅延時間を増大させるように動作する。
また、外部クロック信号ＣＬＫに対しクロック信号ＣＬＫ−Ｄ３の位相差が１周期を超える場合には、段数制御部５は位相調整信号ＰＣに基づいてバッファ回路３の段数を減少させて、クロック信号ＣＬＫ−Ｄ３の遅延時間を減少させるように動作する。
このような動作により、クロック信号ＣＬＫ−Ｄは外部クロック信号ＣＬＫに対し１周期分遅延するクロック信号ＣＬＫ−Ｄ２に収束する。
段数制御部５では、選択信号ＳＬａ０〜ＳＬａｎから、PHASE SETで設定する位相量に応じて選択信号ＳＬｂ０〜ＳＬｂｎを出力する。選択信号ＳＬａ０〜ＳＬａｎから選択信号ＳＬｂ０〜ＳＬｂｎへの変換は、１／４周期に対する比率を乗算することにより得られる。
位相調整部２は、直列に接続された多数段のバッファ回路７で構成され、各バッファ回路７の入出力端子間にはスイッチ回路８がそれぞれ接続されている。そして、各スイッチ回路８は段数制御部５から出力される選択信号ＳＬｂ０〜ＳＬｂｎによりそれぞれ開閉制御される。
そして、初段のバッファ回路７に前記外部クロック信号ＣＬＫと同一周波数のクロック信号である入力信号ＩＮが入力され、終段のバッファ回路７あるいは終段のスイッチ回路８から出力信号ＯＵＴが出力される。入力信号ＩＮと外部クロック信号ＣＬＫの位相は、必ずしも一致している必要はない。
この位相調整部２は、入力信号ＩＮから設定位相量遅延した出力信号ＯＵＴを生成する。すなわち、このデジタルＤＬＬ回路は、入力信号ＩＮから設定位相量遅延した出力信号ＯＵＴを必要とする内部回路とともにチップ上に搭載される。段数制御部５で選択信号ＳＬｂ０〜ＳＬｂｎに選択信号ＳＬａ０〜ＳＬａｎを変換なしで出力した場合、１／４周期の遅延となる。この基本の場合の動作について説明する。
そして、段数制御部５では位相調整部２のバッファ回路７の接続段数が位相判定部のバッファ回路３の接続段数の１／４とする選択信号ＳＬｂ０〜ＳＬｂｎを各バッファ回路７に出力する。従って、位相調整部２を構成する全バッファ回路７の段数は、位相判定部１のバッファ回路３の段数の１／４でよい。
このような構成により、位相調整部２では入力信号ＩＮから１／４周期分遅延した出力信号ＯＵＴが生成されて出力される。
図６は、位相判定部１の遅延生成部１３の具体的構成を示す。遅延生成部１３は、４つのブロックＢ１〜Ｂ４が直列に接続され、各ブロックＢ１〜Ｂ３はアドレス０〜６３の６４個のバッファ回路９が直列に接続され、ブロックＢ４はアドレス０のバッファ回路が設けられず、アドレス１〜６３の６３個のバッファ回路９が直列に接続されている。従って、遅延生成部１３は全部で２５５個のバッファ回路９が直列に接続され、ブロックＢ１の初段のバッファ回路９に外部クロック信号ＣＬＫが入力され、ブロックＢ４の終段のバッファ回路９から遅延したクロック信号ＣＬＫ−Ｄが判定回路６に出力される。
各バッファ回路９にはそれぞれスイッチ回路１０が並列に接続されている。そして、各ブロックＢ１〜Ｂ４では、アドレス１〜６３の同一アドレスのスイッチ回路１０は段数制御部５から出力される共通の選択信号ＳＬ１〜ＳＬ６３により開閉制御される。
また、各ブロックＢ１〜Ｂ３のアドレス０のバッファ回路９は、選択信号ＳＬ０ａ〜ＳＬ０ｃでそれぞれ独立して開閉制御される。
選択信号ＳＬ０ａ〜ＳＬ０ｃ、ＳＬ１〜ＳＬ６３は、判定回路６から出力される８ビットの位相調整信号ＰＣをデコードして生成される。そして、選択信号ＳＬ０ａ〜ＳＬ０ｃは位相調整信号ＰＣの下位２ビットから生成され、選択信号ＳＬ１〜ＳＬ６３は位相調整信号ＰＣの上位６ビットから生成される。
このように構成された遅延生成部１３では、位相調整信号ＰＣの上位６ビットの信号で各ブロックＢ１〜Ｂ４のアドレス１〜６３のスイッチ回路１０を開閉制御することにより、直列に接続されるバッファ回路９の段数が４段刻みで調整される。また、位相調整信号ＰＣの下位２ビットの信号で各ブロックＢ１〜Ｂ３のアドレス０のスイッチ回路１０をそれぞれ開閉制御することにより、直列に接続されるバッファ回路９の段数が０段から３段までの範囲で１段刻みで調整される。
従って、位相調整信号ＰＣにより直列に接続されるバッファ回路９の段数が１段〜２５５段の間において１段刻みで調整される。
図７は、位相調整部２の具体的構成を示す。位相調整部２は位相判定部１のバッファ回路９と同一の遅延時間を備えたバッファ回路１１が直列に６３個接続され、各バッファ回路１１にそれぞれスイッチ回路１２が並列に接続されている。そして、初段のバッファ回路１１に入力信号ＩＮが入力され、終段のバッファ回路１１あるいはスイッチ回路１２から出力信号ＯＵＴが出力される。
各スイッチ回路１２には段数制御部５から出力される選択信号ＳＬ１〜ＳＬ６３が入力される。従って、位相調整部２のバッファ回路１１は、位相判定部１の各ブロックＢ１〜Ｂ４のアドレス１〜６３のバッファ回路９と同様に動作する。
このような構成により、直列に接続されるバッファ回路１１の段数は、遅延生成部１３の各ブロックＢ１〜Ｂ４で選択されるバッファ回路９の段数と同一となる。従って、位相判定部１で外部クロック信号ＣＬＫとブロックＢ４から出力されるクロック信号ＣＬＫ−Ｄとの位相差が１周期に調整されると、位相調整部２では入力信号ＩＮに対しほぼ１／４周期遅延した出力信号ＯＵＴが生成される。
特開平９−２３８０７２号公報 特開平１１−３１６６１８号公報 特開平１１−７４７８３号公報 特開平１１−２０５１３１号公報
上記のようなデジタルＤＬＬ回路では、段数制御部５に入力される位相調整信号ＰＣの上位６ビットをデコードした選択信号ＳＬ１〜ＳＬ６３で位相調整部２のバッファ回路１１の段数を選択するので、位相判定部１で１周期の遅延が設定されれば、位相調整部２ではほぼ１／４周期の遅延を設定可能である。
しかし、位相調整部２では位相調整信号ＰＣの下位２ビットによる位相判定部１でのバッファ回路９の段数調整動作が反映されないので、選択信号ＳＬ１〜ＳＬ６３により位相調整部２で直列に接続されるバッファ回路１１の段数は、位相判定部１で直列に接続されるバッファ回路９の段数の１／４とならないこともある。
従って、入力信号ＩＮに対する出力信号ＯＵＴの位相差を正確に１／４周期とすることができず、このような出力信号ＯＵＴでのジッターの発生を低減することができないという問題点がある。
特許文献１に記載されたデジタルＰＬＬ回路には、ディレイ可変回路のディレイ値を、インバータ回路の接続段数と負荷容量値の変更により調整して、ジッターを低減可能とした出力信号を出力する構成が開示されている。
特許文献２には、低精度の位相調整回路と高精度の位相調整回路とを備え、これらを階層的に動作させるＤＬＬ回路が開示されている。また、高精度の位相調整回路では、負荷容量の変更により位相を調整する構成が開示されている。
特許文献３には、遅延ラインを構成する複数段のインバータ回路に接続するコンデンサの容量値を、シフトレジスタの出力信号に基づいて微調整可能とした内部クロック信号発生回路が開示されている。
特許文献４には、遅延素子制御回路から出力されるデジタル制御信号に基づいて発振器に設けられた遅延素子を制御して、刻み幅の細かな遅延値を設定可能としたデジタルＰＬＬ回路が開示されている。
この発明の目的は、クロック信号を１周期遅延させるための遅延素子の段数を選択する位相判定部と、位相判定部で選択した遅延素子の段数に基づいて、クロック信号を１／２ｎ周期遅延させた出力信号を生成する位相調整部とを備えたデジタルＤＬＬ回路において、位相調整部の出力信号のジッターを低減することにある。
上記目的は、複数段の第１固定遅延素子が直列に接続されたブロックを２ ｎ 個有し、前記２ ｎ 個のブロックが直列に接続され、クロック信号が入力される遅延生成部と、前記クロック信号と前記遅延生成部の出力信号を比較して、前記出力信号を前記クロック信号に対して前記クロック信号の１周期分遅延させるように前記第１固定遅延素子の直列接続段数を判定し、複数ビットの位相調整信号を出力する判定回路と、前記位相調整信号に基づいて、前記遅延生成部の前記第１固定遅延素子の直列接続段数を選択する選択信号を生成する段数制御部と、複数段の第２固定遅延素子を含む遅延素子列と、前記第２固定遅延素子の１段当たりの遅延時間の１／２ ｎ 刻みで調整する可変遅延部とを有し、前記選択信号に基づいて入力信号を遅延させる位相調整部と、を備え、前記段数制御部は、前記位相調整信号の下位ｎビットを除く上位ビットの信号から生成する第一の選択信号に基づいて前記遅延生成部の前記各ブロックの第１固定遅延素子を２ ｎ 段刻みで選択し、前記位相調整信号の下位ｎビットの信号から生成する第二の選択信号に基づいて前記第１固定遅延素子を１段刻みで選択して、前記第１固定遅延素子の直列接続段数を選択し、前記位相調整部は、前記第一の選択信号に基づいて前記第２固定遅延素子の直列接続段数を選択し、前記第二の選択信号に基づいて前記可変遅延部の遅延時間を選択して、前記入力信号を遅延させるデジタルＤＬＬ回路により達成される。
開示されたデジタルＤＬＬ回路では、出力信号のジッターを低減することができる。
以下、この発明を具体化したデジタルＤＬＬ回路の一実施の形態を図面に従って説明する。前記従来例と同一構成部分は、同一符号を付して説明する。
図１に示すデジタルＤＬＬ回路は、位相判定部１の遅延生成部１３及び判定回路６に外部クロック信号ＣＬＫが入力される。遅延生成部１３は、図６に示す構成と同一であり、外部クロック信号ＣＬＫを遅延させたクロック信号ＣＬＫ−Ｄを生成して判定回路６に出力する。
判定回路６は、外部クロック信号ＣＬＫとクロック信号ＣＬＫ−Ｄの位相を比較し、クロック信号ＣＬＫ−Ｄの位相が外部クロック信号ＣＬＫに対し１周期分遅延するように段数制御部５に８ビットの位相調整信号ＰＣを出力する。
段数制御部５は、位相調整信号ＰＣの下位２ビットに基づいて選択信号ＳＬ０ａｘ〜ＳＬ０ｃｘを生成し、上位６ビットに基づいて選択信号ＳＬ１〜ＳＬ６３を生成して前記遅延生成部１３に出力する。
このような構成により、位相判定部１は前記従来例と同様に動作し、外部クロック信号ＣＬＫに対し、遅延生成部１３から出力されるクロック信号ＣＬＫ−Ｄが１周期遅延するような選択信号ＳＬ０ａ〜ＳＬ０ｃ（第二の選択信号），ＳＬ１〜ＳＬ６３（第一の選択信号）が生成される。
また、段数制御部５は選択信号ＳＬ１〜ＳＬ６３に基づいて選択信号ＳＬ１ｘ〜ＳＬ６２ｘを生成して位相調整部２１に出力する。この選択信号ＳＬ１ｘ〜ＳＬ６２ｘは、選択信号ＳＬ１〜ＳＬ６３より１段少ないバッファ回路を選択する信号として位相調整部２１に出力される。また、位相調整部２１には選択信号ＳＬ０ａｘ〜ＳＬ０ｃｘも出力される。
前記位相調整部２１は、前記選択信号ＳＬ０ａｘ〜ＳＬ０ｃｘで可変遅延部２６ｅの遅延時間を選択する制御信号ｇ１〜ｇ３を生成する遅延時間制御部３５と、前記選択信号ＳＬ０ａｘ〜ＳＬ０ｃｘ，ＳＬ１ｘ〜ＳＬ６３ｘで、前記入力信号を遅延させた出力信号を生成する出力信号生成部３６とを備えている。その位相調整部２１の具体的構成を図２に従って説明する。
前記位相調整部２１には、８段のバッファ回路２２ａ〜２２ｈが直列に接続されて固定遅延素子列２３が設けられ、初段のバッファ回路２２ａに比較用信号Ａが入力される。この比較用信号Ａは、外部クロック信号ＣＬＫでもよいが、外部クロック信号ＣＬＫとは位相あるいは周波数が異なる信号でもよい。
前記バッファ回路２２ａ〜２２ｈの４段目のバッファ回路２２ｄと、５段目のバッファ回路２２ｅと、６段目のバッファ回路２２ｆと、７段目のバッファ回路２２ｇの出力信号Ｄ１〜Ｄ４はセレクタ２４に入力される。
前記セレクタ２４にはキャリブレーション制御部３１からイネーブル信号ＥＮ１〜ＥＮ４が入力され、そのイネーブル信号ＥＮ１〜ＥＮ４に基づいて各バッファ回路２２ｄ〜２２ｇの出力信号Ｄ１〜Ｄ４のいずれかが選択されて、比較回路２５に出力される。
前記比較用信号Ａは、４段の可変遅延部（可変遅延素子）２６ａ〜２６ｄが直列に接続された可変遅延素子列２７の初段の可変遅延部２６ａに入力され、終段の可変遅延部２６ｄの出力信号ＤＶが前記比較回路２５に出力される。
前記可変遅延部２６ａ〜２６ｄは同一構成であるので、可変遅延部２６ａについてその具体的構成を図３に従って説明する。可変遅延部２６ａは、前記比較用信号Ａがバッファ回路２８に入力され、バッファ回路２８の出力端子には３個のＮチャネルＭＯＳトランジスタＴｎ１〜Ｔｎ３のドレインが接続され、各トランジスタＴｎ１〜Ｔｎ３のソースとグランドＧＮＤとの間には容量Ｃ１〜Ｃ３がそれぞれ接続されている。前記バッファ回路２８の単独の動作遅延時間は、前記固定遅延素子列２３を構成する各バッファ回路２２ａ〜２２ｈの動作遅延時間と等しい値に設定されている。
各トランジスタＴｎ１〜Ｔｎ３のゲートには、セレクタ２９から出力される制御信号ｇ１〜ｇ３がそれぞれ入力される。そして、各トランジスタＴｎ１〜Ｔｎ３をスイッチとして動作させることにより、バッファ回路２８の出力端子に接続する容量Ｃ１〜Ｃ３を選択可能となっている。
各容量Ｃ１〜Ｃ３の容量値は、容量Ｃ１〜Ｃ３のうち一つの容量がバッファ回路２８の出力端子に接続されたとき、バッファ回路２８の動作遅延時間は固定遅延素子列２３を構成する各バッファ回路の１．２５倍となるように設定されている。
容量Ｃ１〜Ｃ３のうち二つの容量がバッファ回路２８の出力端子に接続されたとき、バッファ回路２８の動作遅延時間は固定遅延素子列２３を構成する各バッファ回路の１．５倍となるように設定されている。
また、容量Ｃ１〜Ｃ３のすべてがバッファ回路２８の出力端子に接続されたとき、バッファ回路２８の動作遅延時間は固定遅延素子列２３を構成する各バッファ回路の１．７５倍となるように設定されている。
そして、各可変遅延部２６ａ〜２６ｂには同一の制御信号ｇ１〜ｇ３がそれぞれ入力され、各可変遅延部２６ａ〜２６ｂの遅延時間は常に同一となるように制御される。
前記比較回路２５は、セレクタ２４から出力される信号、すなわちバッファ回路２２ｄ〜２２ｇの出力信号Ｄ１〜Ｄ４のいずれかと可変遅延素子列２７の可変遅延部２６ｄの出力信号ＤＶとの位相を比較し、その比較結果に基づいて前記制御信号ｇ１〜ｇ３を生成して第一〜第四のレジスタ３０ａ〜３０ｄに出力する。
この制御信号ｇ１〜ｇ３は、セレクタ２４の出力信号の位相が可変遅延素子列２７の出力信号ＤＶの位相より進んでいる場合には、各可変遅延部２６ａ〜２６ｂの遅延時間を短縮する信号として生成される。また、セレクタ２４の出力信号の位相が可変遅延素子列２７の出力信号ＤＶの位相より遅れている場合には、各可変遅延部２６ａ〜２６ｂの遅延時間を伸張させる信号として生成される。
前記第一〜第四のレジスタ３０ａ〜３０ｄには、キャリブレーション制御部３１から出力されるイネーブル信号ＥＮ１〜ＥＮ４が入力される。そして、第一のレジスタ３０ａはイネーブル信号ＥＮ１の入力に基づいて活性化されて、前記比較回路２５から出力される制御信号ｇ１〜ｇ３を格納可能となる。
第二のレジスタ３０ｂはイネーブル信号ＥＮ２の入力に基づいて活性化されて、前記比較回路２５から出力される制御信号ｇ１〜ｇ３を格納可能となる。第三のレジスタ３０ｃはイネーブル信号ＥＮ３の入力に基づいて活性化されて、前記比較回路２５から出力される制御信号ｇ１〜ｇ３を格納可能となる。また、第四のレジスタ３０ｂはイネーブル信号ＥＮ４の入力に基づいて活性化されて、前記比較回路２５から出力される制御信号ｇ１〜ｇ３を格納可能となる。
前記第一〜第四のレジスタ３０ａ〜３０ｄに保持された制御信号ｇ１〜ｇ３は、前記セレクタ２９に出力される。セレクタ２９には前記イネーブル信号ＥＮ１〜ＥＮ４が入力される。そして、セレクタ２９はイネーブル信号ＥＮ１が入力されると、第一のレジスタ３０ａに保持された制御信号ｇ１〜ｇ３を各可変遅延部２６ａ〜２６ｄに出力し、イネーブル信号ＥＮ２が入力されると、第二のレジスタ３０ｂに保持された制御信号ｇ１〜ｇ３を各可変遅延部２６ａ〜２６ｄに出力する。
また、イネーブル信号ＥＮ３が入力されると、第三のレジスタ３０ｃに保持された制御信号ｇ１〜ｇ３を各可変遅延部２６ａ〜２６ｄに出力し、イネーブル信号ＥＮ４が入力されると、第四のレジスタ３０ｄに保持された制御信号ｇ１〜ｇ３を各可変遅延部２６ａ〜２６ｄに出力する。
キャリブレーション制御部３１から出力されるイネーブル信号ＥＮ１〜ＥＮ４は、前記セレクタ２４にも出力される。セレクタ２４は、イネーブル信号ＥＮ１が入力されると、バッファ回路２２ｄの出力信号Ｄ１を選択して前記比較回路２５に出力する。イネーブル信号ＥＮ２が入力されると、バッファ回路２２ｅの出力信号Ｄ２を選択して前記比較回路２５に出力する。
また、イネーブル信号ＥＮ３が入力されると、バッファ回路２２ｆの出力信号Ｄ３を選択して前記比較回路２５に出力し、イネーブル信号ＥＮ４が入力されると、バッファ回路２２ｇの出力信号Ｄ４を選択して前記比較回路２５に出力する。
前記キャリブレーション制御部３１は、このデジタルＤＬＬ回路の起動時に、例えばイネーブル信号ＥＮ１〜ＥＮ４を一定時間毎、すなわちセレクタ２４の出力信号と可変遅延素子列２７の出力信号ＤＶの位相が揃うまでの時間毎に順次切り替える動作を行う。
キャリブレーション制御部３１からイネーブル信号ＥＮ１が出力されると、バッファ回路２２ｄの出力信号Ｄ１がセレクタ２４から比較回路２５に出力される。また、イネーブル信号ＥＮ１により比較回路２５から出力される制御信号ｇ１〜ｇ３は第一のレジスタ３０ａに格納され、第一のレジスタ３０ａに保持された制御信号ｇ１〜ｇ３がセレクタ２９から各可変遅延部２６ａ〜２６ｄに出力される。
そして、比較回路２５は固定遅延素子列２３のバッファ回路２２ｄの出力信号Ｄ１と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように制御信号ｇ１〜ｇ３を調整し、その制御信号ｇ１〜ｇ３が第一のレジスタ３０ａに格納され、セレクタ２９を介して各可変遅延部２６ａ〜２６ｄに出力される。
このような動作により、バッファ回路２２ｄの出力信号Ｄ１と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように収束する。このとき、固定遅延素子列２３の４段のバッファ回路２２ａ〜２２ｄの遅延時間と可変遅延素子列２７の４段の可変遅延部２６ａ〜２６ｄの遅延時間が一致するように制御される。
すなわち、制御信号ｇ１〜ｇ３により各可変遅延部２６ａ〜２６ｄのトランジスタＴｎ１〜Ｔｎ３はすべてオフされ、各バッファ回路２２ａ〜２２ｄの１段毎の遅延時間と各可変遅延部２６ａ〜２６ｄの１段毎の遅延時間の比が１：１となる。そして、イネーブル信号ＥＮ１の入力が停止されると、このときの制御信号ｇ１〜ｇ３が第一のレジスタ３０ａに保持される。
キャリブレーション制御部３１からイネーブル信号ＥＮ２が出力されると、バッファ回路２２ｅの出力信号Ｄ２がセレクタ２４から比較回路２５に出力される。また、イネーブル信号ＥＮ２により比較回路２５から出力される制御信号ｇ１〜ｇ３は第二のレジスタ３０ｂに格納され、第二のレジスタ３０ｂに保持された制御信号ｇ１〜ｇ３がセレクタ２９から各可変遅延部２６ａ〜２６ｄに出力される。
そして、比較回路２５は固定遅延素子列２３のバッファ回路２２ｅの出力信号Ｄ２と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように制御信号ｇ１〜ｇ３を調整し、その制御信号ｇ１〜ｇ３が第二のレジスタ３０ｂに格納され、セレクタ２９を介して各可変遅延部２６ａ〜２６ｄに出力される。
このような動作により、バッファ回路２２ｅの出力信号Ｄ２と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように収束する。このとき、固定遅延素子列２３の５段のバッファ回路２２ａ〜２２ｅの遅延時間と可変遅延素子列２７の４段の可変遅延部２６ａ〜２６ｄの遅延時間が一致するように制御される。
すなわち、制御信号ｇ１〜ｇ３により各可変遅延部２６ａ〜２６ｄのトランジスタＴｎ１がオンされ、各バッファ回路２２ａ〜２２ｅの１段毎の遅延時間と各可変遅延部２６ａ〜２６ｄの１段毎の遅延時間の比が１：１．２５となる。そして、イネーブル信号ＥＮ２の入力が停止されると、このときの制御信号ｇ１〜ｇ３が第二のレジスタ３０ｂに保持される。
キャリブレーション制御部３１からイネーブル信号ＥＮ３が出力されると、バッファ回路２２ｆの出力信号Ｄ３がセレクタ２４から比較回路２５に出力される。また、イネーブル信号ＥＮ３により比較回路２５から出力される制御信号ｇ１〜ｇ３は第三のレジスタ３０ｃに格納され、第三のレジスタ３０ｃに保持された制御信号ｇ１〜ｇ３がセレクタ２９から各可変遅延部２６ａ〜２６ｄに出力される。
そして、比較回路２５は固定遅延素子列２３のバッファ回路２２ｆの出力信号Ｄ３と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように制御信号ｇ１〜ｇ３を調整し、その制御信号ｇ１〜ｇ３が第三のレジスタ３０ｃに格納され、セレクタ２９を介して各可変遅延部２６ａ〜２６ｄに出力される。
このような動作により、バッファ回路２２ｆの出力信号Ｄ３と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように収束する。このとき、固定遅延素子列２３の６段のバッファ回路２２ａ〜２２ｆの遅延時間と可変遅延素子列２７の４段の可変遅延部２６ａ〜２６ｄの遅延時間が一致するように制御される。
すなわち、制御信号ｇ１〜ｇ３により各可変遅延部２６ａ〜２６ｄのトランジスタＴｎ１，Ｔｎ２がオンされ、各バッファ回路２２ａ〜２２ｆの１段毎の遅延時間と各可変遅延部２６ａ〜２６ｄの１段毎の遅延時間の比が１：１．５となる。そして、イネーブル信号ＥＮ３の入力が停止されると、このときの制御信号ｇ１〜ｇ３が第三のレジスタ３０ｃに保持される。
キャリブレーション制御部３１からイネーブル信号ＥＮ４が出力されると、バッファ回路２２ｇの出力信号Ｄ４がセレクタ２４から比較回路２５に出力される。また、イネーブル信号ＥＮ４により比較回路２５から出力される制御信号ｇ１〜ｇ３は第四のレジスタ３０ｄに格納され、第四のレジスタ３０ｄに保持された制御信号ｇ１〜ｇ３がセレクタ２９から各可変遅延部２６ａ〜２６ｄに出力される。
そして、比較回路２５は固定遅延素子列２３のバッファ回路２２ｇの出力信号Ｄ４と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように制御信号ｇ１〜ｇ３を調整し、その制御信号ｇ１〜ｇ３が第四のレジスタ３０ｄに格納され、セレクタ２９を介して各可変遅延部２６ａ〜２６ｄに出力される。
このような動作により、バッファ回路２２ｇの出力信号Ｄ４と、可変遅延素子列２７の出力信号ＤＶとの位相が揃うように収束する。このとき、固定遅延素子列２３の７段のバッファ回路２２ａ〜２２ｇの遅延時間と可変遅延素子列２７の４段の可変遅延部２６ａ〜２６ｄの遅延時間が一致するように制御される。
すなわち、制御信号ｇ１〜ｇ３により各可変遅延部２６ａ〜２６ｄのトランジスタＴｎ１〜Ｔｎ３がオンされ、各バッファ回路２２ａ〜２２ｇの１段毎の遅延時間と各可変遅延部２６ａ〜２６ｄの１段毎の遅延時間の比が１：１．７５となる。そして、イネーブル信号ＥＮ４の入力が停止されると、このときの制御信号ｇ１〜ｇ３が第四のレジスタ３０ｄに保持される。
上記のようなキャリブレーション制御部３１の動作に基づいて前記第一〜第四のレジスタ３０ａ〜３０ｄにそれぞれ保持された制御信号ｇ１〜ｇ３は、セレクタ３２に出力される。セレクタ３２には、前記段数制御部５から出力される選択信号ＳＬ０ａ〜ＳＬ０ｃが入力される。そして、セレクタ３２は選択信号ＳＬ０ａ〜ＳＬ０ｃに基づいて第一〜第四のレジスタ３０ａ〜３０ｄにそれぞれ保持された制御信号ｇ１〜ｇ３のいずれかを選択して出力する。
選択信号ＳＬ０ａ〜ＳＬ０ｃがすべてＨレベルとなるとき、すなわち遅延生成部１３のブロックＢ１〜Ｂ３のアドレス０のスイッチ回路８がすべてオンされるとき、セレクタ３２は第一のレジスタ３０ａに保持されている制御信号ｇ１〜ｇ３を選択して出力する。
選択信号ＳＬ０ａ〜ＳＬ０ｃのうち２つがＨレベルとなるとき、すなわち遅延生成部１３のブロックＢ１〜Ｂ３のアドレス０のスイッチ回路８のうち２つがオンされるとき、セレクタ３２は第二のレジスタ３０ｂに保持されている制御信号ｇ１〜ｇ３を選択して出力する。
選択信号ＳＬ０ａ〜ＳＬ０ｃのうち１つがＨレベルとなるとき、すなわち遅延生成部１３のブロックＢ１〜Ｂ３のアドレス０のスイッチ回路８のうち１つがオンされるとき、セレクタ３２は第三のレジスタ３０ｃに保持されている制御信号ｇ１〜ｇ３を選択して出力する。
選択信号ＳＬ０ａ〜ＳＬ０ｃがすべてＬレベルとなるとき、すなわち遅延生成部１３のブロックＢ１〜Ｂ３のアドレス０のスイッチ回路８がすべてオフされるとき、セレクタ３２は第四のレジスタ３０ｄに保持されている制御信号ｇ１〜ｇ３を選択して出力する。
前記セレクタ３２から出力される制御信号ｇ１〜ｇ３は、可変遅延部２６ｅに入力される。可変遅延部２６ｅは、前記可変遅延部２６ａ〜２６ｄと同様な構成であるが、制御信号ｇ１〜ｇ３で制御される遅延時間は、遅延生成部１３のバッファ回路９の１倍、１．２５倍、１．５倍、１．７５倍のいずれかとなるように設定されている。
すなわち、第一のレジスタ３０ａに保持されている制御信号ｇ１〜ｇ３が入力されると、可変遅延部２６ｅの遅延時間は前記遅延生成部１３のバッファ回路９の１段分の遅延時間となる。
また、第二のレジスタ３０ｂに保持されている制御信号ｇ１〜ｇ３が入力されると、可変遅延部２６ｅの遅延時間は前記バッファ回路９の１．２５段分の遅延時間となる。
また、第三のレジスタ３０ｃに保持されている制御信号ｇ１〜ｇ３が入力されると、可変遅延部２６ｅの遅延時間は前記バッファ回路９の１．５段分の遅延時間となる。
また、第四のレジスタ３０ｄに保持されている制御信号ｇ１〜ｇ３が入力されると、可変遅延部２６ｅの遅延時間は前記バッファ回路９の１．７５段分の遅延時間となる。
前記可変遅延部２６ｅの入力端子には、直列に６２段接続されたバッファ回路３３の終段の出力端子が接続され、初段のバッファ回路３３の入力端子に入力信号ＩＮが入力される。そして、可変遅延部２６ｅの出力端子から出力信号ＯＵＴが出力される。
各バッファ回路３３にはそれぞれスイッチ回路３４が並列に接続され、各スイッチ回路３４は前記段数制御部５から出力される選択信号ＳＬ１ｘ〜ＳＬ６２ｘに基づいて開閉制御される。従って、選択信号ＳＬ１ｘ〜ＳＬ６２ｘにより、直列に接続されるバッファ回路３３の段数が１段から６２段までの範囲で選択される。
また、直列に接続されるバッファ回路３３の段数は、段数制御部５から遅延生成部１３に出力される選択信号ＳＬ１ｘ〜ＳＬ６２ｘに基づいて、各ブロックＢ１〜Ｂ４で選択されるバッファ回路９の段数より１段少なくなるように設定されている。従って、遅延生成部１３の各ブロックＢ１〜Ｂ４で直列に接続されるバッファ回路９の段数がＮ段であれば、位相調整部２１において選択信号ＳＬ１ｘ〜ＳＬ６２ｘにより選択されるバッファ回路３３の段数はＮ−１段となる。
次に、上記のように構成されたデジタルＤＬＬ回路の動作を説明する。
このデジタルＤＬＬ回路が起動されると、位相調整部２１ではキャリブレーション制御部３１の動作により各可変遅延部２６ａ〜２６ｄの遅延時間をバッファ回路２２ａ〜２２ｈの１段分、１．２５段分、１．５段分及び１．７５段分とする制御信号ｇ１〜ｇ３が第一〜第四のレジスタ３０ａ〜３０ｄに保持される。
外部クロック信号ＣＬＫが入力されると、位相判定部１では判定回路６及び段数制御部５の動作により、外部クロック信号ＣＬＫと遅延生成部１３の位相差が１周期となるように、選択信号ＳＬ０ａ〜ＳＬ０ｃ、ＳＬ１〜ＳＬ６３が生成される。
また、段数制御部５から位相調整部２１に選択信号ＳＬ０ａ〜ＳＬ０ｃ、ＳＬ１ｘ〜ＳＬ６２ｘが出力される。すると、位相調整部２１では選択信号ＳＬ１ｘ〜ＳＬ６２ｘにより直列に接続されるバッファ回路３３の段数が選択され、選択信号ＳＬ０ａ〜ＳＬ０ｃにより、可変遅延部２６ｅでは遅延生成部１３のバッファ回路９の１段分から１．７５段分のいずれかの遅延時間が選択される。
例えば、遅延生成部１３の各ブロックＢ１〜Ｂ４でＮ段のバッファ回路９が選択され、各ブロックＢ１〜Ｂ３のアドレス０で１つのバッファ回路９が選択されて、合計４Ｎ＋１段のバッファ回路９が選択されると、位相調整部２１ではＮ−１段のバッファ回路３３が選択され、可変遅延部２６ｅの遅延時間はバッファ回路９の１．２５段分となる。すると、合計の遅延時間はバッファ回路９のＮ＋０．２５段分となり、これは遅延生成部１３で選択されたバッファ回路９の段数の１／４となる。
また、遅延生成部１３の各ブロックＢ１〜Ｂ４でＮ段のバッファ回路９が選択され、各ブロックＢ１〜Ｂ３のアドレス０で２つのバッファ回路９が選択されて、合計４Ｎ＋２段のバッファ回路９が選択されると、位相調整部２１ではＮ−１段のバッファ回路３３が選択され、可変遅延部２６ｅの遅延時間はバッファ回路９の１．５段分となる。すると、合計の遅延時間はバッファ回路９のＮ＋０．５段分となり、これは遅延生成部１３で選択されたバッファ回路９の段数の１／４となる。
また、遅延生成部１３の各ブロックＢ１〜Ｂ４でＮ段のバッファ回路９が選択され、各ブロックＢ１〜Ｂ３のアドレス０で３つのバッファ回路９が選択されて、合計４Ｎ＋３段のバッファ回路９が選択されと、位相調整部２１ではＮ−１段のバッファ回路３３が選択され、可変遅延部２６ｅの遅延時間はバッファ回路９の１．７５段分となる。すると、合計の遅延時間はバッファ回路９のＮ＋０．７５段分となり、これは遅延生成部１３で選択されたバッファ回路９の段数の１／４となる。
また、遅延生成部１３の各ブロックＢ１〜Ｂ４でＮ段のバッファ回路９が選択され、各ブロックＢ１〜Ｂ３のアドレス０でバッファ回路９が選択されず、合計４Ｎ段のバッファ回路９が選択されとき、位相調整部２１ではＮ−１段のバッファ回路３３が選択され、可変遅延部２６ｅの遅延時間はバッファ回路９の１段分となる。すると、合計の遅延時間はバッファ回路９のＮ段分となり、これは遅延生成部１３で選択されたバッファ回路９の段数の１／４となる。従って、入力信号ＩＮに対する出力信号ＯＵＴの位相差は正確に１／４周期となる。
上記のようなデジタルＤＬＬ回路では、次に示す作用効果を得ることができる。
（１）位相判定部１で、外部クロック信号ＣＬＫに対し１周期の位相差で遅延するクロック信号ＣＬＫ−Ｄを生成するための選択信号ＳＬ０ａ〜ＳＬ０ｃ、ＳＬ１〜ＳＬ６３を生成する。そして、位相調整部２１では、選択信号ＳＬ０ａ〜ＳＬ０ｃ、ＳＬ１ｘ〜ＳＬ６２ｘを使用して、入力信号ＩＮに対し１／４周期の位相差で遅延する出力信号ＯＵＴを生成することができる。従って、入力信号ＩＮに対し出力信号ＯＵＴで発生するジッターを低減することができる。
（２）位相調整部２１では、バッファ回路３３の１段分の遅延時間と、１．２５段分の遅延時間と、１．５段分の遅延時間と１．７５段分の遅延時間のいずれかを生成する可変遅延部２６ｅを備え、選択信号ＳＬ０ａ〜ＳＬ０ｃ、ＳＬ１〜ＳＬ６３に基づいて、可変遅延部２６ｅで生成する遅延時間を選択することができる。従って、位相判定部１で選択したバッファ回路９の段数の１／４の段数に相当する遅延時間を正確に生成することができる。
（３）可変遅延部２６ｅの遅延時間を設定する制御信号ｇ１〜ｇ３は、キャリブレーション制御部３１の動作により、位相調整部２１のバッファ回路２８の４段から７段分の各遅延時間と可変遅延部２６ａ〜２６ｄの遅延時間とが一致するようにキャリブレーションを行なうことにより生成することができる。従って、可変遅延部２６ｅの遅延時間を、バッファ回路３３の１段分、１．２５段分、１．５段分、１．７５段分の遅延時間とする制御信号ｇ１〜ｇ３を容易にかつ自動的に生成することができる。
（４）キャリブレーション制御部３１の動作により生成した制御信号ｇ１〜ｇ３を第一〜第四のレジスタ３０ａ〜３０ｄに保持し、前記選択信号ＳＬ０ａ〜ＳＬ０ｃにより、バッファ回路３３の１段分、１．２５段分、１．５段分、１．７５段分の遅延時間を生成するための制御信号ｇ１〜ｇ３を選択することができる。
（５）可変遅延部２６ａ〜２６ｄで、各バッファ回路２２ａ〜２２ｈの遅延時間の１段分、１．２５段分、１．５段分、１．７５段分の遅延時間を生成する構成とした。各可変遅延部２６ａ〜２６ｄではバッファ回路２８の出力端子に接続する容量を選択することにより、上記遅延時間を容易に生成することができる。可変遅延部２６ｅでも同様な構成により遅延時間を容易に生成することができる。
上記実施の形態は、以下に示す態様で実施することもできる。
・可変遅延部２６ａ〜２６ｅは、３ビットの制御信号ｇ１〜ｇ３よりさらに多ビットの制御信号で負荷容量値を調整するようにすれば、遅延時間をさらに正確に調整することができる。
・上記実施の形態は、入力信号ＩＮを１／４周期遅延させた出力信号ＯＵＴを生成する構成としたが、入力信号ＩＮを１／２周期、１／８周期というように、１／２ｎ周期遅延させた出力信号ＯＵＴを生成する場合にも応用できる。この場合には、可変遅延部で２ｎ通りの遅延時間を設定可能とし、制御信号ｇ１〜ｇ(ｎ−１)を生成するために、２ｎ段の可変遅延部の遅延時間と、２ｎ段から２ｎ−１段までのバッファ回路の遅延時間とが一致するような制御信号ｇ１〜ｇ(ｎ−１)を生成すればよい。
デジタルＤＬＬ回路を示すブロック図である。 位相調整部を示すブロック図である。 可変遅延部を示す回路図である。 従来のデジタルＤＬＬ回路を示す回路図である。 デジタルＤＬＬ回路の動作を示すタイミング波形図である。 遅延生成部を示す回路図である。 従来の位相調整部を示す回路図である。
符号の説明
１ 位相判定部
５ 段数制御部
６ 判定回路
９，２２ａ〜２２ｈ 固定遅延素子
１３ 遅延生成部
２１ 位相調整部
２６ａ〜２６ｄ 可変遅延素子（可変遅延部）
２６ｅ 可変遅延部
３０ａ〜３０ｂ 第一〜第四のレジスタ
３１ キャリブレーション制御部
ＣＬＫ クロック信号ＣＬＫ
ＩＮ 入力信号
ＯＵＴ 出力信号
ＰＣ 位相調整信号
Ｂ１〜Ｂ４ ブロック
ＳＬ０ａ〜ＳＬ０ｃ 第二の選択信号
ＳＬ１〜ＳＬ６３，ＳＬ１ｘ〜ＳＬ６２ｘ 第一の選択信号

Claims (5)

  1. 複数段の第１固定遅延素子が直列に接続されたブロックを２ ｎ 個有し、前記２ ｎ 個のブロックが直列に接続され、クロック信号が入力される遅延生成部と、
    前記クロック信号と前記遅延生成部の出力信号を比較して、前記出力信号を前記クロック信号に対して前記クロック信号の１周期分遅延させるように前記第１固定遅延素子の直列接続段数を判定し、複数ビットの位相調整信号を出力する判定回路と、
    前記位相調整信号に基づいて、前記遅延生成部の前記第１固定遅延素子の直列接続段数を選択する選択信号を生成する段数制御部と、
    複数段の第２固定遅延素子を含む遅延素子列と、前記第２固定遅延素子の１段当たりの遅延時間の１／２ ｎ の時間刻みで調整する可変遅延部とを有し、前記選択信号に基づいて入力信号を遅延させる位相調整部と、
    を備え、
    前記段数制御部は、
    前記位相調整信号の下位ｎビットを除く上位ビットの信号から生成する第一の選択信号に基づいて前記遅延生成部の前記各ブロックの第１固定遅延素子を２ ｎ 段刻みで選択し、前記位相調整信号の下位ｎビットの信号から生成する第二の選択信号に基づいて前記第１固定遅延素子を１段刻みで選択して、前記第１固定遅延素子の直列接続段数を選択し、
    前記位相調整部は、
    前記第一の選択信号に基づいて前記第２固定遅延素子の直列接続段数を選択し、前記第二の選択信号に基づいて前記可変遅延部の遅延時間を選択して、前記入力信号を遅延させることを特徴とするデジタルＤＬＬ回路。
  2. ６４段の第１固定遅延素子が直列に接続されたブロックを３個有するとともに６３段の第１固定遅延素子が直列に接続されたブロックを１個有し、前記各ブロックが直列に接続され、クロック信号が入力される遅延生成部と、
    前記クロック信号と前記遅延生成部の出力信号を比較して、前記出力信号を前記クロック信号に対して前記クロック信号の１周期分遅延させるように前記第１固定遅延素子の直列接続段数を判定し、複数ビットの位相調整信号を出力する判定回路と、
    前記位相調整信号に基づいて、前記遅延生成部の前記第１固定遅延素子の直列接続段数を選択する選択信号を生成する段数制御部と、
    複数段の第２固定遅延素子を含む遅延素子列と、前記第２固定遅延素子の１段当たりの
    遅延時間の４分の１の時間刻みで調整する可変遅延部とを有し、前記選択信号に基づいて入力信号を遅延させる位相調整部と、
    を備え、
    前記段数制御部は、
    前記位相調整信号の上位６ビットの信号から生成する第一の選択信号に基づいて前記遅延生成部の前記各ブロックの前記第１固定遅延素子を４段刻みで選択し、前記位相調整信号の下位２ビットの信号から生成される第二の選択信号に基づいて前記遅延生成部の前記第１固定遅延素子を１段刻みで選択して、前記第１固定遅延素子の直列接続段数を選択し、
    前記位相調整部は、
    前記第一の選択信号に基づいて前記第２固定遅延素子の段数を選択し、前記第二の選択信号に基づいて前記可変遅延部の遅延時間を前記第２固定遅延素子の１段当たりの遅延時間の４分の１の時間刻みで調整することを特徴とするデジタルＤＬＬ回路。
  3. 前記位相調整部は、
    前記第二の選択信号に基づいて前記可変遅延部の遅延時間を調整する制御信号を生成する遅延時間制御部と、
    前記第一及び第二の選択信号に基づいて前記入力信号を遅延させた出力信号を生成する出力信号生成部と
    を備え、
    前記遅延時間制御部は、
    ８段の固定遅延素子を直列に接続し、初段の前記固定遅延素子に比較用信号が入力される固定遅延素子列と、
    ４段の可変遅延素子を直列に接続し、初段の前記可変遅延素子に前記比較用信号が入力される可変遅延素子列と、
    前記固定遅延素子列の出力信号と前記可変遅延素子列の出力信号の位相が一致するように前記各可変遅延素子の遅延時間を同一に調整する制御信号を前記各可変遅延素子に出力する比較回路と、
    前記固定遅延素子列の固定遅延素子の４段目から７段目までの出力信号を、該固定遅延素子列の出力信号として順次出力するキャリブレーション動作を行うキャリブレーション制御部と、
    前記キャリブレーション動作時に、前記比較回路から出力される制御信号を保持する第一〜第四のレジスタと
    を備え、
    前記出力信号生成部は、
    前記第二の選択信号により、前記第一〜第四のレジスタが保持する制御信号のいずれかを選択して前記可変遅延部に供給するセレクタを備え、
    前記可変遅延部の遅延時間を前記第一〜第四のレジスタが保持する制御信号に基づいて、前記各固定遅延素子の１段分の遅延時間の１段分から４分の７段分までの範囲で、４分の１段分刻みで調整することを特徴とする請求項２記載のデジタルＤＬＬ回路。
  4. 前記出力信号生成部は、
    前記第一の選択信号に基づいて、前記遅延生成部の前記各ブロックで選択される前記第１固定遅延素子の段数より１段少ない段数を選択することを特徴とする請求項３記載のデジタルＤＬＬ回路。
  5. 前記可変遅延素子及び可変遅延部は、それぞれ前記各制御信号に基づいてバッファ回路の出力端子とグランドＧＮＤとの間に接続する容量値を調整して前記遅延時間を調整する
    ことを特徴とする請求項３又は４記載のデジタルＤＬＬ回路。
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