JPH096462A

JPH096462A - データ処理システム及び半導体集積回路

Info

Publication number: JPH096462A
Application number: JP7178170A
Authority: JP
Inventors: Kazuyoshi Shoji; 和良庄司; Kazumasa Yanagisawa; 一正柳沢; Koichiro Ishibashi; 孝一郎石橋; Yoshitaka Kinoshita; 嘉隆木下; Sadayuki Morita; 貞幸森田; Kiyoshi Nagai; 清永井
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1995-06-21
Filing date: 1995-06-21
Publication date: 1997-01-10
Anticipated expiration: 2018-12-15
Also published as: JP3479389B2

Abstract

(57)【要約】【目的】システムのクロック信号周波数の切換えに際
して周辺回路の内部クロック信号を即座に追従できるよ
うにする。【構成】第１のクロック信号（ＰＣＬＫ）と当該信号
に等しい周波数を持ち相互に位相が一定時間遅延された
第２のクロック信号（ＣＬＫ）とがクロックパルスジェ
ネレータ（１０）で生成され、周辺回路（２，３）は双
方のクロック信号を受けて同期動作する。周辺回路が備
えるディレーロックドループ回路（２０，３０）は、可
変遅延手段が第１のクロック信号を遅延させて内部クロ
ック信号を形成し、内部クロック信号と第２のクロック
信号との位相差を位相差検出手段にて検出し、検出され
た位相差を相殺させるように可変遅延手段による遅延時
間を制御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、クロック信号に同期動
作されるデータ処理システム、更には外部から与えられ
るクロック信号を動作基準クロック信号として動作され
る半導体集積回路に関し、例えばマイクロプロセッサ、
ＤＭＡ（ダイレクトメモリアクセス）コントローラ、入
出力コントローラ、クロック同期型ＲＡＭ（ランダムア
クセスメモリ）等を備えたコンピュータシステムに適用
して有効な技術に関するものである。

【０００２】

【従来の技術】クロック信号に同期動作される半導体集
積回路において、外部から供給されるクロック信号に同
期する安定的な内部のクロック信号を生成したり、内部
クロック信号周波数を外部クロック信号周波数に対して
逓倍したりするために、ＰＬＬ（フェーズロックドルー
プ）回路を内蔵させることができる。また、コンピュー
タシステムにおいて、一定時間入出力動作が行われずマ
イクロプロセッサの高速動作を要しない場合に、低消費
電力などの観点からシステムのクロック信号周波数を低
下させるパワーマネージメント技術を採用することがで
きる。尚、ＰＬＬ回路について記載された文献の例とし
ては、１９８６年１０月２５日に東海大学出版会より発
行された「ディジタル信号処理システム」の第１６４頁
乃至１６９頁がある。

【０００３】

【発明が解決しようとする課題】本発明者は半導体集積
回路のクロックパルスジェネレータにＰＬＬ回路を用い
た場合に、パワーマネージメント制御などによって外部
クロック信号周波数が低下されたとき、それによって周
波数変化される内部クロック信号が安定化されるまでの
期間について検討した。ＰＬＬ回路は、外部クロック信
号と電圧制御発振器の出力信号との位相誤差を位相比較
器で検出し、検出した位相誤差電圧をループフィルタを
通して電圧制御発振器にフィードバックさせて、電圧制
御発振器の出力信号周波数及び位相を外部入力信号に同
期させるものである。ＰＬＬ回路における同期過程は一
般に、周波数引き込み過程で周波数が近接した後に位相
同期過程で同期するという２段階の過程に分けて考える
ことができる。また、入力信号周波数がロックレンジを
越えて変化されるとＰＬＬ回路は同期状態を保持するこ
とができなくなり、上記同期過程を新たに辿ることにな
る。そのような同期過程においてＰＬＬ回路からの出力
クロック信号は不安定であり、それが安定化するまでシ
ステムの動作を休止させることが望ましい。そのような
動作の休止期間はクロック信号の数百サイクル分の時間
に及ぶことも想定される。しかしながら、その間、シス
テムの動作がウェイトされ、処理の連続性を保証するこ
とができなくなる。また、クロック信号周波数を途中で
変化させて行うようなテストの動作時間が長くなってし
まう。

【０００４】本発明の目的は、システムのクロック信号
周波数の切換えによるシステム動作の休止期間を短くす
ることができるデータ処理システムを提供することにあ
る。また、本発明の別の目的は、外部から供給されるク
ロック信号周波数が変化されたとき即座に内部クロック
信号を追従させることができる半導体集積回路を提供す
ることにある。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】データ処理システムは、第１のクロック信
号（ＰＣＬＫ）と該第１のクロック信号の周波数に等し
い周波数を持ち相互に位相が一定時間遅延された第２の
クロック信号（ＣＬＫ）とを発生するクロックパルスジ
ェネレータ（１０）を有し、前記第１及び第２のクロッ
ク信号を受けて相互に同期動作される夫々半導体集積回
路化された複数個の回路ユニット（２，３）がバス（Ｄ
ＢＵＳ，ＡＢＵＳ）を共有して成る。前記回路ユニット
は、第１及び第２のクロック信号を受けて内部クロック
信号を形成するディレーロックドループ回路（２０，３
０）を備え、当該ディレーロックドループ回路は、第１
のクロック信号を受ける第１のクロック入力バッファ
（２１）と、第２のクロック信号を受ける第２のクロッ
ク入力バッファ（２２）と、前記第１のクロック入力バ
ッファの出力クロック信号を可変に遅延させて内部クロ
ック信号を形成する可変遅延手段（２３）と、前記内部
クロック信号と第２のクロック入力バッファから出力さ
れるクロック信号との位相差を検出する位相差検出手段
（２４）と、この位相差検出手段によって検出された位
相差を相殺させるように可変遅延手段による遅延時間を
制御する遅延制御手段（２５，２６又は２６〜２９）
と、を備え成る。

【０００８】前記クロックパルスジェネレータはマイク
ロプロセッサのような一つの回路ユニット（１）に含め
ることができる。このとき、当該一つの回路ユニットは
クロックパルスジェネレータで生成される第２のクロッ
ク信号に同期する内部クロック信号（ＩＣＬＫ１）を動
作基準クロック信号として動作される。残りの回路ユニ
ットは前記ディレーロックドループ回路を備える。

【０００９】データ処理システムがパワーマネージメン
トユニット（５）を含むとき、前記クロックパルスジェ
ネレータは、第１及び第２のクロック信号周波数を共に
複数の周波数の中から選択可能とされ、第１及び第２の
クロック信号周波数を共に低下させる指示をパワーマネ
ージメントユニットから受ける。

【００１０】

【作用】上記した手段によれば、位相差検出手段は第２
のクロック入力バッファを通った第２のクロック信号
（ＣＬＫｓ）と可変遅延手段を通った内部クロック信号
（ＩＣＬＫ２ｓ）との位相差を検出し、検出された位相
差を相殺するように遅延制御手段が可変遅延手段をして
内部クロック信号（ＩＣＬＫ２ｓ）の遅延時間を決定す
る。この結果、内部クロック信号（ＩＣＬＫ２ｓ）の位
相はクロック信号（ＣＬＫｓ）の位相と等しくされる。
この状態は、位相差検出手段によって検出可能な位相差
以下の範囲内で第１のクロック信号（ＰＣＬＫ）及び第
２のクロック信号（ＣＬＫ）の位相がずれても一定に保
持される。即ち、可変遅延手段にて設定された遅延時間
がロック状態を保つ。この点においてディレーロックド
ループ回路は、外部クロック信号に同期化される内部ク
ロック信号を安定させる。また、第１及び第２のクロッ
ク信号周波数が変化されたとき（相互の位相差若しくは
遅延時間は変化されない）、位相差検出手段が検出する
位相差には変化はなく、内部クロック信号はそのような
外部クロック信号の周波数変化に即座に追従した周波数
の信号とされる。ＰＬＬ回路における比較対象の一方は
外部からのクロック信号であり他方は当該比較結果を反
映した内部クロック信号（帰還信号）であるから、外部
クロック信号周波数の変化はＰＬＬ回路の内部制御状態
に変化を与える。これらの作用により、ＰＬＬ回路と同
様に内部クロック信号を安定化して外部クロック信号に
同期化させることができ、また、外部から供給されるク
ロック信号周波数が変化されたときＰＬＬ回路とは比較
にならないほど即座に内部クロック信号を追従させるこ
とができる。

【００１１】

【実施例】図１は本発明の一実施例に係るマイクロコン
ピュータシステムの全体的なブロック図である。同図に
は、夫々１個の半導体集積回路化されたマイクロプロセ
ッサ１及び周辺回路２，３が代表的に示され、それらは
アドレスバスＡＢＵＳとデータバスＤＢＵＳを共有す
る。本実施例においてマイクロプロセッサ１はクロック
パルスジェネレータ１０を内蔵し、それによって生成さ
れたクロック信号ＰＣＬＫ，ＣＬＫはクロック配線４を
介して周辺回路２，３に供給される。前記クロック信号
ＣＬＫ（第２のクロック信号）はクロック信号ＰＣＬＫ
（第１のクロック信号）の周波数に等しい周波数を持ち
相互に位相が一定時間遅延されたクロック信号とされ
る。

【００１２】マイクロプロセッサ１は前記クロック信号
ＣＬＫと実質的に同一の内部クロック信号ＩＣＬＫ１に
同期して演算処理並びに外部に対するアクセス制御を行
う内部回路１１を有する。周辺回路２，３は夫々ディレ
ーロックドループ回路２０，３０を有する。ディレーロ
ックドループ回路２０，３０は、外部から供給されるク
ロック信号ＰＣＬＫ，ＣＬＫに基づいて内部クロック信
号ＩＣＬＫ２，ＩＣＬＫ３を生成する。内部クロック信
号ＩＣＬＫ２，ＩＣＬＫ３は、詳細を後述するディレー
ロックドループ回路２０，３０により安定してクロック
信号ＣＬＫに同期化される。周辺回路２，３は内部クロ
ック信号ＩＣＬＫ２，ＩＣＬＫ３に同期動作される内部
回路２１，３１を有する。例えば周辺回路２，３は、ク
ロック信号に同期動作される半導体記憶装置、タイマカ
ウンタ、コプロセッサなどとされる。マイクロプロセッ
サ１の内部回路１１は、夫々図示を省略するが、次に実
行すべき命令アドレスを保持するプログラムカウンタ、
当該プログラムカウンタの値に従って命令が転送される
命令レジスタ、マイクロプロセッサ１の内部状態が設定
されるステータスレジスタ、演算回路、制御回路、入出
力バッファなどを供える。前記制御回路は、命令レジス
タにフェッチされた命令を解読して順次命令を実行する
に必要な制御信号を生成すると共に、割込み信号を受け
付けてから所定の割込み処理プログラムへ命令実行状態
を移すまでの前記割込み遷移制御などを行う。それらを
実現するための制御論理は、マイクロプログラム制御又
はワイヤードロジック、さらには双方を併用した論理構
成を採用することができる。

【００１３】更に本実施例のマイクロコンピュータシス
テムはパワーマネージメントユニットユニット５を供え
る。パワーマネージメントユニットユニット５は、特に
制限されないが、アドレスバスＡＢＵＳやデータバスＤ
ＢＵＳの変化状態やマイクロプロセッサ１の内部状態を
監視し、一定時間入出力動作等が行われずマイクロプロ
セッサ１の高速動作を要しない場合に、低消費電力など
の観点からシステムのクロック信号周波数を低下させる
ための制御を行う回路であり、制御信号ＦＬＯＷを活性
化することによってクロックパルスジェネレータ１０
に、クロック信号ＰＣＬＫ，ＣＬＫの周波数低下を指示
する。それによってクロックパルスジェネレータ１０
は、クロック信号ＣＬＫ，ＰＣＬＫの周波数を低下させ
る。このとき、クロック信号ＰＣＬＫ，ＣＬＫの位相差
若しくは遅延時間は変化されない。制御信号ＦＬＯＷが
非活性状態に転じられると、クロック信号ＣＬＫ，ＰＣ
ＬＫの周波数は元に戻される。このときも、クロック信
号ＰＣＬＫ，ＣＬＫの位相差若しくは遅延時間は変化さ
れない。その詳細は後述するが、前記ディレーロックド
ループ回路２０，３０は内部クロック信号ＩＣＬＫ２，
ＩＣＬＫ３をそのようなクロック信号ＰＣＬＫ，ＣＬＫ
の周波数変化に即座に追従した周波数の信号とする。

【００１４】図１のマイクロコンピュータシステムはマ
イクロプロセッサ１がクロックパルスジェネレータ１０
を内蔵しているが、図２に示されるようにクロックパル
スジェネレータ１０をマイクロプロセッサ１から分離
し、その代わりに、前記同様のディレーロックドループ
回路１２をマイクロプロセッサ１に内蔵させ、当該ディ
レーロックドループ回路１２で生成された内部クロック
信号ＩＣＬＫ４に同期させて内部回路１１を動作させる
ように、マイクロコンピュータシステムを構成すること
も可能である。図１と同一の回路構成要素にはそれと同
一符号を付してある。

【００１５】以下においては、上記マイクロコンピュー
タシステムにおけるクロック系統についてその詳細を説
明する。

【００１６】図３にはクロックパルスジェネレータ１０
の一例が示される。同図に示される構成はマイクロプロ
セッサ１にオンチップされたものを一例とする。同図に
示されるクロックパルスジェネレータ１０は、水晶発振
回路１００の発振周波数を逓倍するＰＬＬ回路を主体と
する。即ち、位相比較回路１０１は、電圧制御発振器１
０２の発振出力が分周器１０３と遅延回路１０４を通っ
て入力された信号と、水晶発振回路１００からの発振出
力との位相誤差を検出し、検出した位相誤差電圧をロー
パスフィルタ１０６を通して電圧制御発振器１０２にフ
ィードバックさせ、これによって電圧制御発振器１０２
の発振周波数を水晶発振回路１００の発振周波数に対し
て逓倍し、且つ電圧制御発振器１０２の出力信号の位相
を水晶発振回路１００の発振信号に同期させるものであ
る。本実施例において分周器１０３の出力は相対的に分
周比の大きなクロック信号φ１と相対的に分周比の小さ
なクロック信号φ２とされ、その何れかは選択回路１０
７を介して選択され、クロック出力バッファ若しくはク
ロックドライバＣＤＲＶ１からクロック信号ＰＣＬＫと
して外部に出力される。また、前記クロック信号φ１，
φ２は夫々遅延回路１０４，１０５にて一定時間遅延さ
れ、遅延されたクロック信号の何れかが選択回路１０８
を介して選択され、クロック出力バッファ若しくはクロ
ックドライバＣＤＲＶ２からクロック信号ＣＬＫとして
外部に出力される。内部クロック信号は選択回路１０８
で選択されたクロック信号に基づいて生成され、実質的
に前記クロック信号ＣＬＫと同一位相のクロック信号と
される。選択回路１０７，１０８は、制御信号ＦＬＯＷ
の非活性状態において信号φ２及びそれを遅延回路１０
５で遅延させた信号を選択し、制御信号ＦＬＯＷの活性
状態において信号φ１及びそれを遅延回路１０４で遅延
させた信号を選択する。図３の構成から明らかなよう
に、クロックパルスジェネレータ１０によるＰＬＬ動作
が一旦安定化された後に、信号ＦＬＯＷの状態が反転さ
れると、クロック信号ＣＬＫ，ＰＣＬＫは、相互の位相
差若しくは遅延時間に変化なく、周波数だけが即座に変
化される。

【００１７】図４にはクロックパルスジェネレータ１０
の別の一例が示される。同図に示される構成はマイクロ
プロセッサ１とは分離された例である。同図に示される
クロックパルスジェネレータ１０は、水晶発振回路１１
０を主体とする。水晶発振回路１１０は、水晶振動子１
１０１、インバータアンプ１１０２，１１０３を備えた
コルピッツ発振回路とされる。夫々のインバータアンプ
１１０２，１１０３は例えばＣＭＯＳインバータの入力
と出力との間の入出力特性にリニアリティーを持たせる
ための負帰還抵抗１１０４，１１０５が設けられ、反転
増幅回路として動作される。このインバータアンプ１１
０２の入力端子とインバータアンプ１１０３の出力端子
との間には水晶振動子１１０１が接続されることによっ
て、当該振動子１１０１の固有振動数に応ずる周波数に
て発信する発振回路が構成される。１１０６は接地電位
Ｖｓｓと振動子１１０１との間に配置された負荷コンデ
ンサである。分周器１１１は水晶発振回路１１０で得ら
れた発振信号を分周する。２個のアンドゲートで構成さ
れた選択回路１１２は分周器１１１の出力又は水晶発振
器１１０の発振出力の何れかを前記制御信号ＦＬＯＷに
て選択する。選択された信号は、一方においてクロック
出力バッファ若しくはクロックドライバＣＤＲＶ４を介
して外部にクロック信号ＰＣＬＫとして出力され、他方
において遅延回路１１３で遅延されてクロック出力バッ
ファ若しくはクロックドライバＣＤＲＶ５を介して外部
にクロック信ＣＬＫとして出力される。遅延回路１１３
は偶数段のインバータの直列回路によって構成できる。
選択回路１１２は、制御信号ＦＬＯＷの活性状態におい
て分周器１１１の出力信号を選択し、制御信号ＦＬＯＷ
の非活性状態において水晶発振回路１１０の出力信号を
選択する。図４の構成から明らかなように、制御信号Ｆ
ＬＯＷの状態が反転されると、クロック信号ＣＬＫ，Ｐ
ＣＬＫは、相互の位相差若しくは遅延時間に変化なく、
周波数だけが即座に変化される。

【００１８】図５には前記ディレーロックドループ回路
の一例が示される。同図に示されるディレーロックドル
ープ回路２０は、クロック信号ＣＬＫを受けたクロック
入力バッファ２２の出力クロック信号ＣＬＫｓと一つの
内部クロック信号ＩＣＬＫ２ｓとの位相差を位相比較回
路２４で比較し、それによって検出された位相差を相殺
させるように可変遅延回路２３による遅延時間をバイナ
リカウンタ２５とデコーダ２６で制御する。可変遅延回
路２３はクロック入力バッファ２１で受けたクロック信
号ＰＣＬＫを遅延させる。内部クロック信号ＩＣＬＫ２
は可変遅延回路２３の出力クロック信号をクロックドラ
イバＣＤＲＶ６で受けて生成される。図５においてＰ０
〜Ｐ７はバイナリカウンタ２５にプリセットデータを並
列的に供給する端子群である。該端子群Ｐ０〜Ｐ７の状
態は個々の端子をプルアップ又はプルダウンする事によ
って任意のプリセットデータを供給する事ができるよう
にプログラマブルに設定可能にされる。バイナリカウン
タ２５のプリセット動作はマイクロコンピュータシステ
ムのリセットに応じて行われる。プリセット動作後バイ
ナリカウンタ２５は、位相比較回路２４からのアップ信
号ＵＰの立ち下がり変化に同期してアップカウント（＋
１）を行い、ダウン信号ＤＯＷＮの立ち下がり変化に同
期してダウンカウント（−１）を行う。デコーダ２６は
バイナリカウンタ２５の計数値をデコードする。可変遅
延回路はデコーダ２６からのデコード出力によって選ば
れた一つの遅延時間を選択してクロック入力バッファ２
１の出力を遅延させる。

【００１９】図６には可変遅延回路２３の一例が示され
る。同図に示される可変遅延回路２３は８通りの遅延時
間の中から一つの遅延時間を選択する。夫々の遅延時間
は遅延素子ＤＬＹによって決定される。各遅延素子のＤ
ＬＹの出力はアンドゲートＡＮＤを介してデコーダ２６
からのデコード出力Ｓ０〜Ｓ７によって選択される。本
実施例においてバイナリカウンタ２５は３ビットとされ
る。

【００２０】図７には前記位相比較回路２４の一例論理
回路図が示される。クロック信号ＩＣＬＫ２ｓは２入力
ナンドゲート２４１の一方の入力に与えられ、クロック
信号ＣＬＫｓは２入力ナンドゲート２４６の一方の入力
に与えられる。２入力ナンドゲート２４２と２４３とに
よってフリップフロップが形成され、２入力ナンドゲー
ト２４４と２４５とによってフリップフロップが形成さ
れる。ナンドゲート２４２の一方の入力端子には、２入
力ナンドゲート２４１の論理出力が、フリップフロップ
のセット信号として入力される。また、ナンドゲート２
４６の論理出力が、ナンドゲート２４５の一方の入力端
子に、フリップフロップのセット信号として入力され
る。フリップフロップのリセットには、４入力ナンドゲ
ート２４７の論理出力が利用される。フリップフロップ
の出力と上記２入力ナンドゲート２４１、２４６の出力
信号が、後段の４入力ナンドゲート２４７に入力され、
さらに３入力ナンドゲート２４８、２４９に入力される
ようになっている。ナンドゲート２４８の出力信号ＵＰ
は、可変遅延回路２３での遅延時間を増大させるための
制御信号とされ、またこれとは逆に、３入力ナンドゲー
ト２４９の出力信号ＤＯＷＮは、可変遅延回路２３での
遅延時間を減少させるための制御信号とされる。ナンド
ゲート２４８の論理出力が、前記ナンドゲート２４１の
他方の入力端子に帰還され、同様に、前記ナンドゲート
２４９の論理出力が、ナンドゲート２４６の他方の入力
端子に帰還されることによって、信号ＵＰ，ＤＯＷＮが
ローレベルにされる時間、すなわちパルス幅が決定され
る。

【００２１】図７の位相比較回路２４はフリップフロッ
プを含むので前のデータの状態によって出力が決定され
る。先ず、入力信号ＩＣＬＫ２ｓに対して信号ＣＬＫｓ
の位相が進んでいる場合、信号ＣＬＫｓの立ち下がりか
らＩＣＬＫ２ｓの立ち下がりまでの時間（信号ＣＬＫｓ
と信号ＩＣＬＫ２ｓとの位相差に相当する時間）だけダ
ウン信号ＤＯＷＮがローレベルにされ、アップ信号ＵＰ
はハイレベルを維持する。逆に、入力信号ＣＬＫｓに対
して信号ＩＣＬＫ２ｓの位相が進んでいる場合、信号Ｉ
ＣＬＫ２ｓの立ち下がりからＣＬＫｓの立ち下がりまで
の時間だけアップ信号ＵＰがローレベルにされ、ダウン
信号ＤＯＷＮはハイレベルを維持する。信号ＣＬＫｓと
信号ＩＣＬＫ２ｓの立ち下がりが一致した場合はアップ
信号ＵＰ及びダウン信号ＤＯＷＮ共にハイレベルを維持
する。これによって位相の進みと遅れを示す出力ＵＰ，
ＤＯＷＮが得られる。

【００２２】図８には上記位相比較回路２４の動作タイ
ミングが示される。信号ＩＣＬＫｓとＣＬＫｓとの位相
が完全に一致している場合には、遅延時間調整の必要が
無いので、当該位相比較回路１０２の出力制御信号Ｕ
Ｐ、ＤＯＷＮは、共にハイレベルにされた状態である。
しかし、信号ＣＬＫｓに対して信号ＩＣＬＫ２ｓの位相
が進んでいる場合は、それを遅延させる必要があるか
ら、信号ＩＣＬＫ２ｓ、ＣＬＫｓの論理不一致のタイミ
ングで、ナンドゲート２４８での負論理積条件が成立さ
れることにより、それの出力信号ＵＰがローレベルにさ
れる。信号ＣＬＫｓに対して信号ＩＣＬＫ２ｓの位相が
遅れている場合は、それを早める必要があるから、信号
ＩＣＬＫ２ｓ、ＣＬＫｓの論理不一致のタイミングでナ
ンドゲート２４９での負論理積条件が成立されることに
よって、それの出力制御信号ＤＯＷＮがローレベルにさ
れる。

【００２３】図９乃至図１１をも参照して上記ディレー
ロックドループ回路２０による遅延時間の補正及び保持
動作を説明する。マイクロコンピュータのリセットに応
じてバイナリカウンタ２５にプリセットされる値は当該
カウンタ２５の計数可能範囲のほぼ中央値とされる。本
実施例ではバイナリカウンタ２５は３ビットのカウンタ
とされ、例えばプリセット値は”０１１”とされる。従
ってバイナリカウンタ２５がプリセットされた直後にお
いてデコーダ２６によるデコード出力Ｓ０〜Ｓ７の内、
Ｓ３が選択レベルにされ、それを一方の入力に受けるア
ンドゲートＡＮＤ１の他方の入力までの遅延素子ＤＬＹ
の段数によって決定される遅延時間ｔｄ２を以て遅延さ
れたクロック信号が可変遅延回路２３から出力される。
遅延時間ｔｄ２は前記遅延回路１０４，１０５又は１１
３による遅延時間ｔｄ１に等しくなるように予め決定さ
れた遅延時間とされる。換言すれば、遅延時間ｔｄ２が
そのような遅延時間ｔｄ１に一致するように個々の遅延
素子ＤＬＹによって得られる遅延時間と遅延素子ＤＬＹ
の段数とが決定されている。そのような遅延時間ｔｄ２
はプロセスばらつきなどによって無視し得ない変動を受
けることがある。

【００２４】図９は、デコード出力Ｓ３が選択レベルに
されている状態においてクロック信号ＣＬＫｓとＩＣＬ
Ｋｓの位相が一致されているときの状態が示される。こ
の状態ではｔｄ１＝ｔｄ２とされている。

【００２５】図１０においてクロック信号ＩＣＬＫ２ｓ
の位相は最初ＣＬＫｓよりも遅れている。その原因は例
えば当該ディレーロックドループ回路を内蔵する周辺回
路のプロセスばらつき、そしてディレーロックドループ
回路２０に供給されるクロック信号ＣＬＫとＰＣＬＫと
の間の不所望なスキュー（位相誤差）の発生などに起因
する。この状態が位相比較回路２４によって検出される
ことによりアップ信号ＵＰがローレベルに変化される結
果、バイナリカウンタ２５がアップカウントを行い、信
号ＣＬＫｓとＩＣＬＫ２ｓとの位相差が徐々に縮めら
れ、最後にｔｄ３＝ｔｄ２＋ｔａｊ１＝ｔｄ１になった
ところで、信号ＩＣＬＫ２ｓとＣＬＫｓが同じ位相にさ
れる。

【００２６】図１１においてクロック信号ＩＣＬＫ２ｓ
の位相は最初ＣＬＫｓよりも進んでいる。その原因は例
えば図１０の場合と同じである。この状態が位相比較回
路２４によって検出されることによりダウン信号ＤＯＷ
Ｎがローレベルに変化される結果、バイナリカウンタ２
５がダウンカウントを行い、信号ＣＬＫｓとＩＣＬＫ２
ｓとの位相差が徐々に縮められ、最後にｔｄ３＝ｔｄ２
−ｔａｊ２＝ｔｄ１になったところで、信号ＩＣＬＫ２
ｓとＣＬＫｓが同じ位相にされる。

【００２７】ここで、ディレーロックドループ回路２０
における位相比較の基準は外部から与えられるクロック
信号ＣＬＫとされる。一見すると、当該クロック信号Ｃ
ＬＫをクロック入力バッファ２２で受けて得られるクロ
ック信号ＣＬＫｓをそのまま内部クロックＩＣＬＫ２の
生成に利用することが可能なようにも考えられるが、デ
ィレーロックドループ回路２０は、入力の変化に対して
遅延ループを維持するロックレンジを有する。即ち、可
変遅延回路２３によって段階的に設定可能な遅延時間の
幅で入力信号ＣＬＫ，ＰＣＬＫの位相が変動してもその
ようなわずかな変動を無視するように、位相比較回路の
精度等が決定されている。ディレーロックドループ回路
２０はそのような遅延ループに対するロックレンジを有
するので、クロック信号ＣＬＫｓを内部クロック信号の
生成に直接利用する場合に比べて内部クロック信号の安
定化を図ることができる。換言すれば、ディレーロック
ドループ回路２０が内部クロック信号ＩＣＬＫ２ｓの位
相をクロック信号ＣＬＫｓの位相に等しく制御する状態
は、位相比較回路２４によって検出可能な位相差以下の
範囲内でクロック信号ＰＣＬＫとクロック信号ＣＬＫの
位相が不所望にずれても一定に保持し、可変遅延回路２
３にて設定された遅延時間をロック状態に保つ。この点
においてディレーロックドループ回路は、外部クロック
信号に同期化される内部クロック信号を安定させること
ができる。

【００２８】図１２にはディレーロックドループ回路の
別の例が示される。同図に示されるディレーロックドル
ープ回路２０は、前記位相比較回路２４によって検出さ
れた位相差に応じた直流電位をチャージポンプ回路２７
にて生成する。チャージポンプ回路２７にて生成された
直流電位はＡ／Ｄ変換回路２８にてディジタル値に変換
され、そのディジタル値はレジスタ２９に保持され、前
記デコーダ２６に与えられる。Ａ／Ｄ変換器２８は並列
比較型で構成される。チャージポンプ回路は、図示を省
略するが、ＣＭＯＳインバータ回路を含み、そのＰチャ
ンネル型ＭＯＳトランジスタをアップ信号ＵＰで制御
し、そのＮチャンネル型ＭＯＳトランジスタをダウン信
号ＤＯＷＮの反転信号にてスイッチ制御し、ＣＭＯＳイ
ンバータの出力に積分回路を設け、それによって直流電
位を形成するように構成すればよい。図５の例ではバイ
ナリカウンタ２５のプリセットによって遅延時間の初期
値を決めたが、図１２の場合には、チャージポンプ回路
の出力を所定の直流電位に初期化するようにすればよ
い。その他の点は図５と同様であり、それと同一の回路
要素には同一符号を付してその詳細な説明を省略する。

【００２９】図１３はパワーマネージメントユニット５
からの指示によってクロック信号ＣＬＫ，ＰＣＬＫの周
波数が低下された場合におけるディレーロックドループ
回路２０の動作特性を示すタイミング図である。クロッ
クパルスジェネレータ１０においてクロック信号ＰＣＬ
ＫとＣＬＫには遅延時間ｔｄ１に相当される位相差が与
えられてクロック配線４に供給される。ディレーロック
ドループ回路２０はそのクロック信号ＰＣＬＫ，ＣＬＫ
をクロック入力バッファ２１，２２で受ける。図１３で
は便宜上、クロック入力バッファ２１，２２から出力さ
れるクロック信号ＰＣＬＫｓ，ＣＬＫｓの位相を前記ク
ロック信号ＰＣＬＫ，ＣＬＫと同一として図示してい
る。時刻ｔｉ以前においてディレーロックドループ回路
２０は前記遅延時間の補正及び保持動作によって、内部
クロック信号ＩＣＬＫ２，ＩＣＬＫ２ｓの位相をクロッ
ク信号ＣＬＫｓの位相に一致させる制御を行っている。
時刻ｔｉにパワーマネージメントユニット５からの制御
信号ＦＬＯＷにて周波数低減の指令がクロックパルスジ
ェネレータ１０に与えられると、クロック信号ＰＣＬ
Ｋ，ＣＬＫの周波数が低減される。図３及び図４の説明
から明らかなようにクロック信号ＰＣＬＫ，ＣＬＫの周
波数の低減はその出力経路を選択する動作によって行わ
れるため、当該クロック信号波形は実質的な乱れを生じ
ない。周波数が低減されても前記遅延時間ｔｄ１はその
まま保たれる。したがって、クロック信号ＰＣＬＫ，Ｃ
ＬＫの周波数が変化されたとき（相互の位相差若しくは
遅延時間は変化されない）、位相比較回路２４が検出す
る位相差には変化はなく、内部クロック信号ＩＣＬＫ
２，ＩＣＬＫ２ｓはそのような外部クロック信号ＰＣＬ
Ｋ，ＣＬＫの周波数変化に即座に追従した周波数の信号
とされる。ＰＬＬ回路における比較対象の一方は外部か
らのクロック信号であり他方は当該比較結果を反映した
内部クロック信号（帰還信号）であるから、外部クロッ
ク信号周波数の変化はＰＬＬ回路の内部制御状態に変化
を与え、同期化が安定するまでには数百サイクル分のセ
トリングタイムを要する。

【００３０】以上の説明から明らかなように、同一周波
数で一定の位相差（遅延時間）を持ったクロック信号Ｐ
ＣＬＫ，ＣＬＫをマスタクロック信号とし、周辺回路は
それをディレーロックドループ回路２０によって受ける
ことにより、クロック信号ＣＬＫに同期した内部クロッ
ク信号ＩＣＬＫ２、ＩＣＬＫ２ｓを内部の動作基準クロ
ック信号とする。位相比較回路２４によって検出された
位相差によって可変遅延回路２３に設定された遅延時間
は、その後における入力クロック信号ＣＬＫ，ＰＣＬＫ
の位相変動量がロックレンジの範囲内である限り保た
れ、内部クロック信号ＩＣＬＫ２、ＩＣＬＫ２ｓを安定
してクロック信号ＣＬＫに同期化させることができ（同
期の安定化という点ではＰＬＬ回路と同様に機能す
る）、また、外部から供給されるクロック信号周波数が
変化されたときＰＬＬ回路とは比較にならないほど即座
に内部クロック信号を追従させることができる。尚、そ
の他のディレーロックドループ回路１２，３０も以上代
表的に説明したディレーロックドループ回路２０と同様
の構成及び作用を有する。

【００３１】図１４には前記周辺回路２の一例としての
シンクロナスＳＲＡＭ（スタティック・ランダム・アク
セス・メモリ）のブロック図が示される。同図に示され
るシンクロナスＳＲＡＭは、例えばキャッシュメモリな
どに利用されるものであり、３２ビットのデータＤ０〜
Ｄ３１を並列入出力可能であって、１５ビットのアドレ
ス信号Ａ０〜Ａ１４が供給される。ＡＤＶはバースト動
作のための内部でのアドレス更新動作のイネーブル信号
であり、ＡＤＳＣは図示しないメモリコントローラから
のアクセス指示信号であり、ＢＷ０〜ＢＷ３は１エント
リ３２ビットのデータに対する書込み対象バイトを指示
する信号とみなされ、ＣＥ１，ＣＥ２，ＣＥは３本のチ
ップイネーブル信号であり。ＯＥは出力イネーブル信
号、ＡＤＳＰはマイクロプロセッサからのアクセス指示
信号であり、それらは外部から供給されるアクセス制御
信号である。アドレス信号Ａ０〜Ａ１４はアドレス入力
レジスタＡＩＲが保持する。レジスタＡＩＲによるラッ
チタイミングはアンドゲートＡＮＤ１３，ＡＮＤ１１，
及びオアゲートＯＲ１０を介して前記信号ＡＤＳＰ，Ｃ
Ｅ２，ＡＤＳＣによる指示に従う。このときのアドレス
信号が書込み動作のためのアドレス信号である場合、書
込み対象バイトを指示する信号ＢＷ０〜ＢＷ３が内部ク
ロック信号ＩＣＬＫ２に同期してバイトライトレジスタ
ＢＷＲ０〜ＢＷＲ３のオアゲートＯＲ１１〜ＯＲ１４を
介してラッチされる。信号ＡＤＳＰによる書込み指示は
一括して前記バイトライトレジスタＢＷＲ０〜ＢＷＲ３
にラッチされる。書込みデータは内部クロック信号ＩＣ
ＬＫ２に同期してデータ入力レジスタＤＩＲにラッチさ
れる。書込みデータはバイト毎にバイトライトドライバ
ＢＷＤ０〜ＢＷＤに供給されるが、バイトライトドライ
バＢＷＤ０〜ＢＷＤは、対応されるバイトライトレジス
タＢＷＲ０〜ＢＷＲ３が書込みイネーブルデータを保持
し且つイネーブルレジスタＥＲがイネーブルレベルを保
持している場合に、データ入力レジスタＤＩＲからのデ
ータが入力可能にされる。データ出力レジスタＤＯＲ
は、全てのバイトライトレジスタＢＷＲ０〜ＢＷＲ３が
ディスエーブルデータを保持し、イネーブルレジスタＥ
Ｒがイネーブルレベルを保持し、且つ、ＯＥ信号によっ
て出力イネーブルにされたとき、メモリブロックＭＢＬ
Ｋからの読み出しデータを出力可能にされる。ＣＵＮＴ
は２ビットのバイナリカウンタであり、アンドゲートＡ
ＮＤ１０から出力されるクロック信号を計数し、その計
数動作のタイミングはアンドゲートＡＮＤ１１の出力に
よって与えられる。カウンタＣＵＮＴの計数値はビット
対応で２入力型のイクスクルッシブオアゲートＥＯＲ
１，ＥＯＲ２の一方の入力に供給される。アドレス入力
レジスタＡＩＲが出力するアドレス信号Ａ０〜Ａ１４の
うち、最下位２ビットＡ０，Ａ１はイクスクルッシブオ
アゲートＥＯＲ１，ＥＯＲ２の他方の入力に供給され、
これにより、メモリアドレスの最下位２ビットは信号Ａ
ＤＳＰ又はＡＤＳＣによる連続的なメモリアクセスの指
示に従って順次更新される。

【００３２】図１５には前記メモリブロックＭＢＬＫの
一例が示される。メモリブロックＭＢＬＫはスタティッ
ク型のメモリセルＭＣがマトリクス配置されたメモリセ
ルアレイＭＡＲＹを供える。メモリセルＭＣは行毎に選
択端子がワード線ＷＬｉに接続され、データ入出力端子
が列毎に相補データ線ＢＬｊ，ＢＬｊ＊に結合される。
図１５においてメモリセルは例えば高抵抗負荷型とさ
れ、抵抗素子ＲとＮチャンネル型ＭＯＳトランジスタＱ
１との直列回路を電源端子Ｖｄｄと接地端子Ｖｓｓとの
間に一対供え、相互に一方のＭＯＳトランジスタＱ１の
ゲートが他方のＭＯＳトランジスタＱ１のドレインに結
合されてスタティックラッチを構成し、ＭＯＳトランジ
スタＱ１のドレインがＮチャンネル型の選択ＭＯＳトラ
ンジスタＱ２を介して相補データ線ＢＬｊ，ＢＬｊ＊
に、そして当該選択ＭＯＳトランジスタＱ２のゲートが
ワード線ＷＬｉに接続されて成る。相補データ線ＢＬ
ｊ，ＢＬｊ＊の一端には制御信号φにてスイッチ制御さ
れるデータ線負荷トランジスタＱ３が結合されている。
相補データ線ＢＬｊ，ＢＬｊ＊の他端はカラムスイッチ
回路ＣＳＷを構成するカラムスイッチトランジスタを介
して相補共通データ線ＣＤに結合される。本実施例に従
えば、相補共通データＣＤ線は３２対設けられている。
夫々のワード線の選択はロウアドレスデコーダＲＡＤＥ
Ｃのデコード出力に基づいて行われる。３２対の相補共
通データ線ＣＤに導通させるべき相補データ線の選択は
カラムアドレスデコーダＣＡＤＥＣによるデコード信号
にて行われる。相補共通データＣＤに読出されたデータ
はセンスアンプを含む読み出し回路ＲＣを経て前記デー
タ出力レジスタＤＯＲに与えられる。前記バイトライト
ドライバＢＷＤ０〜ＢＷＤ３からの書込みデータは書込
み回路ＷＣを経て相補共通データ線ＣＤに与えられる。

【００３３】図１６にはシンクロナスＳＲＡＭにおける
シングルリード（単純読出し）とバーストリード（連続
読出し）の動作タイミングチャートが示される。前記シ
ンクロナスＳＲＡＭは、マイクロプロセッサとの間での
データのやりとりをクロック信号ＣＬＫの立ち上がりに
同期して行う。したがって、クロック信号ＣＬＫの立ち
上がりタイミングと、データ、アドレス信号、及び制御
信号とのセットアップタイムやホールドタイムのタイミ
ング設計がシステム全体の特性を左右する大きな要因と
される。このため、クロック信号ＣＬＫと内部クロック
信号ＩＣＬＫ２との位相が等しされていることが理想と
される。シンクロナスＳＲＡＭは内部クロック信号ＩＣ
ＬＫ２の立ち上がりエッジに同期してレジスタへの情報
を取り込み、レジスタからの情報出力を制御することを
基本として動作される。図１６の最初の動作はシングル
リードであり、クロック信号ＰＣＬＫ２の立ち上がり時
に信号ＡＤＳＰ，ＣＥ１のロー状態とアドレス信号をレ
ジスタに取り込み、それによって読み出し動作とされ
る。これによってメモリアレイＭＡＲＹからデータが読
出され、出力レジスタＤＯＲへ転送される。この例では
次のクロックの立ち上がりに同期してマイクロプロセッ
サがデータを取り込む。連続読み出しの場合、ＡＤＳ
Ｃ，ＣＥ１がローレベル、ＢＷｉがハイレベルでアドレ
ス信号が取り込まれて読み出しモードとされる。単一読
み出しと同様にクロック信号の立ち上がりに同期してマ
イクロプロセッサとの間でデータの受け渡しが行われ
る。単一読み出しとの相違点は、信号ＡＤＶがローレベ
ルの時、クロック信号の立ち上がり変化を受けてバイナ
リカウンタが計数動作を行い、それによって指定される
次のアドレスのデータがメモリアレイから読出され、そ
れによって順次連続して４回データ読み出しが行われ
る。図１６においてバーストリードの最中にクロック信
号周波数が約半分に低下されている。前記ディレーロッ
クドループ回路２０の作用により、クロック信号ＣＬ
Ｋ，ＰＣＬＫの周波数が変化されても、シンクロナスＳ
ＲＡＭの内部クロック信号ＩＣＬＫ２はその変化に即座
に追従するので、バーストリード動作が途中で中断され
ることはない。

【００３４】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。例えば、
可変遅延手段による遅延時間の設定可能範囲は実施例の
如き８段階に限定されず適宜変更可能である。また周辺
回路はシンクロナスＳＲＡＭに限定されず、その他のク
ロック同期型のメモリ、タイマカウンタ、コプロセッサ
などの各種クロック同期型の半導体集積回路に変更可能
である。

【００３５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３６】すなわち、位相差検出手段は第２のクロッ
ク入力バッファを通った第２のクロック信号（ＣＬＫ
ｓ）と可変遅延手段を通った内部クロック信号（ＩＣＬ
Ｋ２ｓ）との位相差を検出し、検出された位相差を相殺
するように遅延制御手段が可変遅延手段をして内部クロ
ック信号（ＩＣＬＫ２ｓ）の遅延時間を決定するから、
内部クロック信号（ＩＣＬＫ２ｓ）の位相を前記第２の
クロック入力バッファを通った第２のクロック信号（Ｃ
ＬＫｓ）の位相と等しくすることができる。そしてこの
状態は、位相差検出手段によって検出可能な位相差以下
の範囲内で第１のクロック信号（ＰＣＬＫ）と第２のク
ロック信号（ＣＬＫ）の位相が不所望にずれても一定に
保持される。即ち、可変遅延手段にて設定された遅延時
間をロック状態に保つことができる。したがってディレ
ーロックドループ回路は、外部クロック信号に同期化さ
れる内部クロック信号を安定させることができる。ま
た、第１及び第２のクロック信号周波数が変化されたと
き（相互の位相差若しくは遅延時間は変化されない）、
位相差検出手段が検出する位相差には変化はなく、内部
クロック信号をそのような外部クロック信号の周波数変
化に即座に追従した周波数の信号とすることができる。
上記により、ＰＬＬ回路と同様に内部クロック信号を安
定化して外部クロック信号に同期化させることができ、
しかも、外部から供給されるクロック信号周波数が変化
されたときＰＬＬ回路とは比較にならないほど即座に内
部クロック信号を追従させることができるという効果を
得る。それらにより、システムのクロック信号周波数の
切換えによるシステム動作の休止期間を短くすることが
できるデータ処理システムを実現できる。

【図面の簡単な説明】

【図１】クロックパルスジェネレータをマイクロプロセ
ッサに内蔵させたマイクロコンピュータシステムの一実
施例ブロック図である。

【図２】クロックパルスジェネレータをマイクロプロセ
ッサ１から分離させたマイクロコンピュータシステムの
一実施例ブロック図である。

【図３】ＰＬＬ回路を利用したクロックパルスジェネレ
ータのブロック図である。

【図４】ＰＬＬ回路を利用しないクロックパルスジェネ
レータのブロック図である。

【図５】前記ディレーロックドループ回路の一例ブロッ
ク図である。

【図６】可変遅延回路の一例論理回路図である。

【図７】位相比較回路の一例論理回路図である。

【図８】位相比較回路の一例動作タイミングチャートで
ある。

【図９】ディレーロックドループ回路による遅延ループ
のロック動作としてクロック信号ＣＬＫｓとＩＣＬＫｓ
の位相が一致されているときの動作状態を示す説明図で
ある。

【図１０】ディレーロックドループ回路による遅延ルー
プのロック動作としてクロック信号ＩＣＬＫ２ｓの位相
が最初ＣＬＫｓよりも遅れている場合の動作状態を示す
説明図である。

【図１１】ディレーロックドループ回路による遅延ルー
プのロック動作としてクロック信号ＩＣＬＫ２ｓの位相
が最初ＣＬＫｓよりも進んでいる場合の動作状態を示す
説明図である。

【図１２】ディレーロックドループ回路の別の例を示す
ブロック図である。

【図１３】パワーマネージメントユニットからの指示に
よってクロック信号ＣＬＫ，ＰＣＬＫの周波数が低下さ
れた場合におけるディレーロックドループ回路の動作特
性を示すタイミング図である。

【図１４】周辺回路の一例であるシンクロナスＳＲＡＭ
の全体的なブロック図である。

【図１５】シンクロナスＳＲＡＭのメモリブロックの一
例説明図である。

【図１６】シンクロナスＳＲＡＭにおけるシングルリー
ドとバーストリードの動作タイミングチャートである。

【符号の説明】

１マイクロプロセッサ１０クロックパルスジェネレータ１１内部回路１２ディレーロックドループ回路２，３周辺回路２０，３０ディレーロックドループ回路２１クロック入力バッファ２２クロック入力バッファ２３可変遅延回路２４位相比較回路２５バイナリカウンタ２６デコーダ２７チャージポンプ回路２８Ａ／Ｄ変換器２９レジスタ５パワーマネージメントユニットＣＬＫクロック信号ＰＣＬＫクロック信号ＩＣＬＫ１，ＩＣＬＫ２，ＩＣＬＫ３，ＩＣＬＫ４内
部クロック信号ＤＢＵＳデータバスＡＢＵＳアドレスバス

───────────────────────────────────────────────────── フロントページの続き (72)発明者柳沢一正東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者石橋孝一郎東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者木下嘉隆東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者森田貞幸東京都小平市上水本町５丁目20番１号日立超エル・エス・アイ・エンジニアリング株式会社内 (72)発明者永井清東京都小平市上水本町５丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】第１のクロック信号と該第１のクロック
信号の周波数に等しい周波数を持ち相互に位相が一定時
間遅延された第２のクロック信号とを発生するクロック
パルスジェネレータを供え、前記第１及び第２のクロッ
ク信号を受けて相互に同期動作される夫々半導体集積回
路化された複数個の回路ユニットがバスを共有して成る
データ処理システムであって、前記回路ユニットは第１
及び第２のクロック信号を受けて内部クロック信号を形
成するディレーロックドループ回路を備え、当該ディレ
ーロックドループ回路は、第１のクロック信号を受ける
第１のクロック入力バッファと、第２のクロック信号を
受ける第２のクロック入力バッファと、前記第１のクロ
ック入力バッファの出力クロック信号を可変に遅延させ
て内部クロック信号を形成する可変遅延手段と、前記内
部クロック信号と第２のクロック入力バッファから出力
されるクロック信号との位相差を検出する位相差検出手
段と、この位相差検出手段によって検出された位相差を
相殺させるように可変遅延手段による遅延時間を制御す
る遅延制御手段と、を備えて成るものであることを特徴
とするデータ処理システム。
【請求項２】夫々半導体集積回路化された複数個の回
路ユニットがバスを共有し、一つの回路ユニットは、第
１のクロック信号と該第１のクロック信号の周波数に等
しい周波数を持ち相互に位相が一定時間遅延された第２
のクロック信号とを発生するクロックパルスジェネレー
タを供えると共に、当該第２のクロック信号に同期する
内部クロック信号を動作基準クロック信号として動作さ
れるものであり、残りの回路ユニットは、第１及び第２
のクロック信号を受けて内部クロック信号を形成するデ
ィレーロックドループ回路を備え、当該ディレーロック
ドループ回路は、第１のクロック信号を受ける第１のク
ロック入力バッファと、第２のクロック信号を受ける第
２のクロック入力バッファと、前記第１のクロック入力
バッファの出力クロック信号を可変に遅延させて内部ク
ロック信号を形成する可変遅延手段と、前記内部クロッ
ク信号と第２のクロック入力バッファから出力されるク
ロック信号との位相差を検出する位相差検出手段と、こ
の位相差検出手段によって検出された位相差を相殺させ
るように可変遅延手段による遅延時間を制御する遅延制
御手段と、を備えて成るものであることを特徴とするデ
ータ処理システム。
【請求項３】前記一つの回路ユニットはマイクロプロ
セッサであることを特徴とする請求項２記載のデータ処
理システム。
【請求項４】前記クロックパルスジェネレータは、第
１及び第２のクロック信号周波数を共に複数の周波数の
中から選択可能とされ、当該クロックパルスジェネレー
タが出力する第１及び第２のクロック信号周波数を共に
低下させる指示を与えるパワーマネージメントユニット
を備えて成るものであることを特徴とする請求項１乃至
３の何れか１項記載のデータ処理システム。
【請求項５】第１のクロック信号と該第１のクロック
信号の周波数に等しい周波数を持ち相互に位相が一定時
間遅延された第２のクロック信号とを受けて内部クロッ
ク信号を形成するディレーロックドループ回路を備え、
当該内部クロック信号に同期動作される半導体集積回路
であって、前記ディレーロックドループ回路は、第１の
クロック信号を受ける第１のクロック入力バッファと、
第２のクロック信号を受ける第２のクロック入力バッフ
ァと、前記第１のクロック入力バッファの出力クロック
信号を可変に遅延させて内部クロック信号を形成する可
変遅延手段と、前記内部クロック信号と第２のクロック
入力バッファから出力されるクロック信号との位相差を
検出する位相差検出手段と、この位相差検出手段によっ
て検出された位相差を相殺させるように可変遅延手段に
よる遅延時間を制御する遅延制御手段と、を備えて成る
ものであることを特徴とする半導体集積回路。