JP4297552B2 - セルフ・タイミング制御回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路に関し、簡単な回路構成で、短時間でロックオンすることができ、高速クロックに対して高精度にタイミング制御を行うことができるセルフ・タイミング制御回路に関する。
【0002】
【従来の技術】
最近の高速メモリデバイスとして、同期型DRAMが注目されている。この様な高速動作を行うデバイスは、コントローラからクロックに同期してコマンド信号、アドレス信号、データ信号等が供給され、クロックに同期してデータ信号が出力される。上記の様に、クロックをストローブ信号に利用することで、高速動作を実現する。
【0003】
かかるデバイスにおいて、外部から供給されるクロックを一旦内部に取り込み、ストローブ信号として制御信号を生成する場合、内部回路での遅延特性により、供給されるクロックと位相が整合しなくなる。そのために、デバイス内部には、供給されるクロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路が設けられる。
【0004】
従来の一般的なセルフ・タイミング制御回路は、供給クロックを1周期分またはその倍数分遅らせて制御クロックを生成するディレー・ロックド・ループ回路(以下単に、DLL回路)が利用される。
【0005】
図1は、従来のセルフ・タイミング制御回路であるDLL回路を示す図である。図1において、外部クロック信号CLK は、入力バッファ1を介して、可変遅延回路2および可変遅延回路4に供給されると同時に、位相比較回路7の第1入力として供給される。可変遅延回路4に入力されたクロック信号c-clk から、ダミーデータ出力バッファ5およびダミー入力バッファ6を介して、遅延クロック信号d-i-clk が生成され、その遅延クロック信号d-i-clk は、位相比較回路7の第2入力として供給される。位相比較回路7は、二つの入力信号c-clk とd-i-clk の位相を比較し、比較結果を遅延制御回路8に出力する。遅延制御回路8は、位相比較結果に応じて、可変遅延回路2および可変遅延回路4の遅延量を制御する。可変遅延回路2に入力されたクロック信号c-clk は、遅延制御回路8によって制御された遅延量を与えられた後、制御クロックn0としてデータ出力バッファ3に供給される。データ出力バッファ3は、供給された制御クロック信号n0に同期して、データDATAをとりこみ外部へデータ出力データDout として出力する。
【0006】
尚、制御クロックn0が、入力バッファのストローブ信号として利用される場合は、ダミーデータ出力バッファ5は不要である。
【0007】
かかるDLL回路は、例えば、本出願人が既に出願した特願平8−339988(平成8年12月19日出願、特開平10−112182、平成10年4月28日公開)に詳細に記載されている。
【0008】
【発明が解決しようとする課題】
しかしながら、上記のDLL回路では、可変遅延回路2,4は多数の単位遅延回路を直列に接続した構成を有する。従って、生成される制御クロックのタイミングを高精度に制御するためには、単位遅延回路の遅延量を小さくしてその回路数を多くする必要がある。そのため可変遅延回路が大規模化し、チップ上の占有面積が大きくなり、集積回路デバイスの高集積化を妨げる一因となる。
【0009】
更に、例えば100MHzを超える動作速度に対応するためには、極めて高い精度のタイミング制御が必要となるが、可変遅延回路を大規模化しても、単位遅延回路の遅延量を可変単位としたデジタル式のタイミング制御を行なう限り、単位遅延回路の遅延量より細かい精度でのタイミング制御には対応できない。
【0010】
また、電源投入時やパワーダウン状態から復帰した場合は、従来のDLL回路は、一旦リセットされてから位相が一致する様にフィードバック動作を行うので、ロックオンするまで長時間を要する問題がある。
【0011】
そこで、本発明の目的は、回路規模が小さく且つ高精度で制御クロックのタイミングを制御することができるセルフ・タイミング制御回路を提供することにある。
【0012】
更に、本発明の目的は、アナログ式で制御クロックのタイミングを制御することができるセルフ・タイミング制御回路を提供することにある。
【0013】
更に、本発明の目的は、リセットされてから短期間でロックオン状態になることができるセルフ・タイミング制御回路を提供することにある。
【0014】
【課題を解決するための手段】
本発明にかかるセルフ・タイミング制御回路は、基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路を有する。このクロック周期カウント回路により、基本クロックの周期に対応する期間のカウント値が計測される。更に、基本クロックに同期して発振パルスのカウントを開始し、クロック周期カウント値までカウントしたタイミングで、制御クロックを生成する制御クロック生成部を有する。その結果、計測されたカウント値になるまでカウントする時間だけ基本クロックから遅延した制御クロックが生成され、制御クロックは基本クロックから1周期またはその整数倍遅れたタイミングを有する。
【0015】
この構成によれば、リセット時において、供給される基本クロックの周期に対応する期間に、制御クロック生成部の遅延時間が設定されるので、ロックオンになるまでの期間を短くすることができる。
【0016】
別の発明にかかるセルフ・タイミング制御回路は、更に、基本クロックに同期して発振パルスのカウントを開始し、基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路を有する。そして、発振器制御信号に従って、調整用カウント値が前記クロック周期カウント値に整合する様に、上記の発振パルスの周波数が制御される。
【0017】
従って、従来の如く大規模な可変遅延回路とそれに伴う遅延制御回路を設ける必要がない。また、発振器の周波数の調整は、微調整が比較的容易にできるので、タイミングの調整可能な範囲を狭くすることができ、高精度のタイミング制御を可能にする。
【0018】
更に、別の発明では、上記の発振クロックの周波数を、クロック周期カウント値の大または小に応じて、高周波数または低周波数に可変制御する。こうすることにより、内蔵されるカウンタの段数を増やすことなく、幅広い基本クロックの周波数に対応して、制御クロックを生成することができる。そのためには、発振クロックを生成する発振器を複数種類設け、クロック周期カウント値の大、小に応じて、その発振器を切換するようにする。或いは、発振器内部の動作を切換可能にする。
【0019】
上記の目的を達成する為に、本発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有することを特徴とする。
【0020】
かかる構成によれば、基本クロックの周期に対応する期間を計測して、その後、その計測結果に従って基本クロックを遅延させるので、生成される制御クロックは基本クロックから周期に対応する期間分だけ遅延したクロックとなる。
【0021】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とする。
【0022】
上記の構成によれば、基本クロックの周期に対応する期間を計測して、その後、その計測結果に従って基本クロックを遅延させ、更に、その後の基本クロックの周期に対応する期間に対応させて発振パルスの周波数をアナログ的に制御することで、供給される基本クロックの周期に対応する期間に制御クロックの遅延時間を正確に整合させることができる。
【0023】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間発振パルスを生成する第1の発振器と、前記第1の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第1のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを含む制御クロック生成部とを有し、
前記第1のカウンタのオーバフロー動作の有無に応じて、前記第1及び第2の発振器の周波数を低下または上昇させること特徴とする。
【0024】
上記の構成によれば、供給される基本クロックの周期の長短に柔軟に対応することができる。
【0025】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第1の発振器と、前記第1の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第1のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第3の発振器と、前記第3の発振器が生成する発振パルスをカウントする第3のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第3のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第1のカウンタのオーバフロー動作の有無に応じて、前記第1及び第2の発振器の周波数を低下または上昇させること特徴とする。
【0026】
上記の構成によれば、供給される基本クロックの周期の長短に柔軟に対応することができる。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【0028】
図2は、本発明のセルフ・タイミング制御回路の概略図である。図2に示した概略構成によれば、セルフ・タイミング制御回路は、外部から供給される基本クロックCLKと所定の位相関係をもって同期する制御クロックN13を生成する。制御クロックN13は、例えば、基本クロックCLKの立ち上がりエッジに同期して立ち上がる1周期遅れのクロックであり、制御クロックN13の立ち上がりエッジに応答して、データDATAがデータ出力バッファ13から出力データDout として出力される。従って、制御クロック生成部11は、基本クロックCLKの1周期から入力バッファ12と出力バッファ13の遅延時間を除いた時間だけ、クロックCLK1を遅延させる機能を有する。基本クロックCLKに同期して、内部の入力バッファから入力信号を取り込む為に制御クロックN13を生成する場合は、制御クロック生成部11の遅延時間は、基本クロックCLKの1周期から入力バッファ12の遅延時間を除いた時間になる。
【0029】
図2のセルフ・タイミング制御回路は、クロックCLK1の周期に対応する期間、発振パルスN7をカウントして、クロック周期カウント値N8を生成するクロック周期カウント回路10と、クロックCLK1に同期して発振パルスN12のカウントを開始し、クロック周期カウント値N8までカウントしたタイミングで、制御クロックN13を生成する制御クロック生成部11とを有する。クロック周期カウント回路10には、リセット信号RESETに応答して、クロックCLK1の1周期分に相当するパルス幅(より正確には、制御クロック生成部11の遅延時間分のパルス幅)のクロックN6を、1ショットだけ形成する1ショットクロック発生部18と、クロックN6の期間だけ発振動作する発振器19と、その発振パルスN7の数をカウントするアップカウンタ20とが含まれる。かかる構成により、クロック周期カウント回路10は、リセット信号に応答して、供給される基本クロックCLKの周期に対応する期間での発振パルスN7の個数を、アップカウンタ20のカウンタ値N8として生成する。このクロック周期カウント値N8は、ダウンカウンタ26に設定される。
【0030】
また、制御クロック生成部11は、クロックCLK1の立ち上がりエッジで発振を開始する発振器25と、その発振クロックN12をクロック周期カウント値N8までカウントするダウンカウンタ26とを有する。そして、ダウンカウンタ26が、クロック周期カウント値N8をカウントし終わるタイミングで、制御クロックN13が出力される。従って、基本クロックCLK1の立ち上がりエッジから、リセット時に計測したクロックの周期に対応する期間だけ遅延して、制御クロックN13が生成される。その結果、制御クロックN13は、基本クロックCLK1の立ち上がりエッジに同期したクロックとして、出力バッファ13の動作タイミングを制御する。
【0031】
図3は、第2の発明のセルフ・タイミング制御回路の概略図である。このセルフ・タイミング制御回路は、基本クロックCLKと所定の位相関係をもって同期する制御クロックN13を生成する。そして、クロック周期カウント回路10は、リセット信号RESETに応答して、クロックCLK1の周期に対応する期間、発振パルスN7をカウントして、クロック周期カウント値N8を生成する。また、遅延時間調整回路14は、クロックCLK1に同期して発振パルスN9のカウントを開始し、基本クロックの周期に対応する期間の終了時の調整用カウント値N10に応じて、発振器制御信号N11を生成する。更に、制御クロック生成部11は、クロックCLK1に同期して発振パルスN12のカウントを開始し、クロック周期カウント値N8までカウントしたタイミングで、制御クロックN13を生成する。そして、遅延制御調整回路14及び制御クロック生成部11がカウントする発振パルスN9、N12の周波数が、発振器制御信号N11により、調整用カウント値N10がクロック周期カウント値N8に整合する様に制御される。
【0032】
図3のクロック周期カウント回路10と制御クロック生成回路11の構成は、発振器の周波数が発振器制御信号N11により制御されていることが、図2の例と異なる。図3の例では、入力バッファ12の出力クロックCLK1が遅延パルス生成部15に供給され、クロック周期から入力バッファ12とデータ出力バッファ13の遅延時間を除いたパルス幅のクロックN5が生成される。このクロックN5から、リセット信号RESETに応答して、1ショットのパルス信号N6が生成され、クロック周期カウント値N8のカウントに利用される。
【0033】
遅延時間調整回路14は、常時、クロックN5のパルス幅の期間だけ発振器21が発振パルスN9を生成し、クロック周期カウント値N8が設定されているダウンカウンタ22がその発振クロックN9をダウンカウントする。そして、クロックN5の立ち下がりエッジのタイミングで、調整用のカウント値N10が出力される。より正確には、そのタイミングでHレベルまたはLレベルの信号N10が出力される。この信号N10に従って、発振器制御部23は、発振器の周波数を制御する発振器制御信号N11を生成する。この発振器制御信号N11により、それぞれの発振器19,21,25の周波数が、ダウンカウンタ22の出力N10がクロックN5の周期の終了時において、ちょうどクロック周期カウント値に整合するように、制御される。その結果、同じ周波数の発振クロックN12をカウントしているダウンカウンタ26が生成する制御クロックN13のタイミングは、クロックN5の周期の終了時のタイミングと同じ制御される。
【0034】
上記の構成であれば、リセット信号に応答して、制御クロック生成回路11における遅延時間が、ラフに設定される。その後は、供給されるクロックCLKの周期に応じて発振器の周波数が制御されて、その周期に応じた遅延時間に、上記制御クロック生成回路11の遅延時間が制御される。発振器の周波数の制御は、後述するとおり略アナログ的に行うことができるので、タイミングの制御を小規模な回路で高精度の行うことができる。
【0035】
[第1の実施の形態例]
図4は、本発明の第1の実施の形態例のセルフ・タイミング制御回路の詳細構成図である。また、図5,6,7は、第1の実施の形態例の動作タイミングチャート図である。この第1の実施の形態例は、図3に示した第2の発明に対応する実施の形態例である。以下、これらの図を参照して、詳細に説明する。
【0036】
本実施の形態例は、図3と同様に、クロック周期カウント回路10、遅延時間調整部14及び制御クロック生成部11から構成される。外部クロック信号CLK は、入力バッファ12を介して1/2分周器9に供給される。1/2分周器9は、クロック信号N1の1周期分のパルス幅を持った1/2分周クロックN2を生成する。1/2分周クロックN2は、ダミー遅延回路15で遅延したクロック信号N3と共にNAND回路16に入力される。NAND回路16の出力N4は、インバータ17を介して、1ショットクロック発生器18および発振器21に供給される。クロック信号N5のパルス幅は、図5に示されるように、1/2分周クロックN2のパルス幅よりもダミー遅延回路15の遅延量分短くなる。このダミー遅延回路15の遅延時間は、例えば、入力バッファ12,1/2分周器9及びデータ出力回路13の遅延時間に設定される。また、1/2分周クロックN2および1/2 分周クロックの反転信号N14は、遅延クロック生成部11内の発振器25および発振器28にそれぞれ供給される。
【0037】
[クロック周期カウント動作(図5参照)]
集積回路デバイスに電源が印加されクロックCLKが供給されはじめると、まず、ダウンカウンタ((1) 〜(3) )22,26,29の初期値設定が行なわれる。初期値設定の際には、リセット信号RESET が1ショットクロック発生器18と、アップカウンタ20と、発振器制御部23にそれぞれ供給される。
【0038】
1ショットクロック発生器18は、リセット信号RESET が供給されてから1周期後に、クロック信号N5の1パルス分だけの信号N6を、発振器19に供給する。発振器19は、信号N6の立ち上がりエッジに同期してパルス信号の発生を開始する。そして、信号N6がHレベルになっている間、発振パルス信号N7を発生して、アップカウンタ20に供給する。尚、1ショットクロック発生器18および発振器19の構成例および動作については、後述する。
【0039】
アップカウンタ20は、発振器19からの発振パルス信号N7の立ち上がりエッジをカウントアップし、その結果算出されたパルス数N8を、ダウンカウンタ初期値としてダウンカウンタ((1) 〜(3) )22,26,29に供給する。図5の場合には、6個の立ち上がりエッジがカウントされ、00110 というバイナリデータN8が、ダウンカウンタ((1) 〜(3) )22,26,29に設定される。
【0040】
[発振器の周波数制御(図6参照)]
上記クロック信号N5は、遅延時間制御部14内の発振器21に供給され、クロック信号N5の反転信号は、ダウンカウンタ22にリセット信号として供給される。発振器21は、供給されたクロック信号N5の立ち上がりエッジに同期してパルス信号N9の発生を開始する。そして、クロック信号N5がHレベルになっている間、パルス信号N9を発生しダウンカウンタ22に供給する。ダウンカウンタ22は、発振器21から供給されるパルス信号N9の立ち上がりエッジを初期値のN8=6からカウントダウンする。クロック信号N5の立ち下がりエッジでカウントダウンが終了するが、0までカウントダウンされた場合はHレベルの信号N10が、0に到達しない場合はLレベルの信号N10が出力され、発振器制御部23に供給される。ダウンカウンタ22は、クロック信号N5の立ち下がりのタイミングでリセットされ、リセット後、信号N10はLレベルになり、カウンタ数値は初期値に戻される。
【0041】
ダウンカウンタ22の出力信号N10の、リセット時のレベルに基づいて、発振器制御信号N11を各発振器((0) 〜(3) )19,21,25,28に供給することにより、発振器制御部23は、各発振器で発生するパルス信号N7、N9,N12、N15の周波数を微調整する。図6に示される通り、信号N10がHレベルの時には、発振器からのパルス信号周波数を低く、Lレベルの時には発振器からのパルス信号周波数を高くするように制御される。発振器制御部23は、この動作を繰り返して、図6に示すように、パルス信号N5の立ち下がりエッジと、発振器21で発生する最後のパルス信号N9の立ち上がりエッジを一致させる。
【0042】
[データ出力タイミング制御(図7参照)]
1/2 分周クロックN2は、発振器25に供給され、1/2 分周クロックN2の反転信号/N2は、ダウンカウンタ26にリセット信号として供給される。発振器25は、供給された1/2 分周クロックN2の立ち上がりエッジに同期して、パルス信号N12の出力を開始する。そして、1/2 分周クロックN2がHレベルになっている間、パルス信号N12を発生して、ダウンカウンタ26に供給する。ダウンカウンタ26は、発振器25からのパルス信号N12の立ち上がりエッジを、初期値N8=6からカウントダウンする。カウンタ値が0に到達すると、Hレベル信号N13が後段のNOR回路31に供給される。ダウンカウンタ26は、1/2 分周クロックN2の立ち下がりのタイミングでリセットされ、ダウンカウンタ26の出力信号N13はLレベルになり、カウンタ値は初期値に戻される。
【0043】
発振器28およびダウンカウンタ29の動作は、発振器25およびダウンカウンタ26と基本的には同様である。ただし、異なるのは、発振器28およびダウンカウンタ29に入力される信号N14、/N14が、発振器25およびダウンカウンタ26にそれぞれ入力される信号N2,/N2のそれぞれ反転信号という点である。そのため、ダウンカウンタ26およびダウンカウンタ29からのパルス信号N13、N16は、図7に示される通り、外部クロック信号CLK を基準にして360 度の位相差で交互に発生する。
【0044】
ダウンカウンタ26およびダウンカウンタ29からの出力信号N13,N16は、NORゲート31とインバータ32により、論理和がとられ、制御クロックN17が生成される。これにより制御信号N17は、外部クロックCLK と同じ周期をもち、立ち上がりエッジのタイミングが一致したパルス信号となって、データ出力バッファ13に供給される。データ出力バッファ13は、供給された制御クロック信号N17に同期して、データDATAをとりこみ、外部へ出力Dout として出力する。
【0045】
データ出力Doutのタイミングは、対応する外部クロック信号CLK の立ち上がりエッジに対して、360 度の位相差を持つ。その位相差の内訳は、図7に示すように、(a) 入力バッファ12(正確には1/2分周器も含む)による遅延、(b) 発振器25,28およびダウンカウンタ26,29による遅延、(c) データ出力バッファ13による遅延である。本実施例においては、"(a)入力バッファ12による遅延" と" (c) データ出力バッファ13による遅延" は、ダミー遅延回路15で模擬的に生成される。更に、制御クロック生成部11内での"(b)発振器およびダウンカウンタによる遅延" を、発振器制御部23による発振器制御信号N11を用いて、アナログ式に調整することにより、極めて精度の高いセルフ・タイミング制御回路を提供することができる。発振器の周波数の制御については後述する。
【0046】
尚、制御クロック生成部11の発振器25,28とダウンカウンタ26,29とを2層ではなくN層構成にすることで、さらに基本となる外部ブロックCLKと360/2Nの位相差の制御クロックを生成することができる。
【0047】
[1ショットクロック発生器18の構成例および動作]
図8は、1ショットクロック発生器18の構成例を示す図である。図9は、その動作タイミングチャート図である。1ショットクロック発生器18は、リセット信号RESET の発生後に、クロック信号N5と同じパルス幅のパルス信号N6を、リセット信号RESET の発生後に1個だけ生成して、発振器19に供給する回路である。
【0048】
リセット信号RESET が発生すると、NMOSトランジスタ41がオンになる。このとき、PMOSトランジスタ40はオフになっているため、信号N20はLレベルとなる。信号N20はラッチ回路42にラッチされ、その出力N21はHレベルとなり、NAND回路43に供給される。NAND回路43には、リセット信号RESET 発生直後に発生するクロック信号N5も入力される。このとき信号N21はHレベルであるため、NAND回路43はクロック信号N5の反転信号N22を出力する。
【0049】
パルス信号N22の立ち上がりエッジに同期して、パルス発生回路44から負のパルス信号N24が発生して、PMOSトランジスタ40に供給される。これにより、PMOSトランジスタ40はオンとなる。このとき、NMOSトランジスタ41はオフになっているので、ノードN20はHレベル、ラッチ回路42の出力N21はLレベルとなる。これにより、クロック信号N5のレベルに関わりなく、NAND回路43からHレベルの信号N22が出力されることになり、リセット信号RESET 発生前の状態に戻る。
【0050】
パルス発生回路44で発生した負のパルス信号N24は、インバータ45を介して正のパルス信号N25となり、NMOSトランジスタ46をオンにする。このとき、PMOSトランジスタ47はオフになっているため、ノードN26はLレベルとなる。そして、信号N26はラッチ回路48にラッチされ、その出力N27はHレベルとなり、NAND回路49に供給される。NAND回路49には、リセット信号RESET 後に発生した2つ目のクロック信号N5も入力される。このとき、信号N27はHレベルであるため、NAND回路49は、クロック信号N5の反転信号N28を出力する。この信号N28は、インバータ51を介することにより、クロック信号N5と同じパルス幅を持ったパルス信号N6として、発振器19に供給される。
【0051】
パルス信号N28の立ち上がりエッジに同期して、パルス発生回路50から負のパルス信号N29が発生して、PMOSトランジスタ47をオンにする。このとき、NMOSトランジスタ47はオフになっているので、ノードN26はHレベル、ラッチ回路48の出力N27はLレベルとなる。これにより、クロック信号N5のレベルに関わりなく、NAND回路49からHレベルが出力N28されることになり、リセット信号RESET の発生前の状態に戻る。
【0052】
以上の通り、図9に示した1ショットクロック発生器18は、1つ目のクロック信号N5の立ち下がりエッジより前に、リセット信号RESET が発生すると、それを前段の回路が検出してラッチし、2つ目のクロック信号N5の立ち上がりエッジと立ち下がりエッジに同期した1ショットクロックN6を生成する。クロック信号N5の最初の立ち下がりエッジ後に、リセット信号RESET が発生する場合は、図9の2つ目のクロックN5の立ち上がりエッジで検出し、図示しない3つ目のクロックN5に同期した、1ショットクロックN6を生成する。
【0053】
[発振器の構成例および動作]
図10は、発振器19,21,25,28の構成例を示す図である。また、図11は、その動作タイミングチャート図である。
【0054】
発振器19,21,25,28は、基本的には、インバータ60、61およびNAND回路62から成るマルチバイブレータである。さらに、NAND回路62は、NAND回路65と共にRSフリップフロップ回路を構成する。入力されるクロック信号(N2/N5/N6/N14)がHレベルになると、RSフリップフロップ回路62,65にセット信号が入力されて、NAND回路65の出力がHレベルとなる。これによって、NAND回路62が開き、マルチバイブレータのパルス出力がインバータ63を介して発振パルスAとして出力される。クロック信号(N2/N5/N6/N14)がLレベルになると、出力AがLレベル、つまりNAND回路62の出力がHレベルになった時点で、NAND回路65の出力がLレベルとなる。そのため、出力端子Aからのパルス出力が停止する。
【0055】
マルチバイブレータを構成しているインバータ60,61およびNAND回路62は、PMOSトランジスタ66,67,68を介してそれぞれ電源が供給され、NMOSトランジスタ69,70,71を介してそれぞれ接地される。上記PMOSトランジスタ66,67,68のゲート電圧として、発振器制御信号N11(/OUT) が、NMOSトランジスタ69,70,71のゲート電圧として、発振器制御信号N11(OUT)が、それぞれ供給される。
【0056】
パルス信号N5の立ち下がりのタイミングよりも、発振器21で発生する最後のパルス信号N10の立ち上がりのタイミングの方が早い場合、発振器制御信号N11(/OUT)の電圧レベルが上昇し、信号N11(OUT )の電圧レベルが下降する。それに伴い、インバータ60,61およびNAND回路62の出力信号の立ち上がり時間及び立ち下がり時間が長くなり、発振器の周波数が減少する。即ち、発振器の低速化の制御が行われる。
【0057】
一方、パルス信号N5の立ち下がりのタイミングよりも、発振器21で発生する最後のパルス信号N10の立ち上がりのタイミングの方が遅い場合、発振器制御信号N11(/OUT)信号の電圧レベルが下降し、信号N11(OUT )信号の電圧レベルが上昇する。それに伴いインバータ60,61およびNAND回路62の出力信号の立ち上がり時間及び立ち下がり時間が短くなり、発振器の周波数が増加する。即ち、発振器の高速化の制御が行われる。
【0058】
このようにして、パルス信号N5の立ち下がりエッジと、発振器21で発生する最後のパルス信号の立ち上がりエッジが一致するように、全ての発振器19,21,25,28で発生するパルス信号の周波数が調整される。
【0059】
図12は、アップカウンタ20用の発振器19の第2の構成例を示す図である。また、図13は、その動作タイミングチャート図である。この第2の構成例は、図10の構成例に、追加パルス発生部75を追加したものである。1ショットのクロック信号N6の立ち下がり時に、出力端子Aの信号レベルがHレベルの場合(図13中のケース1)は、図10の発振器の動作と同じである。1ショットのクロック信号N6の立ち下がり時に、出力端子Aの信号レベルがLレベルの場合(図13中のケース2)は、追加パルス発生部75からパルス信号が1個発生して、マルチバイブレータからのパルス信号N36に追加されて、出力端子Aから出力される。ケース1の場合は、6個めのパルスの立ち上がりエッジがクロック信号N6の立ち下がりエッジに最も近くなる。ケース2の場合は、7個めのパルスの立ち上がりエッジの方が、クロック信号N6の立ち下がりエッジに最も近くなる。本構成例により、クロック信号N6の立ち下がりエッジに最も近い立ち上がりエッジを持つパルス数を、ダウンカウンタ22,26,29の初期値として設定することができる。従って、発振器制御部23による発振器周波数の調整は、初期値の状態から比較的少ない変動になるので、周波数の調整を、更に容易に行なうことができる。
【0060】
クロック信号N6の立ち下がりのタイミングで、出力端子Aのレベルがラッチ回路76に保持され、ケース2では、図13に示される通り、ノードN31はHレベルとなる。そして、クロック信号N6のLレベルに応答して、ラッチ回路77がその状態を取り込み、ノードN32はLレベルになる。そして、パルス発生回路78により、ノードN34にはインバータ3個分の幅のパルスが発生し、出力端子Aに最後の発振パルスとして加えられる。この7個目のパルス信号Aの立ち上がりエッジは、6個目の立ち上がりエッジよりも、クロックN6の立ち下がりエッジに近い。その分、発振器の周波数の調整幅を少なくすることができる。
【0061】
[発振器制御部の構成例および動作]
図14は、発振器制御部23の構成例を示す図である。また、図15は、その動作タイミングチャート図である。発信器制御部23は、ダウンカウンタ22から供給される信号N10のレベルに基づいて、発振器制御信号N11(/OUTおよびOUT)を生成する回路である。本構成例では、ダウンカウンタ22の初期値は、前述の通り6に設定されている。
【0062】
発信器制御部23は、リセット信号/N5の立ち上がりエッジのタイミングでの信号N10のレベルに応じて、ノードCのチャージアップ用ポンプ回路86またはチャージダウン用ポンプ回路87を駆動して、ノードCの電位を上昇または下降させる。それに従って、トランジスタ88,89で構成される差動回路の出力/OUTとその反転出力OUTのレベルを、アナログ的に上昇または下降させる。この出力/OUT,OUTが、周波数制御信号N11として、前述の発振器に供給され、周波数の制御に利用される。次に、具体的な動作について説明する。
【0063】
ケースAの場合
ケースAの場合は、リセット信号/N5の立ち上がりエッジの時点で、ダウンカウンタ22が6のカウントダウンを終了している場合である。パルス信号N5が立ち下がる前に発振器21からのパルス信号N9の立ち上がりエッジが6個カウントされると、ダウンカウンタ22のカウンタ値が0までカウントダウンされる。それに伴い、ダウンカウンタ22から発振器制御部23にHレベルの信号N10が出力される。そして、パルス信号N5の立ち下がりエッジで、ダウンカウンタ22へのリセット信号/N5もHレベルとなり、発振器制御部にも供給される。ダウンカウンタ22の出力信号N10は、NAND回路82にはインバータ81を介して、NAND回路83にはそのまま供給される。ダウンカウンタ22へのリセット信号/N5は、NAND回路82、83にそのまま供給される。
【0064】
本ケースAの場合、NAND回路82の出力N41はHレベルのままである。そのため、パルス発生回路84の出力N43もLレベルのままでパルス信号は発生しない。従って、チャージアップ用ポンプ回路86は動作しない。
【0065】
一方、NAND回路83の出力N44は、パルス信号N5の立ち下がりエッジでLレベルになる。それに伴い、パルス発生回路85からパルス信号N46が発生して、チャージダウン用ポンプ回路87に供給される。チャージダウン用ポンプ回路87のインバータ出力側の電圧レベルが下がるため、チャージアップ用ポンプ回路およびC点を介して、チャージダウン用ポンプ回路87に電荷が供給される。C点の上流にあるNMOSトランジスタ91はオフになっているので、C点の電圧レベルも減少し、それに伴いNMOSトランジスタ88のドレイン電流も減少する。これにより発振器制御信号N11(/OUT)の信号レベルが増加し、NMOSトランジスタ90のゲート電圧も増加する。NMOSトランジスタ90のゲート電圧の増加により同ドレイン電流が増加するため、発振器制御信号N11(OUT )の信号レベルは減少する。レベル増加する信号/OUTとレベル減少する信号OUT は、前述したように発振器19,21,25,28に供給されて、発振器を低速化させ、発振器パルス信号の周波数を減少させる。
【0066】
ケースB
パルス信号N5が立ち下がるまでに発振器21からのパルス信号N9の立ち上がりエッジが6 個カウントされない場合、ダウンカウンタ22のカウンタ値は0までカウントダウンされない。そのため、ダウンカウンタ22から発振器制御部23への出力信号N10はLレベルのままである。パルス信号N5の立ち下がりエッジでダウンカウンタ22へのリセット信号/N5はHレベルとなり、発振器制御部23にも供給される。
【0067】
本ケースBの場合、NAND回路83の出力N44はHレベルのままである。そのため、パルス発生回路85の出力もLレベルのままでパルス信号N46は発生しない。一方、NAND回路82の出力N41は、パルス信号N5の立ち下がりエッジでLレベルになる。それに伴い、パルス発生回路84からパルス信号が1個発生してチャージアップ用ポンプ回路86に供給される。チャージアップ用ポンプ回路86のインバータ出力側の電圧レベルが下がるため、チャージアップ用ポンプ回路86に電荷が流入し、それに伴いC点の電圧レベルが増加する。その結果、NMOSトランジスタ88のドレイン電流が増加して、発振器制御信号N11(/OUT)の信号レベルおよびNMOSトランジスタ90のゲート電圧が減少する。NMOSトランジスタ90のゲート電圧の減少により同ドレイン電流が減少するため、発振器制御信号N11(OUT )の信号レベルは増加する。レベル減少する信号/OUTとレベル増加する信号OUT は、前述したように発振器19,21,25,28に供給されて、発振器を高速化させ、発振器パルス信号の周波数を増加させる。
【0068】
また、リセット信号RESET が発生すると、NMOSトランジスタ91がオンになる。それにより、C点の電圧レベルが基準電圧VREF にリセットされ、発振器制御信号N11(/OUT,OUT)のレベルも初期値に設定される。
【0069】
[第2の実施の形態例]
図16は、第2の実施の形態例のセルフ・タイミング制御回路の構成図である。この実施の形態例は、図2で示した発明の概略図に対応する。そして、図16中では、図4の第1の実施の形態例と対応する部分には、同じ引用番号を付した。図16から明らかな通り、基本クロックCLKの周期よりも、ダミー遅延回路15の遅延時間分短い対応する周期を、発振器19の発振パルスN7でカウントし、クロック周期カウント値N8を計測する。そして、そのカウント値N8を、制御クロック生成部のダウンカウンタ26,29にそれぞれ設定する。その後、供給される基本クロックCLKに同期して、それぞれの発振器25,28が発振を開始し、それぞれのダウンカウンタ26,29がカウントし終わるタイミングで、制御クロックN13,N16を出力する。供給される基本クロックCLKの周期が、リセット時以降大きく変動しない場合は、図16の如く、図4から遅延時間調整部14がなくても良い。また、リセット信号RESETを内部で頻繁に生成することで、カウント値N8を頻繁に再設定することで、クロックCLKの周期の変動に追従することもできる。
【0070】
[第3の実施の形態例]
第3の実施の形態例は、外部クロックCLKの立ち上がりエッジ(0度) に加えて、立ち下がりエッジ(180度) でも制御クロックを生成するセルフ・タイミング制御回路である。この制御クロックを使用することで、データ出力バッファ13は、外部クロックCLKの位相0度と180度とに同期して、データ出力することができ、いわゆるDDR(Double Data Rate ) に対応することができる。また、この制御クロックを利用すれば、外部クロックCLKの立ち上がりエッジとたち下がりエッジに同期して、コマンド信号等を取り込むことができ、将来の同期型DRAMに適用することができる。
【0071】
[セルフ・タイミング制御回路全体の構成および動作]
図17は、第3の実施の形態例のセルフ・タイミング制御回路の全体構成図である。図17において、クロック周期カウント回路10及び遅延時間調整回路14と、制御クロック生成部11に加えて、180度用の遅延時間調整回路100が設けられる。クロック周期カウント回路10及び遅延時間調整回路14は、図4に示した第1の実施の形態例と同じである。そして、制御クロック生成部11には、180度で制御クロックが生成される様に、ダウンカウンタが追加される。
【0072】
図18は、図17における180度用の遅延時間調整回路100の拡大図である。また、図19は、図17における制御クロック生成部11の拡大図である。そして、図20,21は、それらの動作タイミングチャート図である。
【0073】
全体の動作の概略を説明すると、クロック周期カウント回路10は、基本クロックCLKの周期に対応する期間のカウント値を計測して、クロック周期カウント値N8を設定する。360度用の遅延時間調整回路14は、クロックCLKの周期に対応する期間のカウント値が、設定したクロック周期カウント値N8に整合するように、発振器制御信号N11を生成する。この発振器制御信号N11により、制御クロック発生回路11内の初段の発振器25,28の周波数が制御される。更に、180度用の遅延時間調整回路100は、クロックCLKの周期の間、発振パルスをカウントし、クロック半周期カウント値N124を生成する。発振器119の発振パルスを1/2分周したパルスを、アップカウンタ120がカウントすることにより、半周期分のカウント値N124を生成することができる。この半周期カウント値N124が、制御クロック発生回路11内の後段のダウンカウンタ126,129に設定される。そして、360度毎に生成されるクロックN13とN16の立ち上がりタイミングから、それぞれの半周期カウント値カウントしたタイミングで、ダウンカウンタ126,129がそれぞれ制御クロックN131,N132を生成する。この制御クロックN131,N132を合成することで、基本クロックCLKの0度と180度の位相に同期した制御クロックN134が生成される。
【0074】
180度用の遅延時間制御回路100は、基本クロックCLKの360度毎に生成されるクロックN13,N16の間に、180度毎のクロックを生成するための回路であるので、基本クロックCLKの周期と同じパルス幅を持つクロックN2を基準にして、遅延時間の調整が行われる。180度用の発振器調整信号N128は、発振器119,121及び125,128に供給される。
【0075】
図17の第3の実施の形態例の詳細な動作は、以下の通りである。外部クロック信号CLKの周期から入力バッファ12、1/2分周器14及びデータ出力バッファ13の遅延時間を除いたパルス幅のクロックN5が生成され、そのクロックN5のパルス幅の間の発振パルスの数がカウントされ、クロック周期カウント値N8が、クロック周期カウント回路10により生成される。この動作は、第1の実施の形態例と同じである。また、360度用の遅延時間調整回路14の動作も、第1の実施の形態例と同じである。
【0076】
[ダウンカウンタ初期値設定]
ダウンカウンタ22,26,29の初期値設定は、第1実施例のものと同様である。一方、第3の実施の形態例で追加されたダウンカウンタ122,126,129の初期値設定も、基本的には第1実施例のものと同様である。ただし、図17に示される通り、アップカウンタ120およびダウンカウンタ122の前段に、1/2 分周器103,104がそれぞれ設けられている点、1ショット発生器118に入力されるクロック信号N2がダミー遅延を介さないクロックN2である点が異なる。
【0077】
1ショットクロック発生器118は、リセット信号RESET が供給された後に、クロック信号N2を1パルス分(N121)だけ発振器119に供給する。発振器119は、パルス信号N121の立ち上がりエッジに同期してパルス信号N122の発生を開始する。そして、発振器119は、パスル信号N121がHレベルになっている間パルス信号N122を発生して、1/2 分周器103に供給する。1/2 分周器103は、発生したパルス信号N122を1/2 分周して、分周パルスN123をアップカウンタ120に供給する。1ショットCLK 発生器18、118は、図8に示した第1の実施の形態例のものと同様である。
【0078】
図20に示される通り、アップカウンタ120は、1/2 分周器103を介した発振器119からのパルス信号N123の立ち上がりエッジをカウントアップし、その結果算出されたパルス数を、ダウンカウンタ初期値N124としてダウンカウンタ122,126,129に供給する。図20に示される例では、4個のパルスがカウントされるたので、00100 というバイナリデータN124が、ダウンカウンタ122,126,129に設定される。この設定値N124は、外部クロックCLKの1/2 周期分(180度分) の遅延量に相当する。
【0079】
[発振器周波数制御]
発振器制御部23,123の構成例および動作は、図14及び図15に示した第1の実施の形態例のものと同様である。発振器制御部23は、発振器19,21,25,28に発振器制御信号N11を供給し、パルス信号N5の立ち下がりエッジと、発振器21で発生する最後のパルス信号N9の立ち上がりエッジを一致させる。同様に、発振器制御部123は、発振器119,121,125,128に発振器制御信号N128を供給し、パルス信号N2の立ち下がりエッジと、発振器121で発生する最後のパルス信号の立ち上がりエッジを一致させる。
【0080】
[データ出力タイミング制御]
図21の動作タイミングチャート図から、基本クロックCLKの180度毎に制御クロックN134が生成される動作が理解される。第1実施例と同様に、ダウンカウンタ26からのパルス信号N13およびダウンカウンタ29からのパルス信号N16は、外部クロック信号CLK を基準にして、360 度の位相差で交互に発生する。パルス信号N13は、発振器125のスタート信号および発振器128のストップ信号として供給され、パルス信号N16は、発振器125のストップ信号および発振器128のスタート信号としてそれぞれ供給される。
【0081】
発振器125は、スタート信号N13の立ち上がりエッジに同期してパルス信号の出力を開始する。そして、ストップ信号N16の立ち上がりエッジに同期して出力を停止するまで、パルス信号N129を発生して、ダウンカウンタ126に供給する。ダウンカウンタ126は、発振器125からのパルス信号N129の立ち上がりエッジを、初期値(N124=4)からカウントダウンする。カウンタ値が0に到達すると、Hレベル信号N131が、後段のNOR 回路131に供給される。ダウンカウンタ126は、ストップ信号N16の立ち上がりのタイミングでリセットされ、出力信号N131はLレベルになり、カウンタ数値は初期値に戻される。前述したように、ダウンカウンタ122,126,129の初期カウンタ値は、外部クロックCLKの1/2 周期分の遅延量に相当し、パルス信号N13及びN16の立ち上がりエッジは、外部クロックCLKの1周期分の位相差がある。したがって、クロック信号N131は、外部クロックCLKの1/2 周期分のパルス幅をもつ。
【0082】
発振器128およびダウンカウンタ129の動作は、発振器125およびダウンカウンタ126と同様である。ただし、発振器128に入力されるスタート信号N16およびストップ信号N13が、発振器125に供給される信号と逆になっている点と、ダウンカウンタ129のリセット信号として信号N13を用いているという点が異なる。そのため、ダウンカウンタ126からのパルス信号N131およびダウンカウンタ129からのパルス信号N132は、外部クロック信号CLK の周期を基準にして、360 度の位相差で交互に発生する。
【0083】
ダウンカウンタ126および129からの出力信号N131,N132は、NOR 回路131に供給される。NOR 回路131の出力N133は、外部クロックCLKと同じ周期を持つデューティ比50% のクロック信号となる。エッジパルス化回路132は、この信号N133の立ち上がりエッジおよび立ち下がりエッジをパルス化した信号N134を生成し、データ出力バッファ13に供給する。データ出力バッファ13は、供給されたクロック信号N134に同期して、データDATAをとりこみ、外部へ出力する。したがって、図21に示すように、外部クロック信号CLKの立ち上がりおよび立ち下がりエッジのタイミングで、データDout が出力される。
【0084】
以上のように、本発明ではDDR方式を採用した集積回路装置に対しても、内部クロック用の遅延時間をアナログ式に調整したセルフ・タイミング制御回路を提供することができる。
【0085】
[発振器の構成例および動作]
発振器19,21,25,28の構成例および動作は、第1実施例のものと同じである。図22は、発振器119,121の構成例を示す図である。また、図23はその動作タイミングチャート図である。基本的な構成と動作は、図10,図11に示した第1の実施の形態例の発振器と同様である。ただし、発振器の出力側Aに、1/2 分周器103,104が設けられて発振器パルスの2倍の周期をもつパルス信号B(N123,N126)を出力する点が、図10の例と異なる。本構成例では、クロック信号CLK、出力A、出力BがすべてLレベルになった時点で、発振器のパルス出力が停止する。
【0086】
図24は、発振器125,128の構成例を示す図である。また、図25は、その動作タイミングチャート図である。基本的な動作は、上記と同じである。ただし、発振器出力を開始、停止する信号として、スタート信号Start とストップ信号Stopを用いている点が異なる。スタート信号がHレベル、ストップ信号がLレベルになると、ラッチ回路140がLレベルをラッチし、信号N140はHレベルになり、NAND回路65およびNAND回路62で構成するRSフリップフロップ回路のセット信号がオンになり、発振器パルス信号Aが発生する。スタート信号がLレベル、ストップ信号がHレベルになると、ノードN140はLレベルとなり、出力AがLレベル、すなわちNAND回路62の出力がHレベルになった時点で、NAND回路65の出力がLレベルとなり発振器からのパルス発生が停止する。
【0087】
以上に様に、第3の実施の形態例では、基本クロックCLKの位相の180度毎に制御クロックN134が生成される。更に、この構成を拡張することにより、基本クロックCLKの位相の90度毎の制御クロックも生成することができる。
【0088】
[第4の実施の形態例]
図4に示した第1の実施の形態例では、基本クロックCLKの周期が長くなると、アップカウンタやダウンカウンタのカウント数を増加させる必要がある。かかる構成の変更は、カウンタ回路の大規模化を招く。そこで、第4の実施の形態例では、基本クロックCLKの周期が長くなると、発振器の周波数を低くして、カウンタの大規模化を不要にする。
【0089】
[セルフ・タイミング制御回路全体の構成および動作]
図26及び図27は、第4の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。また、図28は、その動作タイミングチャート図である。第4の実施の形態例は、基本的には、図4に示した第1の実施の形態例の構成と同じである。図26,27の第4の実施の形態例は、第1の実施の形態例と異なり、発振器として、高速発振器19F,21F,25F,28Fと、低速発振器19S,21S,25S,28Sとをそれぞれ有する。また、アップカウンタも、それぞれ高速用20Fと低速用20Sとを有し、それらのアップカウンタのカウント値N8FとN8Sとを選択するセレクタ200が設けられ、セレクタ200で選択されたカウント値N8が、各ダウンカウンタに初期値として設定される。それ以外の部分は、ほぼ同じであり、図4と同じ引用番号を付した。
【0090】
図28に示す通り、基本クロックCLKから、その周期に対応する期間HレベルとなるクロックN5が生成され、リセット信号RESET に応答して、クロック信号N5の1パルス分のパルス信号N6が生成される。このパルス信号N6がHレベルの間、発振器19F、19Sが発振動作を行い、その発振パルス信号N7F,N7Sを、それぞれのアップカウンタ20F,20Sがカウントする。高速側のアップカウンタ20Fのオーバーフロー信号N200が非活性(Lレベル)の場合は、セレクタ200は、アップカウンタ20F側のカウント値N8Fを選択して、クロック周期カウント値N8として、ダウンカウンタに供給する。また、基本クロックCLKの周期が長くなり、アップカウンタ20Fの段数が不足してオーバーフローが発生する場合は、オーバーフロー信号N200が活性(Hレベル)となり、セレクタ200は、低速側のアップカウンタ20Sのカウント値N8Sを選択する。
【0091】
仮に、高速発振器19Fの発振周期は2nsに設定され、アップカウンタ20Fのオーバーフローがカウント値16で発生するとすると、図28に示される通り、基本クロック信号CLKの周期が35ns以上になると、アップカウンタ20Fがオーバーフローする。その結果、アップカウンタ20Sが、発振周期6nsに設定された低速発振器19Sの出力パルスに対して行った、カウント値N8Sが、クロック周期カウント値N8として選択される。
【0092】
オーバーフロー信号N200に応じて、別の発振器21F、21S、25F、25S、28F、28Sの選択も行われる。このように、基本クロックCLKの周期の長さに応じて、あらかじめ設けられている高速発振器と低速発振器の選択が行われる。基本クロックの周期が長くなると、低速発振器が利用され、周期が短くなると高速発振器が利用される。それ以外の、遅延時間調整回路14と制御クロック生成回路11の動作は、第1の実施の形態例と同じである。
【0093】
本実施の形態例では、外部クロック信号の周波数が高い場合は高速発振器からのパルス信号を使用し、周波数が低い場合は低速発振器からのパルス信号を使用してタイミング制御を行っている。そのため、アップカウンタおよびダウンカウンタの桁数を大きくすることなく、周波数の高いクロック信号にも低いクロック信号にも対応することができる。
【0094】
[発振器の構成例]
図29は、高速発振器19Fの構成を示す図である。また、図30は、低速発振器19Sの構成を示す図である。図29の高速発振器19Fは、図10の発振器と同じ構成であり、動作も同じである。一方、図30に示した低速発振器は、インバータ60,61及びNANDゲート62の間に、発振動作を遅くする抵抗201〜203が挿入される。その結果、インバータ60,61及びNANDゲート62で構成されるマルチバイブレータの発振動作が遅くなる。
【0095】
図31は、高速発振器21F、25F、28Fの構成例を示す図である。また、図32は、低速発振器21S、25S、28Sの構成例を示す図である。これらの構成は、基本的には発振器19Fと19Sとそれぞれ同様である。ただし、発振器の発振を開始するための信号として、クロック信号N2,N5,N14の他に、アップカウンタ20Fのオーバーフロー信号N200を使用する点が異なる。図31の高速発振器21F、25F、28Fは、オーバーフロー信号N200がLレベルのときに、クロック信号N2,N5,N14の立ち上がりに同期して、パルス信号N9F、N12F、N15Fの発生を開始する。アップカウンタ20Fがオーバーフローして信号N200がHレベルになると、クロック信号N2,N5,N14のレベルに関わりなく、パルス信号N9F,N12F,N15Fは発振されない。
【0096】
低速発振器21S、25S、28Sは、アップカウンタ20Fがオーバーフローして信号N200がHレベルになると、クロック信号N2,N5,N14の立ち上がりに同期してパルス信号N9S,N12S,N15Sの発生を開始する。オーバーフロー信号N200がLレベルのときは、クロック信号N2,N5,N14のレベルに関わりなくパルス信号は発振されない。
【0097】
[第5の実施の形態例]
第5の実施の形態例は、第4の実施の形態例と同様に、基本クロックCLKの周期の長さ(周波数の低さ)に応じて、各発振パルスの周期を長く(周波数を低く)制御する、セルフ・タイミング制御回路である。本実施の形態例では、アップカウンタのオーバーフロー信号N200に基づいて、発振周波数の切り換えができる発振器を使用する。
【0098】
図33は、第5の実施の形態例のセルフ・タイミング制御回路の構成図である。図4に示した第1の実施の形態例とほぼ同じ構成であり、同じ引用番号を付した。第5の実施の形態例で異なる点は、アップカウンタ20がオーバーフローを検出すると、その検出したオーバーフロー信号N200に応答して、発振器スピード選択回路220が、スピード選択信号N201を低速側のレベルに変更し、各発振器19,21,25,28が、低速動作に切り換えられる点である。
【0099】
最初にリセット信号RESET が供給された時は、この速度選択信号N201は、高速動作側に設定され、最初は各発振器は、高速動作で発振する。高速動作する発振器19からの発振パルスN17をカウントし、アップカウンタ20がオーバーフローしてオーバーフロー信号N200が活性レベルになるると、NORゲート221,インバータ222を介して、再度1ショットクロック発生器18が、1ショットのパルス信号N6を生成する。そして、低速動作に切り換えられた発振器19から生成される低速の発振パルスN7を、アップカウンタ20が再度カウントする。その結果、カウントされたクロック周期カウント値N8は、各ダウンカウンタ22,26,29にセットされる。その後の動作は、第1の実施の形態例と同じである。
【0100】
アップカウンタ20がオーバーフローしない場合は、オーバーフロー信号N200はLレベルなので、発振器スピード選択回路220から出力される発振器スピード選択信号N201はLレベルのままとなり、発振器19,21,25,28は高速側のままである。
【0101】
アップカウンタがオーバーフローした場合は、オーバーフロー信号N200はHレベル、発振器スピード選択回路220から出力される発振器スピード選択信号N201はHレベルになり、発振器19,21,25,28は低速側に切り換えられる。
【0102】
図34は、第5の実施の形態例の発振器の構成例を示す図である。基本的な動作は、図10の発振器と同様に、インバータ60,61及びNAND62より構成されるマルチバイブレータにより発振する。また、NANDゲート65,62でRSフリップフロップが構成される。この発振器は、マルチバイブレータを構成するインバータ60,61およびNAND回路62の前段に、発振器の発振周波数の切り換え部SWがそれぞれ設置されている。この切り換え部SWは、図34の右下の構成を有し、発振器スピード選択回路220から供給される発振器スピード選択信号N201により、発振器の発振周波数を高速側または低速側に設定する。発振器スピード選択信号N201がLレベルのときは、切り換え部SWは抵抗のない端子を選択し、発振器は高速側に切り換えられる。また、発振器スピード選択信号N201がHレベルのときは、切り換え部SWは抵抗のある端子を選択し、発振器は低速側に設定される。
【0103】
図35は、発振器スピード選択回路の構成例を示す図である。図36は、その動作タイミングチャート図である。
【0104】
先ず、リセット信号RESET が発生すると、図中のNMOSトランジスタ232がオンになる。このときノードPはHレベルであり、PMOSトランジスタ231はオフのままである。そのため、リセット信号RESETがラッチ回路233によりラッチされ、発振器スピード選択信号N201はLレベルにリセットされる。また、上述したように、リセット信号RESET の発生時にはアップカウンタ20もリセットされるので、アップカウンタ20のオーバーフロー信号N200もLレベルにリセットされる。
【0105】
次に、アップカウンタ20がオーバーフローすると、オーバーフロー信号N200がHレベルになる。これに伴いパルス発生回路230から負のパルス信号Pが発生し、PMOSトランジスタ231がオンになる。このときリセット信号RESET はLレベルなので、NMOSトランジスタ232はオフのままである。そのため、発振器スピード選択信号N201はHレベルになり、各発振器に供給され、低速動作に切り換えられる。
【0106】
第4及び第5の実施の形態例は、基本クロックCLKの周波数の高さに応じて、その発振器の動作を制御した。上記の例では、2種類の速度から選択するようにしたが、更に複数の速度の選択を行う様にすることも可能である。
【0107】
[第6の実施の形態例]
図37は、第6の実施の形態例におけるセルフ・タイミング制御回路の詳細図である。図38は、セルフ・タイミング制御回路内の初期動作制御部の詳細回路図である。更に、図39及び図40は、第6の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【0108】
第6の実施の形態例は、図4に示した第1の実施の形態例におけるセルフ・タイミング制御回路の構成を簡単化した例である。図4のセルフ・タイミング制御回路は、第1に、クロック周期カウント値を生成するために発振器19とアップカウンタ20を有するクロック周期カウント回路10と、各発振器の速度を基準クロックの周期に対するカウント値と初期値であるクロック周期カウント値とが整合するように調整する遅延時間調整部14とを有する。遅延時間調整部14には、発振器19とダウン・カウンタ22が設けられる。即ち、図4のセルフ・タイミング制御回路のクロック周期カウント回路10と遅延時間調整部14とが、それぞれ発振器19,21とカウンタ20,22とを有する。
【0109】
そこで、第6の実施の形態例におけるセルフ・タイミング制御回路は、これらの発振器とカウンタとを共通化して、回路を簡素化する。図37に示される通り、クロック周期カウント回路10及び遅延時間調整部14は、一つの発振器21とダウン・カウンタ22を有する。そして、ダウン・カウンタ22のカウント値の補数をインバータ72により生成して、初期値N8として、ダウン・カウンタ22,26に設定する。補数を利用することにより、制御クロック生成部11と同じダウン・カウンタ22を利用して、クロック周期カウント値の検出と設定が可能になる。更に、そのダウン・カウンタ22によりその後の発振器の周波数制御を行う。
【0110】
第2に、図4のセルフ・タイミング制御回路は、制御クロック生成部11に、2つの発振器25,28と2つのダウン・カウンタ26,29とが設けられる。これらの2セットの発振器とダウン・カウンタとを交互に動作させることで、基準クロックCLKに位相が同期した制御クロックN17を生成する。それに対して、第6の実施の形態例でのセルフ・タイミング回路の制御クロック発生部11は、1つの発振器25と1つのダウン・カウンタ26とを有する。そして、これらの1セットの発振器25とダウン・カウンタ26とを、基準クロックCLKの1周期の期間内で、発振及びダウンカウントを開始、終了させる。そのために、発振器25が入力バッファ12を通過した基準クロックCLK1(N1)の立ち上がりエッジに同期して発振動作を開始し、ダウンカウンタ26がカウントを終了するタイミングで信号N53により発振器25の発振動作を停止する。詳細の動作については、後述する。
【0111】
図37に沿って、第6の実施の形態例の回路構成を説明する。図37には、図4と同じ回路には同じ引用番号を与えている。基準クロックCLKが入力バッファ12により取り込まれ、入力バッファ12の遅延時間だけ遅れたクロックCLK1(N1)が生成され、1/2分周器9により周波数を1/2に分周され、ダミー遅延回路15、NANDゲート16及びNANDゲート78により、基準クロックCLKの周期から入力バッファ12とデータ出力バッファ13の遅延時間を除いた周期のクロックN5が生成される。更に、クロックN5がHレベルの間、発振器21が発振動作を行ってパルス信号N64をダウンカウンタ22に供給し、ダウンカウンタ22はパルス信号N64をダウンカウントして、ダウン・カウントが終了したか否かを示す信号N10を出力する。そして、この信号N10によって、発振器制御部23が、発振器21,25の周波数を制御する。ここまでの構成は、図4と同じである。
【0112】
第6の実施の形態例におけるクロック周期カウント回路10及び遅延時間制御回路14は、ダウンカウンタ22により、クロック周期カウント動作を行い、クロックN5がHレベルの期間にパルスN64をダウンカウントする。そのために、ダウンカウンタ22は、スイッチ70を介してラッチ回路71に接続され、そのラッチ回路71のラッチデータはインバータ72により反転され、ラッチデータの補数として初期値N8(C0〜C4)が生成される。
【0113】
即ち、電源が起動した時に、ラッチ回路71をリセットして、ラッチデータを全てLレベルにし、その補数データC0〜C4を全てHレベルにして、ダウンカウンタ22に初期データ(11111)を設定する。そして、その後のクロックN5がHレベルの期間に発生するパルス信号N64に対して、ダウンカウンタ22がダウンカウントし、クロックN5の立ち下がりエッジに応答してそのカウント値がラッチ回路71にラッチされる。このラッチデータの補数が、クロック周期カウント値N8として、リセット信号N63、N54に応答してダウンカウンタ22,26に設定される。
【0114】
その後、繰り返し生成されるクロックN5に応答して、ダウンカウンタ22がクロック周期カウント値N8からのダウンカウントを行い、発振器制御部23が発振器21,25の周波数の制御を行う。やがて、発振器21,25の周波数が安定したところで、制御クロック生成部11が制御クロックN56の生成を開始する。
【0115】
上記の動作を行う為に、遅延時間制御部14内には、ダウンカウンタ・リセット信号発生部73と、初期動作制御部80とが設けられる。ダウンカウンタ・リセット信号発生部73は、インバータとNORゲートからなるパルス発生回路74と、遅延回路75と、NANDゲート76と、インバータ77を有する。ダウンカウンタ・リセット信号発生部73は、図39の初期動作のタイミングチャートに示される通り、電源が起動した後に生成するリセット信号RESETに応答して、リセット信号N63を生成し(期間T1)、ダウンカウンタ22にオールHレベル(11111)を設定する。その後期間T2において、ダウンカウンタ22は、ダウンカウントして、クロック周期カウント値を検出する。また、ダウンカウンタ・リセット信号発生部73は、その後の発振器制御動作において、基準クロックCLKに応答して毎回生成されるクロックN5の立ち下がりエッジに同期して、回路74,75,76,77によりリセット信号N63を生成し(期間T3)、ラッチ回路71のラッチデータの補数である初期値N8をダウンカウンタ22に設定する。その後は、ダウンカウンタ22は、ダウンカウント動作T4と初期値N8へのリセット動作T3とを繰り返す。
【0116】
初期動作制御部80は、電源Vcc(Hレベル)を入力とし、クロックN2に応答してシフト動作するシフトレジスタ81と、クロックN60を入力としクロックN5に応答してシフト動作するシフトレジスタ82と、NORゲート83とを有する。図38は、この初期動作制御部80の詳細回路図である。前段のシフトレジスタ81は、2つのインバータからなるラッチ回路300,301,302と、CMOSトランスファーゲート310,311,312と、リセット用のトランジスタ316,317を有する。また、後段のシフトレジスタ82は、ラッチ回路303,304と、トランスファーゲート313,314と、リセット用トランジスタ318と、遅延回路319とを有する。
【0117】
この初期動作制御部80の機能は、図39のタイミングチャート図に示される通り、第1に、シフトレジスタ81がクロックN2の立ち上がりエッジと立ち下がりエッジに同期して入力のHレベルを転送し、電源起動後の2番目のクロックN2の立ち上がりエッジ後に、NANDゲート78を開いて、クロックN5の発生を開始することにある。即ち、リセット信号RESETによりトランジスタ316〜318が導通してそれぞれのノード(信号N60)をLレベルにした後に、2番目のクロックN2の立ち上がりエッジに同期してトランスファーゲート312が導通すると、信号N60がLレベルからHレベルに変化する。この信号N60によってNANDゲート78が開かれ、クロックN5が発振器21に供給開始される。
【0118】
初期動作制御部80の第2の機能は、スイッチ70のオン・オフの制御を行うことにある。図39に示される通り、リセット信号RESETに応答してスイッチ70がオフにされ、その間ラッチ回路71がリセットされる(期間T1)。次に、その後リセット信号RESETのLレベルによってスイッチ70がオンにされ、ダウンカウンタ22のカウント値がラッチ回路71にラッチされる。そして、最初のクロックN5の立ち下がりエッジの後に信号N61がHレベルに変化し、その後はスイッチ70はオフに維持される。このオフ状態は、ラッチ回路304により維持される。
【0119】
以上の通り、クロック周期カウント回路10及び遅延時間調整部14は、図39に示される通り、期間T1でラッチ回路71をリセットしてダウンカウンタ22を(1111)にリセットする。そして、2番目のクロックN2を利用して生成されるクロックN5のHレベルの期間(期間T2)に、ダウンカウンタ22が、(1111)からパルス信号N64をダウンカウントし、そのカウント値がラッチ回路71にラッチされる。そして、そのカウント値の補数が、クロック周期カウント値N8として、ダウンカウンタ22、26に設定される。その後は、期間T3にリセット信号N63によりダウンカウンタ22がリセットされ、期間T4でダウンカウントする動作が繰り返される。この動作により、発振器制御部23は、前述した通り発振器21、25の周波数の調整を行う(期間T5)。
【0120】
次に、図37の制御クロック生成部11の構成と動作を説明する。制御クロック生成部11は、初期動作制御部84、発振器用クロック発生部90、生後クロック用遅延発生部93、及び制御クロックパルス幅調整部96とを有し、基準クロックCLKの立ち上がりエッジに位相同期した制御クロックN56を生成する。
【0121】
初期動作制御部84は、クロックレジスタ85と、インバータ86,88及びNANDゲート87を有し、電源起動後に、クロックN1に同期してクロックシフトレジスタが入力のHレベルを転送し、10クロック後に信号N57をLレベルからHレベルにして発振器用クロック発生部のパルスN50の発生を開始させる。また、パルスN50が発生開始するまでの周波数調整期間において、クロックN58が、クロックN1に同期して生成されて、ダウンカウンタ26にリセット信号N54を供給し、ダウンカウンタ26へのクロック周期カウント値N8の設定を行う。
【0122】
発振器用クロック発生部90は、クロックCLK1(N1)の立ち上がりエッジに同期して負のパルスN50を生成するパルス発生回路91と、フリップフロップ92とを有し、初期動作制御部84により信号N57がLレベルからHレベルに変化した後、発振器起動用のパルス信号N50の発生を開始させる。図40のタイミングチャートに示される通り、発振器起動用のパルス信号N50は、基準クロックCLKの立ち上がりエッジから入力バッファ12の遅延(a)後に、立ち下がる。このパルス信号N50によりフリップフロップ92はセットされ、クロックN51がHレベルになる。それに応答して、発振器25が発振動作を開始し、パルス信号N52を生成し、ダウンカウンタ26に供給する。
【0123】
ダウンカウンタ26は、初期値N8からダウンカウントし、カウント値がゼロになると、パルス信号N53を発生する。このパルス信号N53の立ち上がりエッジに同期して、フリップフロップ92がリセットされ、クロックN51がLレベルに立ち下がり、発振器25の発振動作が停止する。そして、パルス信号N53に応答して、遅延回路94の遅延時間後にリセット信号N54が発生し、ダウンカウンタ26をリセットする。それにより、パルス信号N53は再びLレベルになり、次のダウンカウント可能状態になる。
【0124】
このように、発振器25を制御する信号N51は、開始信号N50の立ち下がりエッジに同期してHレベルになり、発振器25の動作を開始させ、ダウンカウンタ26が初期値N8のダウンカウントを終了するタイミングで発生するパルス信号N53に同期して、発振器制御信号N51はLレベルに戻る。この動作が繰り返される。即ち、ダウンカウンタ26は、クロックN51の立ち上がりエッジから、初期値N8をダウンカウントする期間だけ遅延したパルス信号N53を生成する。
【0125】
制御クロックパルス幅調整部96は、遅延回路97とフリップフロップ98とを有し、ダウンカウンタ26が生成するパルス信号N53のパルス幅を広げて、制御クロックN56を生成する。制御クロックN56のパルス幅は、遅延回路97の遅延時間に対応する。
【0126】
制御クロック生成部11の一連の動作を要約すると、基準クロックCLKの立ち上がりエッジから入力バッファ12の遅延時間後に、開始信号N50が立ち下がる。それに応答して、発振器制御クロックN51がHレベルになる。ダウンカウンタ26は、初期値N8からパルス信号N52をダウンカウントして、ゼロになるとパルス信号N53を発生し、フリップフロップ92を介して発振器制御クロックN51をLレベルにし、発振器25を停止する。従って、発振器25は初期値N8分のパルス信号N52しか生成しないで、次の発振動作に備える。また、発振パルスN52のパルス幅以上の遅延時間を持つ遅延回路94による遅延時間後に、リセット信号N54がダウンカウンタ26をリセットし、次の動作に備える。
【0127】
第6の実施の形態例では、制御クロック生成部11が、基準クロックCLKの1周期の期間内で、ダウンカウンタの動作開始と終了を行う。そのために、終了を制御するパルス信号N53のパルス幅は狭くなっている。つまり、パルス信号N53の立ち上がりエッジで信号N51がLレベルになり発振器25が停止し、パルス信号N53の立ち下がりエッジで信号N51は立ち上がり可能状態になり、発振器25は開始可能状態になる。そして、その後の開始信号N50の立ち下がりエッジに同期して、発振器25が発信動作を開始する。従って、パルス信号N53のパルス幅は十分に狭くしておく必要がある。そのため、制御クロックパルス幅調整部96により、パルス信号N53のパルス幅を広げた制御クロックN56が生成される。
【0128】
図40に示される通り、信号N51のHレベル期間(b)は、発振器25とダウンカウンタ26との遅延時間に対応し、信号N53の立ち上がりエッジから次の基準クロックCLKの立ち上がりエッジまでの期間(c)は、データ出力バッファ13の遅延時間に対応する。
【0129】
第6の実施の形態例におけるクロック周期カウント回路10及び遅延時間調整部14は、第1の実施の形態例に適用することもできる。また、第6の実施の形態例における制御クロック生成部11も、第1の実施の形態例に適用することもできる。
【0130】
また、第6の実施の形態例におけるダウンカウンタ22,26は、共にアップカウンタであっても良い。その場合も、カウンタ22の補数がカウンタ26に初期値として設定され、カウンタ26がカウントアップしてオーバーフローするタイミングでパルス信号N53が生成されれば良い。
【0131】
同様に、第1〜第5の実施の形態例においても、カウンタはアップカウンタであっても良い。その場合は、それぞれのカウント終了後の信号は、オーバーフローするタイミングで生成される。第1〜第5のダウンカウンタがアップカウンタとして使用される場合は、クロック周期カウント回路内のアップカウンタは、ダウンカウンタにすることが好ましい。
【0132】
上記の実施の形態例について、更に整理すると、以下の通りである。但し、本発明が以下のものに限定されることはない。
【0133】
(1)基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有することを特徴とするセルフ・タイミング制御回路。
【0134】
(2)上記(1)において、
前記クロック周期カウント回路は、前記基本クロックの周期に対応するの期間前記発振パルスを生成する第1の発振回路と、前記第1の発振回路が生成する前記発振パルスをカウントする第1のカウンタとを有することを特徴とするセルフ・タイミング制御回路。
【0135】
(3)上記(2)において、
前記クロック周期カウント回路は、更に、リセット信号に応答して、前記基本クロックの周期に対応するパルス幅のカウント用クロックを生成するカウント用クロック生成回路を有し、前記第1の発振回路は、前記カウント用クロックに応答して前記発振パルスを生成することを特徴とするセルフ・タイミング制御回路。
【0136】
(4)上記(1)乃至(3)のいずれかの請求項において、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第2の発振回路と、前記第2の発振回路が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを有することを特徴とするセルフ・タイミング制御回路。
【0137】
(5)上記(4)において、
前記制御クロック生成部内において、前記第2のカウンタが前記クロック周期カウント値までカウントしたタイミングで、前記第2の発振回路は発振動作を停止し、前記第2のカウンタはリセットされることを特徴とするセルフ・タイミング制御回路。
【0138】
(6)上記(4)において、
更に、前記基本クロックの周波数を1/N(Nは2以上の整数)に分周した分周クロックを生成する分周回路を有し、
前記制御クロック生成部は、前記第2の発振器及び第2のカウンタとをN層有し、各層の第2の発振器は、前記分周クロック及びその逆相分周クロックに応答して発振を開始し、各層の第2のカウンタが生成する制御クロックが合成されて合成制御クロックが生成されることを特徴とするセルフ・タイミング制御回路。
【0139】
(7)上記(1)乃至(3)のいずれかにおいて、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【0140】
(8)上記(1)乃至(3)のいずれかにおいて、
前記クロック周期カウント回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数を、前記クロック周期カウント値の大または小に応じて、低周波数または高周波数に切り換えることを特徴とするセルフ・タイミング制御回路。
【0141】
(9)上記(1)において、
前記クロック周期カウント回路は、前記基本クロックの周期に対応する期間前記発振パルスをカウントする第1のカウンタを有し、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第2の発振回路と、前記第2の発振回路が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを有し、
前記第1のカウンタがカウントしたカウント値の補数が、前記第2のカウンタに初期値として設定されることを特徴とするセルフ・タイミング制御回路。
【0142】
(10)基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とするセルフ・タイミング制御回路。
【0143】
(11)上記(10)において、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【0144】
(12)上記(10)において、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間及び前記制御クロックに応答して出力信号を出力する出力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【0145】
(13)上記(10)において、
前記遅延時間調整回路は、前記基本クロックに応答して発振を開始する第1の発振器と、前記第1の発振器が生成する前記発振パルスをカウントする第1のカウンタとを有し、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、前記発振器制御信号を生成し、
前記発振器制御信号によって、前記第1の発振器の周波数が制御されることを特徴とするセルフ・タイミング制御回路。
【0146】
(14)上記(10)または(13)において、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する前記発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを有し、
前記発振器制御信号によって、前記第2の発振器の周波数が制御されることを特徴とするセルフ・タイミング制御回路。
【0147】
(15)上記(14)において、
前記制御クロック生成部内において、前記第2のカウンタが前記クロック周期カウント値までカウントしたタイミングで、前記第2の発振回路は発振動作を停止し、前記第2のカウンタはリセットされることを特徴とするセルフ・タイミング制御回路。
【0148】
(16)上記(14)において、
更に、前記基本クロックの周波数を1/N(Nは2以上の整数)に分周した分周クロックを生成する分周回路を有し、
前記制御クロック生成部は、前記第2の発振器及び第2のカウンタとをN層有し、各層の第2の発振器は、前記分周クロック及びその逆相分周クロックに応答して発振を開始し、各層の第2のカウンタが生成する制御クロックが合成されて合成制御クロックが生成されることを特徴とするセルフ・タイミング制御回路。
【0149】
(17)上記(10)において、
更に、前記リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、前記基本クロックの半周期に対応する半周期カウント値を生成するクロック半周期カウント回路を有し、
前記制御クロック生成部は、更に、前記制御クロックに同期して発振パルスのカウントを開始し、前記半周期カウント値までカウントしたタイミングで、半周期制御クロックを生成することを特徴とするセルフ・タイミング制御回路。
【0150】
(18)上記(17)において、
更に、前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期の終了時の半周期調整用カウント値に応じて、半周期用発振器制御信号を生成する半周期遅延時間調整回路を有し、
前記半周期カウント回路と半周期遅延時間調整回路がカウントする前記発振パルスの周波数が、前記半周期用発振器制御信号により、前記半周期調整用カウント値が前記半周期カウント値に整合するように制御されることを特徴とするセルフ・タイミング制御回路。
【0151】
(19)上記(10)において、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数を、前記クロック周期カウント値の大または小に応じて、低周波数または高周波数に切り換えることを特徴とするセルフ・タイミング制御回路。
【0152】
(20)基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間発振パルスを生成する第1の発振器と、前記第1の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第1のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを含む制御クロック生成部とを有し、
前記第1のカウンタのオーバフロー動作の有無に応じて、前記第1及び第2の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。
【0153】
(21)上記(20)において、
前記第1及び第2の発振器は、それぞれ周波数の異なる複数の発振器を有し、前記第1のカウンタのオーバーフロー動作の有無に応じて、前記複数の発振器を低周波数用発振器と高周波用発振器とで切り換えることを特徴とするセルフ・タイミング制御回路。
【0154】
(22)基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第1の発振器と、前記第1の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第1のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第3の発振器と、前記第3の発振器が生成する発振パルスをカウントする第3のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第3のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第1のカウンタのオーバフロー動作の有無に応じて、前記第1及び第2の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。
【0155】
(23)基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第1の発振器と、前記第1の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第1のカウンタとを含み、更に、前記クロック周期カウント値が第1のカウンタに初期値として設定され、前記第1の発振器が生成する発振パルスをカウントして前記基本クロックの周期に対応する期間の終了時に発振器制御信号を生成するクロック周期カウント及び遅延時間調整回路と、
前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを含む制御クロック生成部とを有し、
前記発振器の周波数が、前記発振器制御信号により、前記終了時の第1のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御されること特徴とするセルフ・タイミング制御回路。
【0156】
(24)上記(23)において、
前記第1のカウンタ及び第2のカウンタは、共に、ダウンカウンタ又はアップカウンタで構成され、前記第1のカウンタのカウンタ値の補数が、前記初期値として前記1及び第2のカウンタに設定されることを特徴とするセルフ・タイミング制御回路。
【0157】
【発明の効果】
以上説明した通り、本発明によれば、基本クロックと所定の位相関係を有して同期する制御クロックを生成するセルフ・タイミング制御回路であって、大規模な可変遅延回路を有することなく、高精度にしかも短時間でロックオンすることができるセルフ・タイミング制御回路を提供することができる。
【図面の簡単な説明】
【図1】従来のセルフ・タイミング制御回路であるDLL回路を示す図である。
【図2】本発明のセルフ・タイミング制御回路の概略図である。
【図3】第2の発明のセルフ・タイミング制御回路の概略図である。
【図4】本発明の第1の実施の形態例のセルフ・タイミング制御回路の詳細構成図である。
【図5】第1の実施の形態例の動作タイミングチャート図である。
【図6】第1の実施の形態例の動作タイミングチャート図である。
【図7】第1の実施の形態例の動作タイミングチャート図である。
【図8】1ショットクロック発生器18の構成例を示す図である。
【図9】1ショットクロック発生器18の動作タイミングチャート図である。
【図10】発振器19,21,25,28の構成例を示す図である。
【図11】発振器の動作タイミングチャート図である。
【図12】アップカウンタ20用の発振器19の第2の構成例を示す図である。
【図13】発振器19の動作タイミングチャート図である。
【図14】発振器制御部23の構成例を示す図である。
【図15】発振器制御部23の動作タイミングチャート図である。
【図16】第2の実施の形態例のセルフ・タイミング制御回路の構成図である。
【図17】第3の実施の形態例のセルフ・タイミング制御回路の全体構成図である。
【図18】図17における180度用の遅延時間調整回路100の拡大図である。
【図19】図17における制御クロック生成部11の拡大図である。
【図20】第3の実施の形態例の動作タイミングチャート図である。
【図21】第3の実施の形態例の動作タイミングチャート図である。
【図22】発振器119,121の構成例を示す図である。
【図23】発振器119,121の動作タイミングチャート図である。
【図24】発振器125,128の構成例を示す図である。
【図25】発振器125,128の動作タイミングチャート図である。
【図26】第4の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。
【図27】第4の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。
【図28】第4の実施の形態例のセルフ・タイミング制御回路の動作タイミングチャート図である。
【図29】高速発振器19Fの構成を示す図である。
【図30】低速発振器19Sの構成を示す図である。
【図31】高速発振器21F、25F、28Fの構成例を示す図である。
【図32】低速発振器21S、25S、28Sの構成例を示す図である。
【図33】第5の実施の形態例のセルフ・タイミング制御回路の構成図である。
【図34】第5の実施の形態例の発振器の構成例を示す図である。
【図35】発振器スピード選択回路の構成例を示す図である。
【図36】発振器スピード選択回路の動作タイミングチャート図である。
【図37】第6の実施の形態例におけるセルフ・タイミング制御回路の詳細図である。
【図38】セルフ・タイミング制御回路内の初期動作制御部の詳細回路図である。
【図39】第6の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【図40】第6の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【符号の説明】
10 クロック周期カウント回路
11 制御クロック生成部
14 遅延時間調整回路
18 1ショットクロック発生回路
19,21,25,28 発振器
20 アップカウンタ
22,26,29 ダウンカウンタ
23 発振器制御回路
Claims (4)
- 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、第1の発振器の発振パルスをカウントして、クロック周期カウント値を生成する第1のカウンタを有するクロック周期カウント回路と、
前記基本クロックの周波数を1/N(Nは2以上の整数)に分周した分周クロックを生成する分周回路と、
第2の発振器及び第2のカウンタをN層有し、前記分周クロック及びその逆相分周クロックに応答して前記各層の第2の発振器は発振を開始し、前記各層の第2の発振器が生成する発振パルスを前記各層の第2のカウンタがカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成し、前記各層の第2のカウンタが生成する制御クロックが合成されて合成制御クロックを生成する制御クロック生成部とを有することを特徴とするセルフ・タイミング制御回路。 - 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とするセルフ・タイミング制御回路。 - 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第1の発振器と、前記第1の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第1のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第3の発振器と、前記第3の発振器が生成する発振パルスをカウントする第3のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第3のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第1のカウンタのオーバーフロー動作の有無に応じて、前記第1、第2、及び第3の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。 - 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第1の発振器と、前記第1の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第1のカウンタとを含み、更に、前記クロック周期カウント値が第1のカウンタに初期値として設定され、前記第1の発振器が生成する発振パルスをカウントして前記基本クロックの周期に対応する期間の終了時に発振器制御信号を生成するクロック周期カウント及び遅延時間調整回路と、
前記基本クロックに応答して発振を開始する第2の発振器と、前記第2の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第2のカウンタとを含む制御クロック生成部とを有し、
前記第1及び第2の発振器の周波数が、前記発振器制御信号により、前記終了時の第1のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御されること特徴とするセルフ・タイミング制御回路。
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