JP2002025259A - リング遅延とカウンタを利用したレジスタ制御遅延固定ループ - Google Patents

リング遅延とカウンタを利用したレジスタ制御遅延固定ループ

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JP2002025259A JP2001049134A JP2001049134A JP2002025259A JP 2002025259 A JP2002025259 A JP 2002025259A JP 2001049134 A JP2001049134 A JP 2001049134A JP 2001049134 A JP2001049134 A JP 2001049134A JP 2002025259 A JP2002025259 A JP 2002025259A
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Abstract

(57)【要約】 【課題】 低周波においても小さい面積を有するリング
遅延とカウンタを利用したレジスタ制御遅延固定ループ
を提供する。 【解決手段】 クロック入力信号を生成する入力部３０
０、クロック入力信号により遅延される遅延量をモデリ
ングするための遅延モニター３１０、内部クロック信号
と、遅延モニターからの信号との位相を比較しシフトを
制御する位相検出器３２０、リング循環しながら遅延の
加算／減算を制御するシフトレジスタ３３０と、リング
循環しながら遅延量を調節するディジタル遅延ライン３
４０と、ディジタル遅延ラインからの出力データの数を
カウンティングする第１カウンタ３５０と、シフトレジ
スタからの出力信号の数をカウンティングする第２カウ
ンタ３６０と、第１カウンタと第２カウンタのカウント
数を比較するカウント比較器３７０と、クロック出力信
号を出力する出力部３８０とを含んでなる。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、半導体メモリ装置
に関し、特に、低周波においても小さい面積を有するリ
ング遅延とカウンタを利用したレジスタ制御遅延固定ル
ープに関する。
【０００２】
【従来の技術】一般に、遅延固定ループとは、半導体メ
モリ装置でクロックを用いる同期式メモリの内部クロッ
クを誤りなしに外部クロックと一致するようにするため
に用いる回路である。すなわち、外部から入力されるク
ロックが内部で用いられる時、タイミング遅延が発生す
るが、該タイミング遅延を制御して内部で用いるクロッ
クが外部から入力されるクロックと同一に同期されるよ
うにするために用いる。言い換えれば、外部クロックと
データ、または外部クロックと内部クロックとの間のス
キュー（Ｓｋｅｗ）を補償するためのクロック発生装置
である。
【０００３】図１は、従来の技術の線型レジスタ制御遅
延固定ループの構成を示すブロック図である。
【０００４】図１では、ＤＲＡＭにおける遅延固定ルー
プの用途を示すために遅延固定ループ５００と関連した
ＤＲＡＭの周辺回路構成を同時に示している。
【０００５】図１を参照すると、従来の技術の遅延固定
ループは、外部のクロック信号Ｅｘｔｅｒｎａｌ ＣＬ
Ｋが入力されてクロック入力信号ＣＬＫｉｎを生成する
入力部１００と、遅延固定ループの最終出力信号である
クロック出力信号ＣＬＫｏｕｔが入力されて前記クロッ
ク入力信号ＣＬＫｉｎで遅延される遅延量をモデリング
する遅延モニター１１０と、前記入力部１００からの内
部クロック信号ＣＬＫｉｎと前記遅延モニター１１０の
フィードバックされる信号とが入力されて二つの信号の
位相を比較してシフトを制御する位相検出器１２０と、
前記位相検出器１２０の左側又は右側へのシフト指示を
行う左側シフト信号ｓｈｉｆｔ−ｌｅｆｔ及び右側シフ
ト信号ｓｈｉｆｔ−ｒｉｇｈｔが入力されて遅延の加算
／減算を制御するシフトレジスタ１３０と、前記シフト
レジスタ１３０の出力に応じて遅延量を調節するための
ディジタル遅延ライン１４０とを備える。
【０００６】このような遅延固定ループによりＤＲＡＭ
コア部１５０で読み出されたデータは、前記クロック出
力信号ＣＬＫｏｕｔに同期されてＤフリップフロップ１
６０及び出力駆動部１７０を経て外部に出力ＤＱされ
る。遅延固定ループを用いない場合、すなわち前記クロ
ック入力信号ＣＬＫｉｎと前記クロック出力信号ＣＬＫ
ｏｕｔとが同じである場合に、出力されたデータは、外
部クロックＥｘｔｅｒｎａｌ ＣＬＫに比べて前記入力
部１００の時間遅延ｔＲと前記Ｄフリップフロップ１６
０及び前記出力駆動部１７０で遅延される時間遅延ｔＤ
とを足しただけのスキュー（ｓｋｅｗ）を有することと
なる。しかし、図１のように、遅延固定ループを使用す
れば、出力されるデータは、外部クロックと正確に同期
される。このようにするためには、クロック出力信号Ｃ
ＬＫｏｕｔがクロック入力信号ＣＬＫｉｎを必要とする
ほど遅延させたものとなるべきであるが、この過程を次
の図２と共に説明する。
【０００７】図２は、３段により構成した従来のディジ
タル遅延ライン１４０の例を示した詳細な回路図であ
る。
【０００８】図２を参照すると、ディジタル遅延ライン
１４０は、シフトレジスタ１３０からの第１乃至第３シ
フト信号ｓ１、ｓ２、ｓ３とクロック入力信号ＣＬＫｉ
ｎとが入力されて前記第１乃至第３シフト信号ｓ１、ｓ
２、ｓ３の制御によりクロック入力信号ＣＬＫｉｎを伝
達する制御部２００と、制御部２００の制御を受けて時
間遅延をする遅延部２１０と、前記遅延部２１０から入
力される信号を出力する出力部２２０とを備える。
【０００９】具体的に、制御部２００は、クロック入力
信号ＣＬＫｉｎと第３シフト信号ｓ３とが入力される第
１ＮＡＮＤゲート２０１と、クロック入力信号ＣＬＫｉ
ｎと第２シフト信号ｓ２とが入力される第２ＮＡＮＤゲ
ート２０２と、クロック入力信号ＣＬＫｉｎと第１シフ
ト信号ｓ１とが入力される第３ＮＡＮＤゲート２０３と
を備える。
【００１０】また、遅延部２１０は、第１ＮＡＮＤゲー
ト２０１と電源電圧が入力される第４ＮＡＮＤゲート２
０４と、第４ＮＡＮＤゲート２０４の出力と電源電圧と
が入力される第５ＮＡＮＤゲート２０５と、第２ＮＡＮ
Ｄゲート２０２の出力と第５ＮＡＮＤゲート２０５の出
力とが入力される第６ＮＡＮＤゲート２０６と、第６Ｎ
ＡＮＤゲート２０６の出力と電源電圧とが入力される第
７ＮＡＮＤゲート２０７と、第３ＮＡＮＤゲート２０３
の出力と第７ＮＡＮＤゲート２０７の出力とが入力され
る第８ＮＡＮＤゲート２０８と、第８ＮＡＮＤゲート２
０８の出力と電源電圧とが入力される第９ＮＡＮＤゲー
ト２０９とを備える。
【００１１】また、出力部２２０は、第９ＮＡＮＤゲー
ト２０９の出力と電源電圧とが入力される第１０ＮＡＮ
Ｄゲート２２０から構成されている。
【００１２】図２で示す遅延部２１０は、二つのＮＡＮ
Ｄゲートから構成されている単位遅延２３０三つを用い
た３段の遅延部を説明するためのものであって、実際に
は、１００段またはその以上の単位遅延２３０が必要で
ある。また、単位遅延２３０の個数は、低周波に行くほ
どさらに多くなり得る。
【００１３】以下、上記の構成の動作を説明すると、最
初に第１シフト信号ｓ１のみが論理ハイであって、第２
及び第３シフト信号ｓ２、ｓ３は、論理ローであるなら
ば、クロック出力信号ＣＬＫｏｕｔは、クロック入力信
号ＣＬＫｉｎを単位遅延した一つの段だけ遅延させたこ
ととなる。この場合、クロック入力信号ＣＬＫｉｎが入
力されるＮＡＮＤゲート２０１、２０２、２０３とクロ
ック出力信号ＣＬＫｏｕｔを出力するＮＡＮＤゲート２
２０の遅延は、補償できるものであるので無視しても良
い。
【００１４】クロック出力信号ＣＬＫｏｕｔは、遅延モ
ニター１１０を経た後、位相検出器１２０で位相比較を
する。ここで、クロック出力信号ＣＬＫｏｕｔがさらに
遅延されるべきであるならば、位相検出器１２０は、左
側シフト信号ｓｈｉｆｔ−ｌｅｆｔを活性化させる。こ
れによって第１シフト信号ｓ１は、論理ローとなり、前
記第２シフト信号ｓ２は、論理ハイとなる。すなわち、
論理ハイが左側に伝達されるのである。次いで、また位
相検出器１２０で位相比較をすることとなり、クロック
出力信号ＣＬＫｏｕｔがさらに遅延されるべきであるな
らば、再び左側シフト信号ｓｈｉｆｔ−ｌｅｆｔを活性
化させて今回は、第３シフト信号ｓ３に論理ハイを伝達
させる。この場合、クロック出力信号ＣＬＫｏｕｔは、
クロック入力信号ＣＬＫｉｎを単位遅延３段だけ遅延さ
せたこととなる。それに対し、位相検出器１２０でクロ
ック出力信号ＣＬＫｏｕｔが小さく遅延されるべきであ
るという判定が出力されれば、右側シフト信号ｓｈｉｆ
ｔ−ｒｉｇｈｔが活性化され、クロック入力信号ＣＬＫ
ｉｎが経るべき単位遅延の段数を減らすこととなる。上
記のような方法で位相が一致するまで同じ過程が繰り返
される。
【００１５】必要な単位遅延の段数は、ｔＣＫ（一つの
クロック周期）−ｔＤＭ（補償しようとする遅延）であ
るので、低周波になるほど増えることとなる。例えば、
単位遅延が０．１ｎｓｅｃであって、ｔＣＫ＝１５ｎｓ
ｅｃ、ｔＤＭ＝３ｎｓｅｃであるならば、１２０段の単
位遅延が必要となる。
【００１６】以上、説明したように、従来のレジスタ制
御位相固定ループ（ｒｅｇｉｓｔｅｒ ｃｏｎｔｒｏｌ
ｌｅｄ ＤＬＬ）は、線型遅延ライン（Ｌｉｎｅａｒ
ｄｅｌａｙ ｌｉｎｅ）を用いるため、低周波に行くほ
どそれに比例して必要な単位遅延数が増えることとなる
ので、素子面積がさらに増えることとなる問題点が発生
する。
【００１７】
【発明が解決しようとする課題】そこで、本発明は上記
従来のレジスタ制御遅延固定ループにおける問題点に鑑
みてなされたものであって、低周波においても小さい面
積を占めるリング遅延とカウンタを利用した遅延固定ル
ープを提供することにその目的がある。
【００１８】
【課題を解決するための手段】上記のような目的を達成
するためになされた本発明によるリング遅延とカウンタ
を利用したレジスタ制御遅延固定ループは、半導体メモ
リ装置において、外部のクロック信号が入力されてクロ
ック入力信号を生成する入力部と、遅延固定ループの最
終出力信号であるクロック出力信号が入力されて前記ク
ロック入力信号により遅延される遅延量をモデリングす
るための遅延モニターと、前記入力部からの内部クロッ
ク信号と、前記遅延モニターからフィードバックされる
信号とが入力されて二つの信号の位相を比較してシフト
を制御する位相検出器と、前記位相検出器の左側又は右
側へのシフト指示を行う左側シフト信号及び右側シフト
信号が入力されてリング循環しながら遅延の加算／減算
を制御するシフトレジスタと、前記シフトレジスタの出
力に応じてリング循環しながら遅延量を調節するディジ
タル遅延ラインと、リング循環しながら前記ディジタル
遅延ラインからのデータ出力の数をカウンティングする
第１カウンタと、リング循環しながら前記シフトレジス
タからの信号出力の数をカウンティングする第２カウン
タと、前記第１カウンタと前記第２カウンタのカウント
数を比較するカウント比較器と、前記カウント比較器と
前記ディジタル遅延ラインの出力が入力されてクロック
出力信号を出力する出力部とを含んでなることを特徴と
する。
【００１９】
【発明の実施の形態】次に、本発明にかかるリング遅延
とカウンタを利用したレジスタ制御遅延固定ループの実
施の形態の具体例を図面を参照しながら説明する。
【００２０】図３は、本発明の遅延固定ループの構成を
示すブロック図である。
【００２１】図３を参照すると、外部のクロック信号Ｅ
ｘｔｅｒｎａｌ ＣＬＫが入力されてクロック入力信号
ＣＬＫｉｎを生成する入力部３００と、遅延固定ループ
の最終出力信号であるクロック出力信号ＣＬＫｏｕｔが
フィードバック入力され前記クロック入力信号ＣＬＫｉ
ｎで遅延される遅延量をモデリングする遅延モニター３
１０と、入力部３００からの内部クロック信号ＣＬＫｉ
ｎと遅延モニター３１０の出力される信号とが入力され
て二つの信号の位相を比較してシフトを制御する位相検
出器３２０と、位相検出器３２０の左側又は右側へのシ
フト指示を行う左側シフト信号ｓｈｉｆｔ−ｌｅｆｔ及
び右側シフト信号ｓｈｉｆｔ−ｒｉｇｈｔが入力されて
リング循環をしながら遅延の加算／減算を制御するシフ
トレジスタ３３０と、シフトレジスタ３３０の出力に応
じてリング循環をしながら遅延量を調節するディジタル
遅延ライン３４０と、リング循環しながらディジタル遅
延ライン３４０からのデータ出力の数をカウンティング
する第１カウンタ３５０と、リング循環しながらシフト
レジスタ３３０からの信号出力の数をカウンティングす
る第２カウンタ３６０と、第１カウンタ３５０と第２カ
ウンタ３６０とのカウント数を比較するカウント比較器
３７０と、カウント比較器３７０とディジタル遅延ライ
ン３４０の出力とが入力されてクロック出力信号ＣＬＫ
ｏｕｔを出力する出力部３８０とを備える。
【００２２】図４は、３段から構成した本発明のリング
遅延とカウンタを利用したレジスタ制御遅延固定ループ
の実施例を示した詳細な回路図である。
【００２３】図４を参照すると、本発明の遅延固定ルー
プは、シフトレジスタ３３０からの第１乃至第３シフト
信号ｓ１、ｓ２、ｓ３とクロック入力信号ＣＬＫｉｎと
が入力されて第１乃至第３シフト信号ｓ１、ｓ２、ｓ３
の制御によりクロック入力信号ＣＬＫｉｎを伝達する制
御部４００と、リセット信号ｒｅｓｅｔｂと制御部４０
０の制御を受けてリング循環しながら時間遅延を行う遅
延部４１０と、遅延部４１０からの信号出力の数をカウ
ンティングする第１カウンタ３５０と、リング循環して
いるシフトレジスタ３３０からの信号出力の数をカウン
ティングする第２カウンタ３６０と、第１カウンタ３５
０と第２カウンタ３６０のカウント数を比較するための
カウント比較器３７０と、カウント比較器３７０と遅延
部４１０の出力が入力されてクロック出力信号ＣＬＫｏ
ｕｔを出力する出力部３８０とを備える。
【００２４】具体的に、制御部４００は、クロック入力
信号ＣＬＫｉｎと第３シフト信号ｓ３とが入力される第
１ＮＡＮＤゲート４０１と、クロック入力信号ＣＬＫｉ
ｎと第２シフト信号ｓ２とが入力される第２ＮＡＮＤゲ
ート４０２と、クロック入力信号ＣＬＫｉｎと第１シフ
ト信号ｓ１とが入力される第３ＮＡＮＤゲート４０３と
を備える。
【００２５】また、遅延部４１０は、第１ＮＡＮＤゲー
ト４０１とリング循環される第９ＮＡＮＤゲート４０９
の出力とが入力される第４ＮＡＮＤゲート４０４と、第
４ＮＡＮＤゲート４０４の出力と電源電圧とが入力され
る第５ＮＡＮＤゲート４０５と、第２ＮＡＮＤゲート４
０２の出力と第５ＮＡＮＤゲート４０５の出力とが入力
される第６ＮＡＮＤゲート４０６と、第６ＮＡＮＤゲー
ト４０６の出力と電源電圧とが入力される第７ＮＡＮＤ
ゲート４０７と、第３ＮＡＮＤゲート４０３の出力と第
７ＮＡＮＤゲート２０７の出力とが入力される第８ＮＡ
ＮＤゲート４０８と、第８ＮＡＮＤゲート４０８の出力
と電源電圧とが入力される第９ＮＡＮＤゲート４０９と
を備える。
【００２６】また、出力部３８０は、第９ＮＡＮＤゲー
ト２０９の出力とカウント比較器３７０の出力とが入力
されるＮＯＲゲートとから構成されている。
【００２７】以下、上記構成の動作を説明すると、基本
的な動作原理は、従来の技術と類似しており、ただし、
第３シフト信号ｓ３が論理ハイとなっても位相検出器３
２０で左側シフト信号ｓｈｉｆｔ−ｌｅｆｔがまた活性
化されれば、論理ハイ値は、また第１シフト信号ｓ１に
伝達され、第２カウンタ３６０は、回数１を記録するこ
ととなる。第１シフト信号ｓ１が論理ハイであるので、
クロック入力信号ＣＬＫｉｎは、単位遅延４３０一つを
通過して第１カウンタ３５０に回数１を記録することと
なり、同時にリング循環して単位遅延４３０三つを通過
することとなる。第１カウンタ３５０と第２カウンタ３
６０のカウント数が同じになると、カウント比較器３７
０は、カウント比較器出力信号ｅｎｂを論理ローにして
総４段を経た信号がクロック出力信号ＣＬＫｏｕｔに出
力されるようにする。すなわち、３段の遅延のみを有し
ていても、それ以上の遅延が必要な場合に処理できるこ
ととなる。第２カウンタ３６０は、右側シフト信号ｓｈ
ｉｆｔ−ｒｉｇｈｔが活性化されて逆リング循環する場
合にも処理できるために、カウントダウン（Ｃｏｕｎｔ
Ｄｏｗｎ）機能も実行できるべきである。第１及び第
２カウンタ３５０、３６０とカウント比較器３７０は、
相対的に非常に小さい面積を占めるため、例えば、３０
段の遅延を有してもはるかに低い周波数まで動作できる
可能性を有する。
【００２８】リセット信号ｒｅｓｅｔｂは、初期状態
と、クロック出力信号ＣＬＫｏｕｔの出力と次のクロッ
ク入力信号ＣＬＫｉｎが入力される間毎に、論理ローに
セッティングされてリング遅延を初期化する役割を行
う。
【００２９】図５は、上昇クロックに対するリセット信
号ｒｅｓｅｔｂのタイミング図である。
【００３０】図５を参照すると、クロック信号ＣＬＫが
上昇する時ごとにリセット信号ｒｅｓｅｔｂが論理ロー
に活性化されてクロック出力信号ＣＬｏｕｔが出力さ
れ、クロック入力信号ＣＬｋｉｎが入力される前に遅延
部４１０を初期化させることが分かる。
【００３１】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００３２】
【発明の効果】上述したように、本発明は、従来のレジ
スタ制御遅延固定ループで用いた線型遅延ラインをリン
グ遅延とカウンタとに置き換えることによって必要な遅
延段数を減少させて素子の全体面積を減らし、低周波動
作時に動作範囲を大幅に広げることができる。
【図面の簡単な説明】
【図１】従来の技術の線型レジスタ制御遅延固定ループ
の構成を示すブロック図である。
【図２】３段から構成した従来のディジタル遅延ライン
の実施例を示した詳細な回路図である。
【図３】本発明のリング遅延とカウンタを利用したレジ
スタ制御遅延固定ループの構成を示すブロック図であ
る。
【図４】３段から構成した本発明の遅延固定ループの実
施例を示した詳細な回路図である。
【図５】本発明の遅延固定ループの上昇クロックに対す
るリセット信号ｒｅｓｅｔｂのタイミング図である。
【符号の説明】
３００ 入力部 ３１０ 遅延モニター ３２０ 位相検出器 ３３０ シフトレジスタ ３４０ ディジタル遅延ライン ３５０ 第１カウンタ ３６０ 第２カウンタ ３７０ カウント比較器 ３８０ 出力部（ＮＯＲゲート） ４００ 制御部 ４０１〜４０９ ＮＡＮＤゲート ４１０ 遅延部 ４３０ 単位遅延

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ装置において、外部のクロ
    ック信号が入力されてクロック入力信号を生成する入力
    部と、 遅延固定ループの最終出力信号であるクロック出力信号
    が入力されて前記クロック入力信号により遅延される遅
    延量をモデリングするための遅延モニターと、 前記入力部からの内部クロック信号と、前記遅延モニタ
    ーからフィードバックされる信号とが入力されて二つの
    信号の位相を比較してシフトを制御する位相検出器と、 前記位相検出器の左側又は右側へのシフト指示を行う左
    側シフト信号及び右側シフト信号が入力されてリング循
    環しながら遅延の加算／減算を制御するシフトレジスタ
    と、 前記シフトレジスタの出力に応じてリング循環しながら
    遅延量を調節するディジタル遅延ラインと、 リング循環しながら前記ディジタル遅延ラインからのデ
    ータ出力の数をカウンティングする第１カウンタと、 リング循環しながら前記シフトレジスタからの信号出力
    の数をカウンティングする第２カウンタと、 前記第１カウンタと前記第２カウンタのカウント数を比
    較するカウント比較器と、 前記カウント比較器と前記ディジタル遅延ラインの出力
    が入力されてクロック出力信号を出力する出力部とを含
    んでなることを特徴とするリング遅延とカウンタを利用
    したレジスタ制御遅延固定ループ。
  2. 【請求項２】 前記ディジタル遅延ラインは、前記シフ
    トレジスタから出力されるシフト信号と前記クロック入
    力信号とが入力されて前記シフト信号の制御により前記
    クロック入力信号を伝達する制御部と、 リセット信号と前記制御部の制御を受けてリング循環し
    ながら時間遅延を行う遅延部とを含んでなることを特徴
    とする請求項１に記載のリング遅延とカウンタを利用し
    たレジスタ制御遅延固定ループ。
  3. 【請求項３】 前記制御部は、前記クロック入力信号と
    前記シフト信号とが入力される多数のロジックゲートを
    含んでなることを特徴とする請求項２に記載のリング遅
    延とカウンタを利用したレジスタ制御遅延固定ループ。
  4. 【請求項４】 前記遅延部は、第１ステージ単位遅延
    端、多数の中間ステージ単位遅延端、及び最終ステージ
    単位遅延端を含んでおり、 前記第１ステージ単位遅延端は、前記ロジックゲートと
    リング循環される第９ロジックゲートの出力が入力され
    る第４ロジックゲートと前記第４ロジックゲートの出力
    と電源電圧とが入力される第５ロジックゲートとを備
    え、 前記中間ステージ単位遅延端は、前記制御部の出力信号
    と前記第１ステージ単位遅延端の出力信号が入力される
    第６ロジックゲートと、前記第６ロジックゲートの出力
    と電源電圧とが入力される第７ロジックゲートとを備
    え、 前記最終ステージ単位遅延端は、前記制御部の出力信号
    と前記中間ステージ単位遅延端の出力信号とが入力され
    る第８ロジックゲートと、前記第８ロジックゲートの出
    力と電源電圧とが入力される前記第９ロジックゲートと
    を備えることを特徴とする請求項２又は３記載のリング
    遅延とカウンタを利用したレジスタ制御遅延固定ルー
    プ。
  5. 【請求項５】 前記出力部は、前記遅延部の出力と前記
    カウント比較器の出力とが入力されるロジックゲートを
    含むことを特徴とする請求項１に記載のリング遅延とカ
    ウンタを利用したレジスタ制御遅延固定ループ。
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