KR20020002526A - 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 - Google Patents

링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 Download PDF

Info

Publication number
KR20020002526A
KR20020002526A KR1020000036728A KR20000036728A KR20020002526A KR 20020002526 A KR20020002526 A KR 20020002526A KR 1020000036728 A KR1020000036728 A KR 1020000036728A KR 20000036728 A KR20000036728 A KR 20000036728A KR 20020002526 A KR20020002526 A KR 20020002526A
Authority
KR
South Korea
Prior art keywords
delay
signal
output
unit
shift
Prior art date
Application number
KR1020000036728A
Other languages
English (en)
Other versions
KR100362199B1 (ko
Inventor
이성훈
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000036728A priority Critical patent/KR100362199B1/ko
Priority to JP2001049134A priority patent/JP4504581B2/ja
Priority to US09/888,905 priority patent/US6437618B2/en
Priority to TW090115781A priority patent/TW518594B/zh
Publication of KR20020002526A publication Critical patent/KR20020002526A/ko
Application granted granted Critical
Publication of KR100362199B1 publication Critical patent/KR100362199B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Abstract

본 발명은 반도체메모리 장치의 지연고정루프에 관한 것으로 저주파에서도 적은 면적을 차지하는 지연고정루프를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 반도체메모리 장치에 있어서, 외부의 클럭신호를 입력받아 클럭입력신호를 생성하는 입력부; 지연고정루프의 최종 출력신호인 클럭출력신호를 입력받아 상기 클럭입력신호에서 지연되는 지연량을 모델링하기 위한 딜레이모니터; 상기 입력부로부터의 내부클럭신호와 상기 딜레이모니터의 피드백되는 신호를 입력받아 두 신호의 위상을 비교하여 쉬프트를 제어하기 위한 위상검출기; 상기 위상검출기의 왼쪽이나 오른쪽으로 쉬프트하라는 왼쪽쉬프트신호 및 오른쪽쉬프트신호를 입력받아서 링 순환을 하면서 딜레이의 가감을 제어하기 위한 쉬프트레지스터; 상기 쉬프트레지스터의 출력에 따라 링 순환을 하면서 딜레이의 양을 조절하기 위한 디지털딜레이라인; 상기 디지털딜레이라인으로부터 출력된 신호를 입력받아 회전하는 횟수를 카운팅하기 위한 제1카운터; 상기 쉬프트레지스터의 링 순환하는 출력을 입력받아서 회전하는 횟수를 카운팅하기 위한 제2카운터; 상기 제1카운터와 상기 제2카운터의 카운팅 횟수를 비교하기위한 카운트비교기; 및 상기 카운트비교기와 상기 디지털딜레이라인의 출력을 입력받아서 클럭출력신호를 출력하기 위한 출력부를 포함하여 이루어진다.

Description

링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프{A register controlled DLL using ring delay and counter}
본 발명은 반도체메모리 장치에 관한 것으로, 특히 저주파에서도 적은 면적을 갖는 지연고정루프에 관한 것이다.
일반적으로, 지연고정루프란 반도체메모리 장치에서 클록을 사용하는 동기식메모리의 내부클록을 에러없이 외부클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동일하게 동기되도록 하기 위해서 사용한다. 다시 말하면 외부클록과 데이터, 또는 외부 클록과 내부 클록 간의 스큐(Skew)를 보상하기 위한 클록 발생 장치이다.
도1은 종래기술의 선형 레지스터 제어 지연고정루프의 구성을 나타내는 블럭도이다.
도1에서는 DRAM에서 지연고정루프의 용도를 보여부기 위해 지연고정루프(500)와 연관된 DRAM의 주변회로 구성을 동시에 도시하고 있다.
도1을 참조하면, 종래기술의 지연고정루프는 외부의 클럭신호(External CLK)를 입력받아 클럭입력신호(CLKin)를 생성하기 위한 입력부(100)와, 지연고정루프의 최종 출력 신호인 클럭출력신호(CLKout)를 입력받아 상기 클럭입력신호(CLKin)에서 지연되는 지연량을 모델링하기 위한 딜레이모니터(110)와, 상기 입력부(100)로부터의 내부클럭신호(CLKin)와 상기 딜레이모니터(110)의 피드백되는 신호를 입력받아두 신호의 위상을 비교하여 쉬프트를 제어하기 위한 위상검출기(120)와, 상기 위상검출기(120)의 왼쪽이나 오른쪽으로 쉬프트하라는 왼쪽쉬프트신호(shift-left) 및 오른쪽쉬프트신호(shift-right)를 입력받아서 딜레이의 가감을 제어하기 위한 쉬프트레지스터(130)와, 상기 쉬프트레지스터(130)의 출력에 따라 딜레이의 양을 조절하기 위한 디지털딜레이라인(140)을 구비한다.
이러한 지연고정루프에 의해 디램코아부(150)에서 읽힌 데이터는 상기 클럭출력신호(CLKout)에 동기되어 디플립플롭(160) 및 출력구동부(170)을 거쳐서 외부로 출력(DQ)된다. 지연고정루프를 사용하지 않을 경우, 즉 상기 클럭입력신호(CLKin)와 상기 클럭출력신호(CLKout)이 같을 경우에 출력된 데이터는 외부 클럭(External CLK)에 비해 상기 입력부(100)의 시간 지연(tR)과 상기 디플립플롭(160) 및 상기 출력구동부(170)에서 지연되는 시간 지연(tD)를 합한 만큼의 스큐(skew)를 갖게 된다. 그러나 상기 도1과 같이 지연고정루프를 사용한다면 출력되는 데이터는 외부 클럭과 정확하게 동기된다. 이렇게 하기 위해서는 상기 클럭출력신호(CLKout)가 상기 클럭입력신호(CLKin)를 필요한 만큼 지연시킨 것이 되어야 하는데, 이 과정을 다음 도2와 함께 설명하기로 한다.
도2는 3단으로 구성한 상기 디지털딜레인라인(140)의 실시예를 나타낸 상세한 회로도이다.
도2를 참조하면, 상기 디지털딜레인라인(140)은 상기 쉬프트레지스터(130)로부터의 제1 내지 제3쉬프트신호(s1, s2, s3)와 상기 클럭입력신호(CLKin)을 입력받아서 상기 제1 내지 제3쉬프트신호(s1, s2, s3)의 제어에 의해 상기 클럭입력신호(CLKin)를 전달하기 위한 제어부(200)와, 상기 제어부(200)의 제어를 받아 시간 지연을 하기 위한 딜레이부(210)와, 상기 딜레이부(210)로부터 입력되는 신호를 출력하기위한 출력부(220)를 구비한다.
구체적으로, 상기 제어부(200)는 클럭입력신호(CLKin)과 제3쉬프트신호(s3)를 입력받는 제1난드게이트(201)와, 클럭입력신호(CLKin)과 제2쉬프트신호(s2)를 입력받는 제2난드게이트(202)와, 클럭입력신호(CLKin)와 제1쉬프트신호(s1)를 입력받는 제3난드게이트(203)를 구비한다.
또한, 상기 딜레이부(210)는 상기 제1난드게이트(201)와 전원전압을 입력받는 제4난드게이트(204)와, 상기 제4난드게이트(204)의 출력과 전원전압을 입력받는 제5난드게이트(205)와, 상기 제2난드게이트(202)의 출력과 상기 제5난드게이트(205)의 출력을 입력받는 제6난드게이트(206)와, 상기 제6난드게이트(206)의 출력과 전원전압을 입력받는 제7난드게이트(207)와, 상기 제3난드게이트(203)의 출력과 상기 제7난드게이트(207)의 출력을 입력받는 제8난드게이트(208)와, 상기 제8난드게이트(208)의 출력과 전원전압을 입력받는 제9난드게이트(209)를 구비한다.
또한, 상기 출력부(220)는 상기 제9난드게이트(209)의 출력과 전원전압을 입력받는 제10난드게이트(220)로 구성되어 있다.
상기 도2에서 나타내는 딜레이부(210)의 실시예는 두 개의 난드게이트로 구성되어 있는 단위딜레이(230) 세개를 사용한 3단의 딜레이부를 설명하기 위한 것이고, 실제로는 100단 또는 그 이상의 단위 딜레이(230)가 필요하다. 또한, 단위 딜레이(230)의 갯수는 저주파로 갈수록 더욱 많아질 수 있다.
동작을 설명하면, 최초에 상기 제1쉬프트신호(s1)만이 논리 하이이고 상기 제2 및 제3쉬프트신호(s2, s3)는 논리 로우라면 상기 클럭출력신호(CLKout)는 상기 클럭입력신호(CLKin)를 단위딜레이 한 단 만큼 지연시킨 것이 된다. 이 때 상기 클럭입력신호(CLKin)이 입력되는 난드게이트(201, 202, 203)와 상기 클럭출력신호(CLKout)를 출력하는 난드게이트(220)의 딜레이는 보상할 수 있는 것이므로 무시해도 좋다. 상기 클럭출력신호(CLKout)는 상기 딜레이모니터(110)을 거친 후 상기 위상검출기(120)에서 위상비교를 한다. 여기서 상기 클럭출력신호(CLKout)이 더 지연되어야 한다면, 상기 위상검출기(120)는 왼쪽쉬프트신호(shift-left)를 활성화시킨다. 이에 의해 상기 제1쉬프트신호(s1)는 논리 로우가 되고 상기 제2쉬프트신호(s2)는 논리 하이가 된다. 즉, 논리 하이가 왼쪽으로 전달되는 것이다. 이 후 다시 위상검출기(120)에서 위상 비교를 하게 되고 상기 클럭출력신호(CLKout)이 더 지연되어야 한다면 또다시 왼쪽쉬프트신호(shift-left)를 활성화시켜서 이번에는 제3쉬프트신호(s3)에 논리 하이를 전달시킨다. 이 경우 상기 클럭출력신호(CLKout)는 상기 클럭입력신호(CLKin)를 단위딜레이 3 단 만큼 지연시킨 것이 된다. 반면에 상기 위상검출기(120)에서 상기 클럭출력신호(CLKout)가 덜 지연되어야한다는 판정이 나오면 오른쪽쉬프트신호(shift-right)가 활성화되고 상기 클럭입력신호(CLKin)가 거쳐야하는 단위딜레이의 단 수를 줄이게 된다. 상기와 같은 방법으로 위상이 일치될 때까지 같은 과정이 반복된다.
필요한 단위딜레이의 단 수는 tCK(한 클럭 주기) - tDM(보상하고자 하는 딜레이) 만큼이므로 저주파가 될수록 늘어나게 된다. 예를 들어, 단위딜레이가 0.1nsec이고 tCK=15nsec, tDM=3nsec라면 120단의 단위딜레이가 필요하게 된다.
이상에서 설명한 바와 같이, 종래의 레지스터 제어 위상고정루프(register controlled DLL)는 선형 지연 라인(Linear delay line)을 이용하기 때문에, 저주파로 내려가면 그에 비례해서 필요한 단위딜레이 수가 늘어나게 되므로 면적이 더 늘어나게 되는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 저주파에서도 적은 면적을 차지하는 지연고정루프를 제공하는데 그 목적이 있다.
도1은 종래기술의 선형 레지스터 제어 지연고정루프의 구성을 나타내는 블럭도,
도2는 3단으로 구성한 상기 디지털딜레인라인(140)의 실시예를 나타낸 상세한 회로도,
도3은 본 발명의 지연고정루프의 구성을 나타내는 블럭도,
도4는 3단으로 구성한 본 발명의 지연고정루프 실시예를 나타낸 상세한 회로도,
도5는 상승클럭에 대한 리셋신호(resetb)의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : 입력부 320 : 위상검출기
330 : 쉬프트레지스터 340 : 디지털딜레잉라인
350 : 제1카운터 360 : 제2카운터
370 : 카운트비교기 380 : 출력부
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는 반도체메모리 장치에 있어서, 외부의 클럭신호를 입력받아 클럭입력신호를 생성하는 입력부; 지연고정루프의 최종 출력신호인 클럭출력신호를 입력받아 상기 클럭입력신호에서 지연되는 지연량을 모델링하기 위한 딜레이모니터; 상기 입력부로부터의 내부클럭신호와 상기 딜레이모니터의 피드백되는 신호를 입력받아 두 신호의 위상을 비교하여 쉬프트를 제어하기 위한 위상검출기; 상기 위상검출기의 왼쪽이나 오른쪽으로 쉬프트하라는 왼쪽쉬프트신호 및 오른쪽쉬프트신호를 입력받아서 링 순환을 하면서 딜레이의 가감을 제어하기 위한 쉬프트레지스터; 상기 쉬프트레지스터의 출력에 따라 링 순환을 하면서 딜레이의 양을 조절하기 위한 디지털딜레이라인; 상기 디지털딜레이라인으로부터 출력된 신호를 입력받아 회전하는 횟수를 카운팅하기 위한 제1카운터; 상기 쉬프트레지스터의 링 순환하는 출력을 입력받아서 회전하는 횟수를 카운팅하기 위한 제2카운터; 상기 제1카운터와 상기 제2카운터의 카운팅 횟수를 비교하기위한 카운트비교기; 및 상기 카운트비교기와 상기 디지털딜레이라인의 출력을 입력받아서 클럭출력신호를 출력하기 위한 출력부를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도3은 본 발명의 지연고정루프의 구성을 나타내는 블럭도이다.
도3을 참조하면, 외부의 클럭신호(External CLK)를 입력받아 클럭입력신호(CLKin)를 생성하는 입력부(300)와, 지연고정루프의 최종 출력신호인 클럭출력신호(CLKout)를 피드백 입력받아 상기 클럭입력신호(CLKin)에서 지연되는 지연량을 모델링하기 위한 딜레이모니터(310)와, 상기 입력부(300)로부터의 내부클럭신호(CLKin)와 상기 딜레이모니터(310)의 출력되는 신호를 입력받아 두 신호의 위상을 비교하여 쉬프트를 제어하기 위한 위상검출기(320)와, 상기위상검출기(320)의 왼쪽이나 오른쪽으로 쉬프트하라는 왼쪽쉬프트신호(shift-left) 및 오른쪽쉬프트신호(shift-right)를 입력받아서 링 순환을 하면서 딜레이의 가감을 제어하기 위한 쉬프트레지스터(330)와, 상기 쉬프트레지스터(330)의 출력에 따라 링 순환을 하면서 딜레이의 양을 조절하기 위한 디지털딜레이라인(340)과, 상기 디지털딜레이라인(340)으로부터 출력된 신호를 입력받아 회전하는 횟수를 카운팅하기 위한 제1카운터(350)와, 상기 쉬프트레지스터(330)의 링 순환하는 출력을 입력받아서 회전하는 횟수를 카운팅하기 위한 제2카운터(360)와, 상기 제1카운터(350)와 상기 제2카운터(360)의 카운팅 횟수를 비교하기위한 카운트비교기(370)와, 상기 카운트비교기(370)와 상기 디지털딜레이라인(340)의 출력을 입력받아서 클럭출력신호(CLKout)를 출력하기 위한 출력부(380)를 구비한다
도4는 3단으로 구성한 본 발명의 지연고정루프 실시예를 나타낸 상세한 회로도이다.
도4를 참조하면, 본 발명의 지연고정루프는 상기 쉬프트레지스터(330)로부터의 제1 내지 제3쉬프트신호(s1, s2, s3)와 상기 클럭입력신호(CLKin)을 입력받아서 상기 제1 내지 제3쉬프트신호(s1, s2, s3)의 제어에 의해 상기 클럭입력신호(CLKin)를 전달하기 위한 제어부(400)와, 리셋신호(resetb)와 상기 제어부(400)의 제어를 받아 링 순환을 하면서 시간 지연을 하기 위한 딜레이부(410)와, 상기 딜레이부(410)로부터 출력된 신호를 입력받아 회전하는 횟수를 카운팅하기 위한 제1카운터(350)와, 상기 쉬프트레지스터(330)의 링 순환하는 출력을 입력받아서 회전하는 횟수를 카운팅하기 위한 제2카운터(360)와, 상기 제1카운터(350)와 상기 제2카운터(360)의 카운팅 횟수를 비교하기위한 카운트비교기(370)와, 상기 카운트비교기(370)와 상기 딜레이부(410)의 출력을 입력받아서 클럭출력신호(CLKout)를 출력하기 위한 출력부(380)를 구비한다.
구체적으로, 상기 제어부(400)는 클럭입력신호(CLKin)와 제3쉬프트신호(s3)를 입력받는 제1난드게이트(401)와, 클럭입력신호(CLKin)와 제2쉬프트신호(s2)를 입력받는 제2난드게이트(402)와, 클럭입력신호(CLKin)와 제1쉬프트신호(s1)를 입력받는 제3난드게이트(403)를 구비한다.
또한, 상기 딜레이부(410)는 상기 제1난드게이트(401)와 링 순환되는 제9난드게이트(409)의 출력을 입력받는 제4난드게이트(404)와, 상기 제4난드게이트(404)의 출력과 전원전압을 입력받는 제5난드게이트(405)와, 상기 제2난드게이트(402)의 출력과 상기 제5난드게이트(405)의 출력을 입력받는 제6난드게이트(406)와, 상기 제6난드게이트(406)의 출력과 전원전압을 입력받는 제7난드게이트(407)와, 상기 제3난드게이트(403)의 출력과 상기 제7난드게이트(207)의 출력을 입력받는 제8난드게이트(408)와, 상기 제8난드게이트(408)의 출력과 전원전압을 입력받는 제9난드게이트(409)를 구비한다.
또한, 상기 출력부(380)는 상기 제9난드게이트(209)의 출력과 상기 카운트비교기(370)의 출력을 입력받는 노아게이트로 구성되어 있다.
동작을 설명하면, 기본적인 동작원리는 종래기술과 유사하며, 다만, 상기 제3쉬프트신호(s3)가 논리 하이가 되었는데도 상기 위상검출기(320)에서 왼쪽쉬프트신호(shift-left)가 또 활성화되면 논리 하이값은 다시 제1쉬프트신호(s1)로 전달이 되고, 상기 제2카운터(360)은 횟수 1을 기록하게 된다. 상기 제1쉬프트신호(s1)이 논리 하이이므로 상기 클럭입력신호(CLKin)는 단위딜레이 하나를 통과하여 상기 제1카운터(350)에 횟수 1을 기록하게 되고 동시에 링 순환하여 단위딜레이 세개를 통과하게 된다. 상기 제1카운터(350)와 상기 제2카운터(360)의 카운트 횟수가 같아졌으므로 상기 카운트비교기(370)는 카운트비교기출력신호(enb)를 논리 로우로 만들어서 총 네 단을 거친 신호가 상기 클럭출력신호(CLKout)로 출력되게 한다. 즉, 3 단의 딜레이만 가지고도 그 이상의 딜레이가 필요한 경우에 처리할 수 있게 된다. 상기 제2카운터(360)는 오른쪽쉬프트신호(shift-right)가 활성화되어서 거꾸로 회전할 경우에도 처리할 수 있어야 하기 때문에 카운트 다운(Count Down) 기능도 수행할 수 있어야 한다. 상기 제1 및 제2카운터(350, 360)와 상기 카운트비교기(370)는 상대적으로 아주 적은 면적을 차지하므로 가령, 30 단의 딜레이만 가지고도 훨씬 낮은 주파수까지 동작할 수 있게 한다.
상기 리셋신호(resetb)는 맨 처음 시작할 때와 매 클럭출력신호(CLKout)가 나오고 다음 클럭입력신호(CLKin)가 진입하기 전에 논리 로우로 셋팅되어 링딜레이를 리셋시키는 역할을 수행한다.
도5는 상승클럭에 대한 리셋신호(resetb)의 타이밍도이다.
도5를 참조하면, 매 클럭신호(CLK)가 상승할 때마다 상기 리셋(resetb)가 논리 로우로 활성화되어서 상기 클럭출력신호(CLout)가 출력되고 상기 클럭입력신호(CLkin)가 진입되기 전에 상기 딜레이부(410)를 초기화시키는 것을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 종래의 레지스터 제어 지연고정루프에서 사용한 선형 딜레이라인을 링 딜레이와 카운터로 대체함으로써 필요한 딜레이 단 수를 감소시켜 전체 면적을 줄이고 저주파 동작시에 동작 범위를 대폭 넓힐 수 있도록 한다.

Claims (5)

  1. 반도체메모리 장치에 있어서,
    외부의 클럭신호를 입력받아 클럭입력신호를 생성하는 입력부;
    지연고정루프의 최종 출력신호인 클럭출력신호를 입력받아 상기 클럭입력신호에서 지연되는 지연량을 모델링하기 위한 딜레이모니터;
    상기 입력부로부터의 내부클럭신호와 상기 딜레이모니터의 피드백되는 신호를 입력받아 두 신호의 위상을 비교하여 쉬프트를 제어하기 위한 위상검출기;
    상기 위상검출기의 왼쪽이나 오른쪽으로 쉬프트하라는 왼쪽쉬프트신호 및 오른쪽쉬프트신호를 입력받아서 링 순환을 하면서 딜레이의 가감을 제어하기 위한 쉬프트레지스터;
    상기 쉬프트레지스터의 출력에 따라 링 순환을 하면서 딜레이의 양을 조절하기 위한 디지털딜레이라인;
    상기 디지털딜레이라인으로부터 출력된 신호를 입력받아 회전하는 횟수를 카운팅하기 위한 제1카운터;
    상기 쉬프트레지스터의 링 순환하는 출력을 입력받아서 회전하는 횟수를 카운팅하기 위한 제2카운터;
    상기 제1카운터와 상기 제2카운터의 카운팅 횟수를 비교하기위한 카운트비교기; 및
    상기 카운트비교기와 상기 디지털딜레이라인의 출력을 입력받아서 클럭출력신호를 출력하기 위한 출력부
    를 포함하여 이루어진 지연고정루프.
  2. 제 1 항에 있어서,
    상기 디지털딜레이라인은,
    상기 쉬프트레지스터로부터 출력되는 쉬프트신호와 상기 클럭입력신호를 입력받아서 상기 쉬프트신호의 제어에 의해 상기 클럭입력신호를 전달하기 위한 제어부; 및
    리셋신호와 상기 제어부의 제어를 받아 링 순환을 하면서 시간 지연을 하기 위한 딜레이부
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  3. 제 2 항에 있어서,
    상기 제어부는,
    상기 클럭입력신호와 상기 쉬프트신호를 입력받는 다수의 로직게이트를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 딜레이부는,
    최초단위딜레이단, 다수의 중간단위딜레이단, 및 최종단위딜레이단을 포함하며,
    상기 최초단위딜레이단은 상기 로직게이트와 링순환되는 제9로직게이트의 출력을 입력받는 제4로직게이트와 상기 제4로직게이트의 출력과 전원전압을 입력받는 제5로직게이트를 구비하며,
    상기 중간단위딜레이단은 상기 제어부의 출력신호와 상기 최초단위딜레이단의 출력신호를 입력받는 제6로직게이트와 상기 제6로직게이트의 출력과 전원전압을 입력받는 제7로직게이트를 구비하며,
    상기 최종단위딜레이단은 상기 제어부의 출력신호와 상기 중간단위딜레이단의 출력신호를 입력받는 제8로직게이트와 상기 제8로직게이트의 출력과 전원전압을 입력받는 상기 제9로직게이트를 구비하는 것을 특징으로 하는 지연고정루프.
  5. 제 1 항에 있어서,
    상기 출력부는 상기 딜레이부의 출력과 상기 카운트비교기의 출력을 입력받는 로직게이트를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
KR1020000036728A 2000-06-30 2000-06-30 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프 KR100362199B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020000036728A KR100362199B1 (ko) 2000-06-30 2000-06-30 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
JP2001049134A JP4504581B2 (ja) 2000-06-30 2001-02-23 リング遅延とカウンタを利用したレジスタ制御遅延固定ループ
US09/888,905 US6437618B2 (en) 2000-06-30 2001-06-25 Delay locked loop incorporating a ring type delay and counting elements
TW090115781A TW518594B (en) 2000-06-30 2001-06-28 Delay locked loop incorporating a ring type delay and counting elements

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000036728A KR100362199B1 (ko) 2000-06-30 2000-06-30 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프

Publications (2)

Publication Number Publication Date
KR20020002526A true KR20020002526A (ko) 2002-01-10
KR100362199B1 KR100362199B1 (ko) 2002-11-23

Family

ID=19675041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000036728A KR100362199B1 (ko) 2000-06-30 2000-06-30 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프

Country Status (4)

Country Link
US (1) US6437618B2 (ko)
JP (1) JP4504581B2 (ko)
KR (1) KR100362199B1 (ko)
TW (1) TW518594B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4454810B2 (ja) * 2000-08-04 2010-04-21 Ｎｅｃエレクトロニクス株式会社 デジタル位相制御方法及びデジタル位相制御回路
JP2002290217A (ja) * 2001-03-28 2002-10-04 Fujitsu Ltd 遅延回路、遅延回路を含む半導体集積回路装置、及び遅延方法
DE10120764B4 (de) * 2001-04-27 2004-12-23 Infineon Technologies Ag Schaltung zum Synchronisieren von Signalen beim Informationsaustausch zwischen Schaltkreisen
US7103008B2 (en) * 2001-07-02 2006-09-05 Conexant, Inc. Communications system using rings architecture
US20030052719A1 (en) * 2001-09-20 2003-03-20 Na Kwang Jin Digital delay line and delay locked loop using the digital delay line
KR100424182B1 (ko) * 2001-12-21 2004-03-24 주식회사 하이닉스반도체 지터 특성을 개선한 지연 고정 루프 회로
DE10202879B4 (de) 2002-01-25 2004-01-29 Infineon Technologies Ag DLL-(Delay-Locked-Loop)Schaltung
US6990644B2 (en) * 2002-04-18 2006-01-24 International Business Machines Corporation On chip timing adjustment in multi-channel fast data transfer
US6621762B1 (en) * 2002-05-29 2003-09-16 Micron Technology, Inc. Non-volatile delay register
US6680634B1 (en) * 2002-12-03 2004-01-20 Nokia Corporation Self calibrating digital delay-locked loop
KR100510063B1 (ko) 2002-12-24 2005-08-26 주식회사 하이닉스반도체 레지스터 제어 지연고정루프
US7477716B2 (en) * 2003-06-25 2009-01-13 Mosaid Technologies, Inc. Start up circuit for delay locked loop
JP4197523B2 (ja) * 2003-11-20 2008-12-17 パナソニック株式会社 半導体装置
US7230495B2 (en) 2004-04-28 2007-06-12 Micron Technology, Inc. Phase-locked loop circuits with reduced lock time
US7421606B2 (en) 2004-05-18 2008-09-02 Micron Technology, Inc. DLL phase detection using advanced phase equalization
US7395065B2 (en) 2004-06-18 2008-07-01 Motorola, Inc. Routing calls to facilitate call handover
US7065001B2 (en) * 2004-08-04 2006-06-20 Micron Technology, Inc. Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM
US7660187B2 (en) * 2004-08-04 2010-02-09 Micron Technology, Inc. Method and apparatus for initialization of read latency tracking circuit in high-speed DRAM
US7088156B2 (en) * 2004-08-31 2006-08-08 Micron Technology, Inc. Delay-locked loop having a pre-shift phase detector
US8121240B1 (en) * 2004-11-16 2012-02-21 Xilinx, Inc. Statistical measurement of average edge-jitter placement on a clock signal
TWI239145B (en) * 2004-12-31 2005-09-01 Univ Nat Taiwan A low-power delay-line framework and circuit
US7190201B2 (en) 2005-02-03 2007-03-13 Mosaid Technologies, Inc. Method and apparatus for initializing a delay locked loop
TWI310633B (en) * 2005-08-31 2009-06-01 Via Tech Inc Clock loop circuit with community counters and metohd thereof
US7855611B2 (en) * 2006-11-15 2010-12-21 Qualcomm Incorporated Delay line calibration
US7716001B2 (en) * 2006-11-15 2010-05-11 Qualcomm Incorporated Delay line calibration
JP2009141569A (ja) * 2007-12-05 2009-06-25 Sony Corp クロック信号生成回路、表示パネルモジュール、撮像デバイス及び電子機器
KR100968460B1 (ko) * 2008-11-11 2010-07-07 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 ｄｌｌ 회로의 업데이트 제어 장치
KR101175246B1 (ko) * 2011-01-28 2012-08-21 에스케이하이닉스 주식회사 지연고정루프
KR102268767B1 (ko) 2017-06-09 2021-06-29 에스케이하이닉스 주식회사 지연 회로 및 이를 포함하는 듀티 사이클 제어 장치
KR20220032801A (ko) * 2020-09-08 2022-03-15 주식회사 메타씨앤아이 신호 지연 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3338744B2 (ja) * 1994-12-20 2002-10-28 日本電気株式会社 遅延回路装置
US6204694B1 (en) * 1999-05-21 2001-03-20 Logicvision, Inc. Programmable clock signal generation circuits and methods for generating accurate, high frequency, clock signals
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422585B1 (ko) * 2001-08-08 2004-03-12 주식회사 하이닉스반도체 링 - 레지스터 제어형 지연 고정 루프 및 그의 제어방법

Also Published As

Publication number Publication date
US20020000855A1 (en) 2002-01-03
KR100362199B1 (ko) 2002-11-23
TW518594B (en) 2003-01-21
JP2002025259A (ja) 2002-01-25
US6437618B2 (en) 2002-08-20
JP4504581B2 (ja) 2010-07-14

Similar Documents

Publication Publication Date Title
KR100362199B1 (ko) 링 딜레이와 카운터를 이용한 레지스터 제어 지연고정루프
JP2954070B2 (ja) デジタルｐｌｌ回路
KR100305646B1 (ko) 클럭보정회로
KR101382500B1 (ko) 지연 고정 회로 및 클록 생성 방법
US6995591B2 (en) Register controlled delay locked loop with low power consumption
US6333959B1 (en) Cross feedback latch-type bi-directional shift register in a delay lock loop circuit
US6445231B1 (en) Digital dual-loop DLL design using coarse and fine loops
US6989700B2 (en) Delay locked loop in semiconductor memory device and its clock locking method
US6137334A (en) Logic circuit delay stage and delay line utilizing same
US7449927B2 (en) Delay locked loop circuit
US20040217788A1 (en) Digital delay locked loop and control method thereof
US7098712B2 (en) Register controlled delay locked loop with reduced delay locking time
US20030218490A1 (en) Circuit and method for generating internal clock signal
KR100416695B1 (ko) 노이즈 제어가 가능한 지연고정루프
KR100263484B1 (ko) 클럭신호 지연 장치
US6815985B2 (en) Clock divider and method for dividing a clock signal in a DLL circuit
US6822494B2 (en) Register controlled delay locked loop
US8446197B2 (en) Delay locked loop and method for driving the same
US20010022745A1 (en) Delay locked loop for use in semiconductor memory device
US6255870B1 (en) Apparatus for compensating locking error in high speed memory device with delay locked loop
US6628155B2 (en) Internal clock generating circuit of semiconductor memory device and method thereof
KR100321732B1 (ko) 디지털 링 동기식 미러 딜레이를 이용한 지연고정루프
KR20050058918A (ko) 위상 보간 스텝의 크기를 선택적으로 변경시키는 ｄｌｌ
KR100792379B1 (ko) 여러 주파수의 동작이 가능한 지연고정루프 및지연고정루프의 주파수 분주방법.
KR100321756B1 (ko) 고주파에서 동작하는 레지스터 지연고정루프

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121101

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20131104

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee