KR101175246B1 - 지연고정루프 - Google Patents

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Abstract

지연고정루프에 관한 것으로서, 소스 클록을 지연시켜 지연 고정 클록을 생성하되, 제1 지연 제어 코드 또는 제2 지연 제어 코드에 응답하여 선택적으로 그 지연량이 지연 유닛 단위로 변동하는 공통지연라인과 주기 측정 모드에서 소스 클록과 지연 고정 클록의 위상을 비교하고, 그 결과에 대응하여 소스 클록 한 주기의 지연량에 대응하는 제1 지연 제어 코드 값을 생성하는 클록 주기 측정부와 지연 고정 클록을 지연하여 피드백 클록으로서 출력하기 위한 지연복제모델부 및 지연 고정 모드에서 소스 클록과 피드백 클록의 위상을 비교하고, 그 결과에 따라 제2 지연 제어 코드의 값을 변동시키되, 그 값이 한계치에 도달하는 경우 제2 지연 제어 코드의 값을 변동시키는 지연량 조절부를 구비하는 지연고정루프를 제공한다.

Description

지연고정루프{DELAY LOCKED LOOP}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 지연고정루프에 관한 것이다.
DDR SDRAM(Double Data Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러(CTRL)와 같은 외부 장치로부터 입력되는 외부 클록 신호에 동기된 내부 클록 신호를 이용하여 외부 장치들과 데이터의 전송을 수행한다.
이는 메모리와 메모리 컨트롤러 간에 안정적으로 데이터를 전송하기 위해서는 메모리 컨트롤러에서 인가되는 메모리로 외부 클록 신호와 메모리에서 출력되는 데이터간의 시간적 동기가 매우 중요하기 때문이다.
이때, 메모리에서 출력되는 데이터는 내부 클록 신호에 동기되어 출력되는데, 내부 클록 신호는 처음에 메모리로 인가될 때에는 외부 클록 신호와 동기된 상태로 인가되지만, 메모리 내의 각 구성요소들을 거치면서 지연되어 메모리 외부로 출력될 때에는 외부 클록 신호와 동기되지 않은 상태로 출력된다.
따라서, 메모리에서 출력되는 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 메모리 내의 각 구성요소들을 거치면서 지연된 내부 클록 신호가 메모리 컨트롤러에서 인가되는 외부 클록 신호의 에지(Edge), 혹은 중심(center)에 정확하게 위치시키기 위해 데이터가 버스에 실리는 시간을 내부 클록 신호에 역보상하여 내부 클록 신호와 외부 클록 신호가 동기되도록 해야 한다.
이러한 역활을 수행하는 클록 동기회로로는 위상 고정 루프 회로(Phase Locked Loop circuit : PLL)와 지연 고정 루프 회로(Delay Locked Loop circuit : DLL)가 있다. 이 중 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 서로 다른 경우에는 주파수 채배기능을 사용하여야 함으로 주로 위상 고정 루프 회로(PLL)를 사용한다. 하지만, 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 동일한 경우에는 위상 고정 루프 회로(PLL)에 비해 잡음에 큰 영향을 받지 않고 상대적으로 작은 면적에서 구현 가능한 지연 고정 루프 회로(DLL)를 주로 사용한다. 즉, DDR SDRAM과 같은 동기식 반도체 메모리 장치의 경우는 외부 클록 신호의 주파수와 내부 클록 신호의 주파수가 동일하므로 클록 동기회로로서 주로 지연 고정 루프 회로(DLL)를 사용한다.
한편, DDR SDRAM과 같은 동기식 반도체 메모리 장치에서는 내부 클록 신호의 상승에지 및 하강에지를 사용하여 데이터를 입/출력하는 동작을 수행한다. 이 경우 내부 클록 신호의 듀티 사이클(duty cycle)은 고성능 메모리 시스템에서 타이밍 마진(timing margin)을 최대로 유지할 수 있는 중요한 요소가 된다.
즉, 내부 클록 신호의 듀티 사이클이 정확히 50%를 유지하지 않는 경우, 50%에서 벗어나게 되는 오프셋만큼의 에러는 고성능 메모리 시스템의 타이밍 마진을 감소시킨다. 따라서 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따른 듀티 사이클의 왜곡을 보상하기 위하여 장치가 필요하게 되었다. 즉, 지연 고정 루프 회로(DLL)에서 사용되는 듀티 사이클 보정 회로(Duty Circle Correction circuit : DCC)는 내부 클록 신호의 듀티를 보정하는 회로이다.
도 1은 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL)를 도시한 블록 다이어그램이다.
도 1을 참조하면, 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL, 10, 30, 50, 70, 90)는, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하여 위상비교신호(PD_OUT)를 생성하기 위한 클록위상 비교부(10)와, 위상비교신호(PD_OUT)에 응답하여 그 값이 변동하는 지연 제어 신호(DLY_CONT)를 생성하기 위한 지연제어부(30)와, 소스 클록(REFCLK)에 지연 제어 신호(DLY_CONT)에 대응하는 지연량(tVAR)을 반영하여 지연 고정 클록(DLLCLK)으로서 출력하기 위한 가변 지연 라인(50)과, 지연 고정 클록(DLLCLK)의 듀티비(duty ratio)를 보정하여 듀티 보정 지연 고정 클록(RCLKDLL)으로서 구동하기 위한 듀티 보정부(90), 및 듀티 보정 지연 고정 클록(RCLKDLL)에 소스 클록(REFLCK)의 실제 지연조건(tREP)을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연 복제 모델부(70)를 구비한다.
이와 같은 구성을 갖는 지연 고정 루프 회로(DLL)의 동작으로 인해 얻고자 하는 목적은, 여러 가지 PVT(Process, Voltage, Temperature) 환경의 변화로 인해 지연 복제 모델부(70)의 지연량(tREP)이 변동하더라도 가변 지연 라인(50)의 지연량(tVAR)을 적절히 조절하여 가변 지연 라인(50)의 지연량(tVAR)와 지연 복제 모델부(70)의 지연량(tREP)을 합한 지연량이 소스 클록(REFCLK) 주기의 'N'배가 되도록 하는 것이다. 이때, 'N'은 1보다 큰 자연수가 된다.
참고로, 가변 지연 라인(50)의 지연량(tVAR)에는 듀티 보정부(90)의 동작으로 인해 지연 고정 클록(DLLCLK)이 지연되는 지연량이 포함되어 있다. 즉, 설명의 편의를 위해 도면을 간략화하는 과정에서 여러 가지 구성요소들이 생략되었지만 가변 지연 라인(50)의 지연량(tVAR)에는 소스 클록(REFCLK)이 듀티 보정 지연 고정 클록(RCLKDLL)이 되기까지 거치게 되는 모든 회로들의 지연량을 합한 지연량이라고 볼 수 있다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL)의 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL)는, 지연 고정 루프 회로(DLL)로 인가되는 소스 클록(REFCLK)이 가변 지연 라인(50)의 지연량(tVAR)과 지연 복제 모델부(70)의 지연량(tREP)을 거쳐서 피드백 클록(FBCLK)으로 출력되었을 때 피드백 클록(FBCLK)이 소스 클록(REFCLK)과 동일한 위상을 가지는 상태가 되도록 가변 지연 라인(50)의 지연량(tVAR)의 지연량을 변동시키는 동작을 수행하는 것을 알 수 있다.
이때, 지연 복제 모델부(70)의 지연량(tREP)은 설계 당시에 미리 예정된 값을 갖는 상태로 고정된다. 하지만, 외부전원전압(VDD)의 레벨이 어떤 상태인지에 따라 지연 복제 모델부(70)의 지연량(tREP)이 크게 달라질 수 있다.
구체적으로, 지연 고정 루프 회로(DLL)이 타겟 레벨을 유지하는 외부전원전압(NORMAL VDD)을 공급받아 동작할 때 지연 고정 동작이 종료되어 가변 지연 라인(50)의 지연량(tVAR)과 지연 복제 모델부(70)의 지연량(tREP)의 지연량이 결정된 타이밍 다이어그램을 기준으로 설명하면 다음과 같다.
먼저, PVT(Process, Voltage, Temperature) 변동으로 인하여 타겟 레벨보다 높은 전압 레벨을 갖는 외부전원전압(HIGH VDD)을 공급하여 지연 고정 루프 회로(DLL)가 동작할 때 지연 복제 모델부(70)의 지연량(tREP)이 상대적으로 더 작아지는 것을 알 수 있다. 따라서, 지연 고정 루프 회로(DLL)는 동작을 수행하는 과정에서 가변 지연 라인(50)의 지연량(tVAR)이 상대적으로 더 큰 값을 갖도록 동작하여 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상이 일정하게 고정되도록 한다.
반대로, PVT(Process, Voltage, Temperature) 변동으로 인하여 타겟 레벨보다 낮은 전압 레벨을 갖는 외부전원전압(LOW VDD)을 공급하여 지연 고정 루프 회로(DLL)가 동작할 때 지연 복제 모델부(70)의 지연량(tREP)이 상대적으로 커지는 것을 알 수 있다. 따라서, 지연 고정 루프 회로(DLL)는 동작을 수행하는 과정에서 가변 지연 라인(50)의 지연량(tVAR)이 상대적으로 더 작은 값을 갖도록 동작하여 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상이 일정하게 고정되도록 하게 하여야 한다.
하지만, 도면에 도시된 것처럼 지연 복제 모델부(70)의 지연량(tREP)이 너무 커져버린 상태가 되어 가변 지연 라인(50)의 지연량(tVAR)의 지연량을 최소 상태(Minimum Variable Delay)로 유지하더라도 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상일 일정하게 고정되지 못하는 문제가 발생할 수 있다.
이와 같은 문제를 지연 고정 루프 회로(DLL)에 'stuck fail'이 발생되었다고 표현하는데, 이는 도 1에 도시된 종래기술과 같이 선형 타입(linear type)으로 동작하는 가변 지연 라인(50)을 사용한 경우에는 'stuck fail'에 의한 문제를 피할 수 없다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 장치의 지연 고정 루프 회로(DLL)에 'stuck fail'이 발생되는 것을 방지할 수 있는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 소스 클록을 지연시켜 지연 고정 클록을 생성하되, 제1 지연 제어 코드 또는 제2 지연 제어 코드에 응답하여 선택적으로 그 지연량이 지연 유닛 단위로 변동하는 공통지연라인; 주기 측정 모드에서 상기 소스 클록과 상기 지연 고정 클록의 위상을 비교하고, 그 결과에 대응하여 상기 소스 클록 한 주기의 지연량에 대응하는 상기 제1 지연 제어 코드 값을 생성하는 클록 주기 측정부; 상기 지연 고정 클록을 지연하여 피드백 클록으로서 출력하기 위한 지연복제모델부; 및 지연 고정 모드에서 상기 소스 클록과 상기 피드백 클록의 위상을 비교하고, 그 결과에 따라 상기 제2 지연 제어 코드의 값을 변동시키되, 그 값이 한계치에 도달하는 경우 상기 제2 지연 제어 코드의 값을 변동시키는 지연량 조절부를 구비하는 지연고정루프를 제공한다.
전술한 본 발명은 지연 고정 루프 회로(DLL)의 동작 중에 PVT(Process, Voltage, Temperature) 변동을 비롯한 여러 가지 문제로 인해 지연 복제 모델부(replica delay)의 지연량(tREP)이 예측 범위 이상으로 변동하더라도 지연 고정 루프 동작을 통해 변동가능한 공통지연라인의 지연량(tVAR)을 논리적으로 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 지연량만큼씩 증가/감소시킴으로써 공통지연라인의 지연량을 물리적인 크기와 상관없이 확장시키는 효과가 있다.
이로 인해, 지연 고정 루프 회로(DLL)에서 'stuck fail'이 발생하는 것을 방지하는 효과가 있다.
도 1은 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL)를 도시한 블록 다이어그램이다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 장치의 지연 고정 루프 회로(DLL)의 문제점을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 3a 및 3b는 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)을 도시한 블록 다이어그램이다.
도 4는 도 3a 및 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)을 도시한 블록 다이어그램이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)는, 소스 클록(REFCLK)을 지연시켜 지연 고정 클록(DLLCLK)을 생성하되, 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)에 응답하여 선택적으로 그 지연량이 지연 유닛 단위(CUD)로 변동하는 공통지연라인(300A)과, 주기 측정 모드(1tck detecting mode)에서 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)의 위상을 비교하고, 그 결과에 대응하여 소스 클록(REFCLK) 한 주기(1tck)의 지연량에 대응하는 제1 지연 제어 코드(FDLY_CODE1<0:N>) 값을 측정하는 클록 주기 측정부(320A)와, 지연 고정 클록(DLLCLK)에 소스 클록 경로의 실제 지연조건을 반영하여 피드백 클록(FBCLK)으로서 출력하기 위한 지연 복제 모델부(360), 및 지연 고정 모드(delay locking mode)에서 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하고, 그 결과에 따라 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 변동시키되, 그 값이 한계치에 도달하는 경우 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값만큼씩 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 변동시키는 지연량 조절부(340A)를 구비한다. 또한, 지연 고정 클록(DLLCLK)의 듀티비(duty ratio)를 보정하여 듀티 보정 지연 고정 클록(RCLKDLL)으로서 구동한 뒤 지연 복제 모델부(360)로 전달하기 위한 듀티 보정부(380)를 더 구비한다.
참고로, 도면에서 지연 복제 모델부(360)로 듀티 보정 지연 고정 클록(RCLKDLL)이 인가되어 피드백 클록(FBCLK)으로서 출력되는 구성이 도시되어 있는데 이는 설계자의 선택에 의해 바뀔 수 있는 사항이다. 따라서, 도면과 다르게 지연 복제 모델부(360)로 지연 고정 클록(DLLCLK)이 직접 인가되어 피드백 클록(FBCLK)으로서 출력되는 구성이 되는 것도 가능하다.
즉, 도면에 도시된 것과 같은 구성에서는 지연 복제 모델부(360)의 복제 모델된 지연량에는 듀티 보정부(390)의 동작으로 인해 지연 고정 클록(DLLCLK)이 지연되는 지연량이 포함되어 있는 형태가 되어야 한다. 하지만, 설계자에 의해 선택 가능한 도면에 도시된 것과 다른 구성에서는 지연 복제 모델부(360)의 복제 모델된 지연량에 듀티 보정부(390)의 동작으로 인해 지연 고정 클록(DLLCLK)이 지연되는 지연량이 포함되지 않는 형태가 될 수 있다.
전술한 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)의 구성요소 중 공통지연라인(300A)은, 체인 형태로 접속되고 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)에 응답하여 각각의 신호 전달 방향이 제어되는 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN)을 구비한다.
그리고, 클록 주기 측정부(320A)는, 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)의 위상을 비교하기 위한 제1 위상 비교부(322)와, 주기 측정 모드 동작구간에 대응하는 측정동작 제어신호(1TCK_LOCK)의 활성화구간에서 제1 위상 비교부(322)의 출력신호(PD1)에 응답하여 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값을 변동시키기 위한 제1 코드 변동부(324A)와, 제1 위상 비교부(322)에서 출력되는 신호(PD1)의 논리레벨을 검출하고, 검출결과에 따라 측정동작 제어신호(1TCK_LOCK)의 값을 결정하는 논리레벨 검출부(326)를 구비한다. 또한, 소스 클록(REFCLK)을 설정된 개수의 지연 유닛 단위 - 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 최소값(min value)에 해당하는 공통지연라인(300A)의 지연 유닛 개수임 - 만큼 지연시켜 제1 위상 비교부(322)로 전달하기 위한 초기 클록 지연부(328A)를 더 구비한다.
여기서, 제1 코드 변동부(324A)는, 측정동작 제어신호(1TCK_LOCK)의 활성화구간에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값을 증가시키고 측정동작 제어신호(1TCK_LOCK)의 비활성화구간에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값을 래치하며, 제1 동작제어신호(UPDAT1)의 활성화구간에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)를 공통지연라인(300A)으로 전송하는 제1 지연 제어 코드 생성부(3244A), 및 측정동작 제어신호(1TCK_LOCK)와 동일한 활성화구간을 갖도록 제1 동작제어신호(UPDATE1)의 활성화여부를 제어하고, 제1 위상 비교부(322)의 출력신호(PD1)를 필터링하여 제1 지연량 증감신호(UP_DN1)로서 출력하는 제1 코드 생성동작 제어부(3242)를 구비한다.
그리고, 지연량 조절부(340A)는, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 비교하기 위한 제2 위상 비교부(342)와, 지연 고정 모드 동작구간에 대응하는 측정동작 제어신호(1TCK_LOCK)의 비활성화구간에서 주기조절신호(CODE_SET, CODE_RESET)와 제2 위상 비교부(342)의 출력신호(PD2)에 응답하여 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 변동시키기 위한 제2 코드 변동부(344A), 및 제1 지연 제어 코드(FDLY_CODE1<0:N>)와 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 비교하고, 비교결과에 대응하여 주기조절신호(CODE_SET, CODE_RESET)의 값을 결정하는 코드 비교부(346)를 구비한다.
여기서, 제2 코드 변동부(344A)는, 제2 지연량 증감신호(UP_DN2)에 응답하여 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 변동시키되 주기조절신호(CODE_SET, CODE_RESET)에 응답하여 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값만큼씩 변동시키고, 제2 동작제어신호(UPDATE2)의 활성화구간에서 제2 지연 제어 코드의 값을 공통지연라인(300A)으로 전송하는 제2 지연 제어 코드 생성부(3442A), 및 측정동작 제어신호(1TCK_LOCK)와 서로 상반되는 활성화구간을 갖도록 제2 동작제어신호(UPDATE2)의 활성화여부를 제어하고, 제2 위상 비교부(342)의 출력신호(PD2)를 필터링하여 제2 지연량 증감신호(UP_DN2)로서 출력하는 제2 코드 생성동작 제어부(3424)를 구비한다.
전술한 구성을 바탕으로 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)의 동작을 설명하면 다음과 같다.
먼저, 공통지연라인(300A)에 구비된 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN) 각각은 앞쪽 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1)에서 인가되는 신호를 지연 유닛 단위(CUD)로 지연시켜 앞쪽 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1) 또는 뒤쪽 지연 유닛(CUD1, CUD2, CUD3, CUD4, CUD5, CUD6 … , CUDN)으로 전달하고, 뒤쪽 지연 유닛(CUD1, CUD2, CUD3, CUD4, CUD5, CUD6 … , CUDN)에서 인가되는 신호를 지연 유닛 단위(CUD)로 지연시켜 앞쪽 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1)으로 전달하며, 가장 앞쪽 지연 유닛(CUD0)을 통해 소스 클록(REFCLK)이 입력되고 지연 고정 클록(DLLCLK)이 출력되도록 동작한다.
즉, 공통지연라인(300A)에 구비된 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN) 각각은 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)에 응답하여 인가되는 신호를 어느 방향으로 전달하지를 결정하는 방식으로 동작하게 된다.
예컨대, 소스 클록(REFCLK)을 10 * 지연 유닛 단위(10 * CUD)의 지연량만큼 지연시켜 지연 고정 클록(DLLCLK)으로서 출력하도록 공통지연라인(300A)이 동작하도록 해야 한다면, 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값 중 네 번째 지연 제어 코드(FDLY_CODE1<4> or FDLY_CODE2<4>)만 활성화되고 나머지 지연 제어 코드(FDLY_CODE1<0:3>, FDLY_CODE1<5:N> or FDLY_CODE2<0:3>, FDLY_CODE2<5:N>)는 모두 비활성화되도록 제어하면 된다. 이와 같이 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 제어하게 되면, 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN) 중 제0 내지 제3 지연 유닛(CUD0, CUD1, CUD2, CUD3)은 신호 입력단(INND) 및 앞쪽 지연 유닛(CUD0, CUD1, CUD2)에서 인가되는 신호를 지연 유닛 단위로 지연시켜 뒤쪽 지연 유닛(CUD1, CUD2, CUD3, CUD4)으로 전달하는 동작과 뒤쪽 지연 유닛(CUD1, CUD2, CUD3, CUD4)에서 인가되는 신호를 지연 유닛 단위로 지연시켜 신호 출력단(OUTND) 및 앞쪽 지연 유닛(CUD0, CUD1, CUD2)으로 전달하도록 동작하게 되고, 제4 지연 유닛(CUD4)은 앞쪽 지연 유닛(CUD3)에서 인가되는 신호를 지연 유닛 단위로 지연시켜 다시 앞쪽 지연 유닛(CUD3)로 전달하도록 동작하게 된다. 이때, 나머지 지연 유닛들(CUD5, CUD6, … , CUDN-1, CUDN)도 제0 내지 제3 지연 유닛(CUD0, CUD1, CUD2, CUD3)과 동일한 동작을 수행하긴 하지만 제4 지연 유닛(CUD4)을 통해 신호가 전달되지 못했으므로 신호를 지연시키는 동작에는 아무런 영향도 끼칠 수 없다.
그리고, 클록 주기 측정부(320A)의 구성요소 중 제1 위상 비교부(322)는 지연 고정 클록(DLLCLK)의 설정된 에지 - 일반적으로 상승 에지(rising edge)를 의미하지만 설계자의 선택에 의해 하강 에지(falling edge)가 될 수도 있음 - 에서 소스 클록(REFCLK)의 논리레벨을 검출하도록 동작한다.
여기서, 지연 고정 클록(DLLCLK)과 달리 소스 클록(REFCLK)은 초기 클록 지연부(328A)를 거친 후(FD_REFCLK) 제1 위상 비교부(322)로 인가되는 것을 알 수 있는데, 이와 같은 초기 클록 지연부(328A)의 존재가 필요한 이유는 공통지연라인(300A)의 지연량이 최소한으로 유지되는 상태 - 제1 지연 제어 코드(FDLY_CODE1<0:N>)가 최소값을 유지하는 상태임 - 에서 그 지연량이 '0'이 아니기 때문이다.
즉, 소스 클록(REFCLK)의 한 주기(1tck)를 정확하게 측정하기 위해서는 제1 위상비교부(322)로 인가되는 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)이 공통지연라인(300A)의 지연량 변동을 통해 측정 가능한 상태가 되어야 하기 때문이다. 따라서, 공통지연라인(300A)의 지연량 변동을 통해 측정 가능한 상태에 속하지 않는 공통지연라인(300A)의 최소 지연량 - 도면에서는 예시를 위해 1개의 지연 유닛 단위(CUD)에 해당하는 지연량으로 도시되었으며, 설계자에 의해 미리 알 수 있음 - 이 무시되는 상태로 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)이 제1 위상 비교부(322)로 입력될 수 있도록 하기 위함이다.
그리고, 클록 주기 측정부(320A)의 구성요소 중 제1 코드 변동부(324A)에서 제1 코드 생성동작 제어부(3242)는, 측정동작 제어신호(1TCK_LOCK)와 동일한 활성화구간을 갖도록 제1 동작제어신호(UPDATE1)의 활성화여부를 제어하는 첫 번째 동작과, 제1 위상 비교부(322)의 출력신호(PD1)를 필터링하여 제1 지연량 증감신호(UP_DN1)로서 출력하는 두 번째 동작을 동시에 수행한다.
구체적으로 첫 번째 동작을 살펴보면, 주기 측정 모드의 동작구간에서 활성화 상태를 유지하는 측정동작 제어신호(1TCK_LOCK)에 응답하여 제1 동작제어신호(UPDATE1)가 활성화상태를 유지하도록 제어하는 동작이다. 반대로, 지연 고정 모드 동작구간에서 비활성화 상태를 유지하는 측정동작 제어신호(1TCK_LOCK)에 응답하여 제1 동작제어신호(UPDATE1)가 비활성화상태를 유지하도록 제어하는 동작이다. 즉, 측정동작 제어신호(1TCK_LOCK)가 활성화되어 소스 클록(REFCLK)의 한 주기(1tck)를 지연 유닛 단위(CUD)로 측정하는 동작이 수행되어야 할 때 제1 동작제어신호(UPDATE1)도 활성화시켜 제1 지연 제어 코드(FDLY_CODE1<0:N>)가 제1 위상 비교부(322)의 출력신호(PD1)에 따라 변동할 수 있도록 하게 된다.
마찬가지로 두 번째 동작을 살펴보면, 제1 위상 비교부(322)의 출력신호(PD1)를 필터링하여 제1 지연량 증감신호(UP_DN1)로서 출력하게 되는데, 여기서 필터링이라는 동작은 설계자에 의해 설정될 수 있는 동작이다. 예컨대, 제1 지연량 증감신호(UP_DN1)가 로직'로우'(Low) 상태라고 가정하였을 때, 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)의 위상이 변경되지 않은 상태에서 제1 위상 비교부(322)의 출력신호(PD1)가 3번 연속으로 로직'하이'(High)의 상태가 될 때 제1 지연량 증감신호(UP_DN1)도 로직'하이'(High) 상태로 천이한다. 하지만, 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)의 위상이 변경되지 않은 상태에서 제1 위상 비교부(322)의 출력신호(PD1)가 1번 또는 2번 로직'하이'(High) 상태로 천이하고 다시 로직'로우'(Low) 상태로 천이될 때에는 제1 지연량 증감신호(UP_DN1)를 그대로 로직'로우'(Low) 상태로 유지한다. 즉, 필터링 동작은 제1 위상 비교부(322)의 동작이 여러 가지 주변환경에 의해 정상적으로 논리레벨을 갖지 못할 경우에도 제1 코드 변동부(324A)의 동작에 아무런 영향도 미치지 못하도록 하기 위한 것이다. 물론, 이상적인 상태(ideal)에서는 제1 위상 비교부(322)의 출력신호(PD1)와 제1 지연량 증감신호(UP_DN1)가 동일한 값을 갖는 신호라고 가정하는 것도 가능하다.
그리고, 클록 주기 측정부(320A)의 구성요소 중 제1 코드 변동부(324A)에서 제1 지연 제어 코드 생성부(3244A)는, 측정동작 제어신호(1TCK_LOCK)의 활성화구간에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값을 증가시키고, 측정동작 제어신호(1TCK_LOCK)의 비활성화구간에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값을 래치(latch)한다. 또한, 제1 동작제어신호(UPDATE1)의 활성화구간에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)를 공통지연라인(300A)으로 전송한다. 이때, 상기에서 설명한 제1 코드 생성동작 제어부(3242)에서 제1 동작제어신호(UPDATE1)는 측정동작 제어신호(1TCK_LOCK)와 동일한 활성화구간을 갖도록 제어되므로 제1 지연 제어 코드(FDLY_CODE1<0:N>)가 증가할 때에는 공통지연라인(300A)으로 전송되고, 제1 지연 제어 코드(FDLY_CODE1<0:N>)가 래치될 때에는 공통지연라인(300A)으로 전송되지 않는 것을 알 수 있다.
구체적으로, 제1 지연 제어 코드 생성부(3244A)로 인가되는 측정동작 제어신호(1TCK_LOCK)의 활성화상태에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값을 증가시킨다. 이렇게, 제1 지연 제어 코드(FDLY_CODE1<0:N>)가 증가될 때에는 제1 동작제어신호(UPDATE1)도 활성화상태이므로 공통지연라인(300A)으로 전송되어 공통지연라인(300A)의 지연량을 점점 증가시키는데 사용되며 공통지연라인(300A)에서 입/출력되는 소스 클록(REFCLK)과 지연 소스 클록(REFCLK)간의 시간 차이는 점점 늘어나게 된다.
반대로, 측정동작 제어신호(1TCK_LOCK)의 비활성화상태에서 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값은 그대로 래치된다. 이렇게, 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값이 래치되는 상태에서는 제1 동작제어신호(UPDATE1)도 비활성화상태이므로 공통지연라인(300A)의 지연량을 변동하는데 사용되지 않으며 공통지연라인(300A)의 지연량은 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값과 상관없는 상태가 될 것이고 공통지연라인(300A)에서 입/출력되는 소스 클록(REFCLK)과 지연 소스 클록(REFCLK)간의 시간 차이도 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값과 상관없는 상태가 될 것이다.
그리고, 클록 주기 측정부(320A)의 구성요소 중 논리레벨 검출부(326)는, 주기 측정 모드 진입제어신호(1TCK_MD_ENTRY)에 응답하여 측정동작 제어신호(1TCK_LOCK)를 활성화시키고, 제1 지연량 증감신호(UP_DN1)가 설정된 논리레벨 - 설계자의 선택에 의해 설정되며 로직'하이'(High)에서 로직'로우'(Low)로 천이하거나 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 경우를 모두 포함할 수 있음 - 로 천이하는 것에 대응하여 측정동작 제어신호(1TCK_LOCK)를 비활성화시킨다.
이때, 주기 측정 모드 진입제어신호(1TCK_MD_ENTRY)의 활성화여부를 결정하는 요소는 설계자의 선택에 의해 달라질 수 있다. 예컨대, DRAM과 같은 반도체 메모리 장치에서 주기 측정 모드 진입제어신호(1TCK_MD_ENTRY)의 활성화여부는 파워 다운 모드(power down mode) 진입여부 또는 오토 리프레쉬(auto refresh) 동작수행여부 또는 모드 레지스터 셋(Mode Register Set)에 미리 정의된 신호 또는 임의의 신호 입력 패드를 통해 외부에서 인가되는 신호에 의해 결정될 수 있다.
또한, 지연고정루프의 내부적인 동작에 의해 주기 측정 모드 진입제어신호(1TCK_MD_ENTRY)의 활성화여부를 결정하는 것도 가능하다. 예컨대, 다수의 비트로 이루어진 제2 지연 제어 코드(FDLY_CODE2<0:N>) 중 설정된 비트의 제2 지연 제어 코드, 이를 테면, 지연 제어 코드의 첫 번째 비트(FDLY_CODE<0>)가 활성화되는 것에 대응하여 주기 측정 모드 진입제어신호(1TCK_MD_ENTRY)의 활성화여부를 결정하도록 할 수도 있다.
이와 같이 주기 측정 모드 진입제어신호(1TCK_MD_ENTRY)가 활성화되는 것에 응답하여 논리레벨 검출부(326)는 측정동작 제어신호(1TCK_LOCK)를 활성화시킴으로써 주기 측정 모드에 진입하도록 한다. 이렇게, 한 번 활성화된 측정동작 제어신호(1TCK_LOCK)는 제1 지연량 증감신호(UP_DN1)가 설정된 논리레벨로 천이하기 전까지 비활성화되지 않으므로 주기 측정 모드에서 지연 고정 모드로 모드 이동이 이루어질 때는 소스 클록(REFCLK)의 한 주기(1tck)를 측정한 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값이 결정되어 있을 것이다.
또한, 주기 측정 모드 진입제어신호(1TCK_MD_ENTRY)가 활성화되어 주기 측정 모드에 진입할 때에는 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값이 최소값을 갖는 상태로 초기화되어야 하므로, 제1 지연 제어 코드 생성부(3244A)는 추기 측정 모드 진입제어신호(1TCK_MD_ENTRY)가 활성화되는 것에 응답하여 초기화되어야 할 것이다.
전술한 클록 주기 측정부(320A)에 포함된 각 구성요소의 동작을 취합하여 소스 클록(REFCLK)의 한 주기(1tck)를 측정하는 동작을 구체적으로 설명하면 다음과 같다.
먼저, 주기 측정 모드에 진입한 상태이므로 측정동작 제어신호(1TCK_LOCK) 및 제1 동작제어신호(UPDATE1)는 활성화되어 있는 상태이고, 제1 위상 비교부(322)의 출력신호(PD1) 및 제1 지연량 증감신호(UP_DN1)는 모두 로직'하이'(High) 상태이며, 제1 초기 클록 지연부(328A)에서 출력되는 클록(FD_REFCLK)의 첫 번째 상승 에지(rising edge)와 지연 고정 클록(DLLCLK)의 첫 번째 상승 에지(rising edge)는 예정된 범위 내에서 동기화된 상태이고, 논리레벨 검출부(326)는 제1 지연량 증감신호(UP_DN1)가 로직'로우'(Low)에서 로직'하이'(High)로 천이할 때 측정동작 제어신호(1TCK_LOCK)를 비활성화시키도록 설정되어 있다고 가정한다.
이와 같은 상태에서, 제1 위상 비교부(322)에서 출력되는 신호(PD1)는 확정된 논리레벨을 가질 수 없으므로 제1 지연량 증감신호(UP_DN1)는 계속 로직'하이'(High) 상태를 유지할 것이고, 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값은 한 단계 증가하여 제1 초기 클록 지연부(328A)에서 출력되는 클록(FD_REFCLK)의 첫 번째 상승 에지보다 지연 고정 클록(DLLCLK)의 첫 번째 상승 에지가 더 뒤쪽에 위치하도록 동작하게 된다.
상기의 동작으로 인해, 제1 위상 비교부(322)에서 출력되는 신호(PD1)은 로직'하이'(High) 상태로 확정될 수 있지만 제1 지연량 증감신호(UP_DN1)의 논리레벨은 여전히 로직'하이'(High) 상태를 유지할 것이고, 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값은 연속적으로 증가하여 제1 초기 클록 지연부(328A)에서 출력되는 클록(FD_REFCLK)의 첫 번째 하강 에지(falling edge)보다 지연 고정 클록(DLLCLK)의 첫 번째 상승 에지가 더 뒤쪽에 위치하도록 동작하게 된다.
상기의 동작으로 인해, 제1 위상 비교부(322)에서 출력되는 신호(PD1)은 로직'로우'(Low) 상태로 확정될 수 있으므로 제1 지연량 증감신호(UP_DN1)의 논리레벨도 로직'하이'(High) 상태에서 로직'로우'(Low) 상태로 천이한다. 하지만, 측정동작 제어신호(1TCK_LOCK)를 활성화시키는 조건에 부합하지 못하므로 측정동작 제어신호(1TCK_LOCK)는 계속 비활성화상태를 유지한다. 따라서, 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값은 연속적으로 증가하여 제1 초기 클록 지연부(328A)에서 출력되는 클록(FD_REFCLK)의 두 번째 상승 에지와 지연 고정 클록(DLLCLK)의 상승 에지가 예정된 범위 내에서 동기화되는 상태까지 동작하게 된다.
이렇게, 제1 초기 클록 지연부(328A)에서 출력되는 클록(FD_REFCLK)의 두 번째 상승 에지와 지연 고정 클록(DLLCLK)의 상승 에지가 예정된 범위 내에서 동기화되는 상태가 되면, 제1 위상 비교부(322)에서 출력되는 신호(PD1)은 로직'하이'(High) 상태로 확정될 수 있으므로 제1 지연량 증감신호(UP_DN1)의 논리레벨도 로직'로우'(Low) 상태에서 로직'하이'(High) 상태로 천이한다. 이와 같은 제1 지연량 증감신호(UP_DN1)의 논리레벨 천이동작은 측정동작 제어신호(1TCK_LOCK)를 활성화시키는 조건에 부합하므로 측정동작 제어신호(1TCK_LOCK)는 비활성화 상태에서 활성화상태로 천이한다. 따라서, 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값은 더 이상 증가하지 않고 래치된다.
결론적으로, 클록 주기 측정부(320A)의 동작으로 인해 그 값이 결정되는 제1 지연 제어 코드(FDLY_CODE1<0:N>)는 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 값이 될 수 있다.
그리고, 지연량 조절부(340A)의 구성요소 중 제2 위상 비교부(342)는 피드백 클록(FBCLK)의 설정된 에지 - 일반적으로 상승 에지(rising edge)를 의미하지만 설계자의 선택에 의해 하강 에지(falling edge)가 될 수도 있음 - 에서 소스 클록(REFCLK)의 논리레벨을 검출하도록 동작한다.
또한, 지연량 조절부(340A)의 구성요소 중 제2 코드 변동부(344A)에서 제2 코드 생성동작 제어부(3424)는, 측정동작 제어신호(1TCK_LOCK)와 서로 상반되는 활성화구간을 갖도록 제2 동작제어신호(UPDATE2)의 활성화여부를 제어하는 첫 번째 동작과, 제2 위상 비교부(342)의 출력신호(PD2)를 필터링하여 제2 지연량 증감신호(UP_DN2)로서 출력하는 두 번째 동작을 동시에 수행한다.
구체적으로 첫 번째 동작을 살펴보면, 지연 고정 모드의 동작구간에서 비활성화 상태를 유지하는 측정동작 제어신호(1TCK_LOCK)에 응답하여 제2 동작제어신호(UPDATE2)가 활성화상태를 유지하도록 제어하는 동작이다. 반대로, 주기 측정 모드 동작구간에서 활성화 상태를 유지하는 측정동작 제어신호(1TCK_LOCK)에 응답하여 제2 동작제어신호(UPDATE2)가 비활성화상태를 유지하도록 제어하는 동작이다. 즉, 측정동작 제어신호(1TCK_LOCK)가 비활성화되어 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상을 지연고정시키는 동작이 수행되어야 할 때 제2 동작제어신호(UPDATE2)도 활성화시켜 제2 지연 제어 코드(FDLY_CODE2<0:N>)가 제2 위상 비교부(342)의 출력신호(PD2)에 따라 변동할 수 있도록 하게 된다.
마찬가지로 두 번째 동작을 살펴보면, 제2 위상 비교부(342)의 출력신호(PD2)를 필터링하여 제2 지연량 증감신호(UP_DN2)로서 출력하게 되는데, 여기서 필터링이라는 동작은 설계자에 의해 설정될 수 있는 동작이다. 예컨대, 제2 지연량 증감신호(UP_DN2)가 로직'로우'(Low) 상태라고 가정하였을 때, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 변경되지 않은 상태에서 제2 위상 비교부(342)의 출력신호(PD2)가 3번 연속으로 로직'하이'(High)의 상태가 될 때 제2 지연량 증감신호(UP_DN2)도 로직'하이'(High) 상태로 천이한다. 하지만, 소스 클록(REFCLK)과 피드백 클록(FBCLK)의 위상이 변경되지 않은 상태에서 제2 위상 비교부(342)의 출력신호(PD2)가 1번 또는 2번 로직'하이'(High) 상태로 천이하고 다시 로직'로우'(Low) 상태로 천이될 때에는 제2 지연량 증감신호(UP_DN2)를 그대로 로직'로우'(Low) 상태로 유지한다. 즉, 필터링 동작은 제2 위상 비교부(342)의 동작이 여러 가지 주변환경에 의해 정상적으로 논리레벨을 갖지 못할 경우에도 제2 코드 변동부(344A)의 동작에 아무런 영향도 미치지 못하도록 하기 위한 것이다. 물론, 이상적인 상태(ideal)에서는 제2 위상 비교부(342)의 출력신호(PD2)와 제2 지연량 증감신호(UP_DN2)가 동일한 값을 갖는 신호라고 가정하는 것도 가능하다.
그리고, 지연량 조절부(340A)의 구성요소 중 제2 코드 변동부(344A)에서 제2 지연 제어 코드 생성부(3442A)는, 제2 지연량 증감신호(UP_DN2)에 응답하여 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 변동시키되 주기조절신호(CODE_SET, CODE_RESET)에 응답하여 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값만큼씩 변동시킨다. 또한, 제2 동작제어신호(UPDATE2)의 활성화구간에서 제2 지연 제어 코드(FDLY_CODE1<0:N>)를 공통지연라인(300A)으로 전송한다. 이때, 상기에서 설명한 제2 코드 생성동작 제어부(3442)에서 제2 동작제어신호(UPDATE2)는 측정동작 제어신호(1TCK_LOCK)와 서로 상반되는 활성화구간을 갖도록 제어되므로 제2 지연 제어 코드(FDLY_CODE2<0:N>)가 변동할 때에는 공통지연라인(300A)으로 전송되고, 제2 지연 제어 코드(FDLY_CODE2<0:N>)가 변동하지 않을 때에는 공통지연라인(300A)으로 전송되지 않는 것을 알 수 있다.
구체적으로, 제2 지연 제어 코드 생성부(3444A)로 인가되는 제2 지연량 증감신호(UP_DN2)가 어떠한 논리레벨을 갖는지에 따라 선택적으로 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 증가시키거나 감소시킨다. 이렇게, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 변동될 때 제2 동작제어신호(UPDATE2)가 활성화상태라면 제2 지연 제어 코드(FDLY_CODE2<0:N>)가 공통지연라인(300A)으로 전송되어 공통지연라인(300A)의 지연량을 변동시키는데 사용되며 공통지연라인(300A)에서 입/출력되는 소스 클록(REFCLK)과 피드백 클록(FBCLK)간의 시간 차이도 변동하게 된다. 하지만, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 변동하더라도 제2 동작제어신호(UPDATE2)가 비활성화상태라면 제2 지연 제어 코드(FDLY_CODE2<0:N>)가 공통지연라인(300A)으로 전송되지 않으며 공통지연라인(300A)의 지연량을 변동시키는데 사용되지 않는다. 따라서, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 공통지연라인(300A)에서 입/출력되는 소스 클록(REFCLK)과 피드백 클록(FBCLK)간의 시간 차이를 변동시키는데 아무런 영향도 미칠 수 없게 된다.
또한, 상기에서 설명한 제2 지연량 증감신호(UP_DN2)의 논리레벨에 대응하여 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 변동하는 것과 별개로 주기조절신호(CODE_SET, CODE_RESET)의 값에 따라 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값만큼씩 순간적으로 변동될 수 있는데, 이는, 하기의 코드 비교부(346) 동작을 살펴본 뒤에 다시 한 번 언급하도록 하겠다.
지연량 조절부(340A)의 구성요소 중 코드 비교부(346)는, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값과 같아지는 것에 응답하여 주기조절신호(CODE_SET, CODE_RESET) 중 리셋 신호(CODE_RESET)를 토글링(toggling)시키고, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 최소값(min value)이 되는 것에 응답하여 주기조절신호(CODE_SET, CODE_RESET) 중 셋 신호(CODE_SET)를 토글링시킨다.
이때, 코드 비교부(346)의 동작이 정상적으로 이루어지기 위해서는 전술한 클록 주기 측정부(320A)의 동작에서 설명하였듯이 제1 지연 제어 코드(FDLY_CODE1<0:N>)는 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 값을 래치한 상태라는 가정이 필요하다. 즉, 지연량 조절부(340A)가 동작하기 전이 이미 클록 주기 측정부(320A)의 동작이 완료된 상태여야 한다.
이와 같은 가정을 참조하여 코드 비교부(346)의 동작을 구체적으로 살펴보면, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값과 같아진다는 것은 공통지연라인(300A)에서 입/출력되는 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)이 소스 클록(REFCLK)의 한 주기(1tck)에 대응하는 지연량만큼 떨어져 있다는 것을 의미한다. 따라서, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값과 같아지는 것에 대응하여 주기조절신호(CODE_SET, CODE_RESET) 중 리셋 신호(CODE_RESET)를 토글링(toggling)시킨다는 것은 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 최소값으로 되돌린다는 것을 의미하고, 이는, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값만큼 감소시킨다는 것을 의미한다.
이와 같이 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 변동함으로 인해 지연 고정 클록(DLLCLK)의 위상 및 피드백 클록(FBCLK)의 위상은 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 만큼 앞쪽으로 이동하게 된다.
반대로, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 최소값과 같아진다는 것은 공통지연라인(300A)에서 입/출력되는 소스 클록(REFCLK)과 지연 고정 클록(DLLCLK)이 소스 클록(REFCLK)의 예정된 범위내에서 동기화되었다는 것을 의미한다. 따라서, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 최소값과 같아지는 것에 대응하여 주기조절신호(CODE_SET, CODE_RESET) 중 셋 신호(CODE_SET)를 토글링(toggling)시킨다는 것은 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값과 같아지도록 만든다는 것을 의미하고, 이는, 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 값만큼 증가시킨다는 것을 의미한다.
이와 같이 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값이 변동함으로 인해 지연 고정 클록(DLLCLK)의 위상 및 피드백 클록(FBCLK)의 위상은 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 만큼 뒤쪽으로 이동하게 된다.
도 3b를 참조하면, 본 발명의 실시예에 따른 지연고정루프(DLL)는, 도 3a에 도시된 본 발명의 실시예에 따른 지연고정루프와 마찬가지로 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)는, 공통지연라인(300B)과, 클록 주기 측정부(320B)와, 지연복제모델부(360)와 지연량 조절부(340B), 및 듀티 보정부(380)를 구비한다.
여기서, 도 3a와 도 3b의 구성상 차이점은 클록 주기 측정부(320B)의 구성요소 중 제1 지연 제어 코드 생성부(3244B)와 초기 클록 지연부(328B)와, 지연량 조절부(340B)의 구성요소 중 제2 지연 제어 코드 생성부(3442B), 및 공통지연라인(300B)의 상세한 구성 및 동작이 서로 다르다는 점이다.
먼저, 공통지연라인(300B)의 구성을 살펴보면, 체인 형태로 접속되고 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)에 응답하여 제1 코드 변동부(324B)의 구성요소 중 제1 지연 제어 코드 생성부(3244B) 또는 제2 코드 변동부(344B)의 구성요소 중 제2 지연 제어 코드 생성부(3444B)를 통해 인가되는 소스 클록(REFCLK)을 선택적으로 입력받는 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN)을 구비한다.
그리고, 클록 주기 측정부(320B)의 구성요소 중 제1 지연 제어 코드 생성부(3244B)와 지연량 조절부(340B)의 구성요소 중 제2 지연 제어 코드 생성부(3442B)는 각각 소스 클록(REFCLK)을 직접 입력받아 공통지연라인(300A)에 구비된 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN) 중 어느 하나의 지연 유닛으로 전달할지를 선택함으로써 공통지연라인(300A)의 지연량을 조절하는 방식이다.
공통지연라인(300A)의 동작을 구체적으로 살펴보면, 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN) 각각은 뒤쪽 지연 유닛(CUD1, CUD2, CUD3, CUD4, CUD5, CUD6 … , CUDN) 또는 소스 클록(REFCLK)을 지연 유닛 단위(CUD)로 지연시켜 앞쪽 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1)으로 전달하고, 가장 앞쪽 지연 유닛(CUD0)에서 지연 고정 클록(DLLCLK)이 출력되도록 동작한다.
즉, 공통지연라인(300A)에 구비된 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN) 각각은 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)에 대응하여 클록 주기 측정부(320B)의 구성요소 중 제1 지연 제어 코드 생성부(3244B) 또는 지연량 조절부(340B)의 구성요소 중 제2 지연 제어 코드 생성부(3442B)로부터 인가되는 소스 클록(REFCLK)을 지연 유닛 단위(CUD)만큼 지연시켜 앞쪽 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1)으로 전달하는 방식으로 동작하거나 뒤쪽 지연 유닛(CUD1, CUD2, CUD3, CUD4, CUD5, CUD6 … , CUDN)으로부터 인가되는 클록을 앞쪽 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1)으로 전달하는 방식으로 동작하게 된다.
예컨대, 소스 클록(REFCLK)을 5 * 지연 유닛 단위(5 * CUD)의 지연량만큼 지연시켜 지연 고정 클록(DLLCLK)으로서 출력하도록 공통지연라인(300B)이 동작하도록 해야 한다면, 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값 중 네 번째 지연 제어 코드(FDLY_CODE1<4> or FDLY_CODE2<4>)만 활성화되고 나머지 지연 제어 코드(FDLY_CODE1<0:3>, FDLY_CODE1<5:N> or FDLY_CODE2<0:3>, FDLY_CODE2<5:N>)는 모두 비활성화되도록 제어하면 된다. 이와 같이 제1 지연 제어 코드(FDLY_CODE1<0:N>) 또는 제2 지연 제어 코드(FDLY_CODE2<0:N>)의 값을 제어하게 되면, 제1 지연 제어 코드 생성부(3244B) 또는 지연량 조절부(340B)의 구성요소 중 제2 지연 제어 코드 생성부(3442B)를 통해 다수의 지연 유닛(CUD0, CUD1, CUD2, CUD3, CUD4, CUD5, … , CUDN-1, CUDN) 중 제4 지연 유닛(CUD4)으로 소스 클록(REFCLK)이 전달되고, 제4 지연 유닛(CUD4)는 소스 클록(REFCLK)을 지연 유닛 단위(CUD)만큼 지연시켜 제3 지연 유닛(CUD3)으로 전달하며, 제0 내지 제3 지연 유닛(CUD0, CUD1, CUD2, CUD3)는 뒤쪽 지연 유닛(CUD1, CUD2, CUD3, CUD4)에서 전달되는 클록을 지연 유닛 단위로 지연시켜 앞쪽 지연 유닛(CUD0, CUD1, CUD2, CUD3) 및 신호 출력단(OUTND)으로 전달하게 된다. 나머지 지연 유닛들(CUD5, CUD6, … , CUDN-1, CUDN)은 아무런 동작도 수행하지 않도록 제어된다. 이때, 나머지 지연 유닛들(CUD5, CUD6, … , CUDN-1, CUDN)은 소스 클록(REFCLK)이 통과하는 패스에 포함되지 않으므로 소스 클록(REFCLK)을 지연시키는 동작에는 아무런 여향을 끼칠 수 없다.
이와 같은, 공통지연라인(300B)의 지연량 변동 방법이 달라짐으로 인해 클록 주기 측정부(320B)의 구성요소 중 초기 클록 지연부(328B)가 기존과 다른 구성을 갖는 것을 알 수 있다. 즉, 도 3b에 도시된 초기 클록 지연부(328B)는 설정된 개수의 지연 유닛 단위 - 제1 지연 제어 코드(FDLY_CODE1<0:N>)의 최소값에 해당하는 공통지연라인(300B)의 지연 유닛 개수임 - 지연량과 제1 코드 변동부(324B)의 동작 지연량을 합한 지연량만큼 소스 클록(REFCLK)을 지연시켜 제1 위상 비교부(322)로 전달하게 된다.
도 4는 도 3a 및 도 3b에 도시된 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 본 발명의 실시예에 따른 반도체 장치의 지연 고정 루프 회로(DLL)는, 지연 고정 클록(DLLCLK)으로 인가되는 소스 클록(REFCLK)이 공통지연라인(300A, 300B)의 지연량(tVAR)과 지연 복제 모델부(360)의 지연량(tREP)을 거쳐서 피드백 클록(FBCLK)이 출력되었을 때 피드백 클록(FBCLK)이 소스 클록(REFCLK)과 동일한 위상을 가지는 상태가 되도록 공통지연라인(300A, 300B)의 지연량(tVAR)을 변동시키는 동작을 수행하는 것을 알 수 있다.
이때, 지연 복제 모델부(360)의 지연량(tREP)은 설계 당시에 미리 예정된 값을 갖는 상태로 고정된다. 하지만, 외부전원전압(VDD)의 레벨이 어떤 상태인지에 따라 지연 복제 모델부(360)의 지연량(tREP)이 크게 달라질 수 있다.
구체적으로, 지연 고정 루프 회로(DLL)이 타겟 레벨을 유지하는 외부전원전압(NORMAL VDD)을 공급받아 동작할 때 지연 고정 동작이 종료되어 공통지연라인(300A, 300B)의 지연량(tVAR)과 지연 복제 모델부(360)의 지연량(tREP)의 지연량이 결정된 타이밍 다이어그램을 기준으로 설명하면 다음과 같다.
먼저, PVT(Process, Voltage, Temperature) 변동으로 인하여 타겟 레벨보다 높은 전압 레벨을 갖는 외부전원전압(HIGH VDD)을 공급하여 지연 고정 루프 회로(DLL)가 동작할 때 지연 복제 모델부(360)의 지연량(tREP)이 상대적으로 더 작아지는 것을 알 수 있다. 따라서, 지연 고정 루프 회로(DLL)는 동작을 수행하는 과정에서 공통지연라인(300A, 300B)의 지연량(tVAR)이 상대적으로 더 큰 값을 갖도록 동작하여 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상이 일정하게 고정되도록 동작한다.
반대로, PVT(Process, Voltage, Temperature) 변동으로 인하여 타겟 레벨보다 낮은 전압 레벨을 갖는 외부전원전압(LOW VDD)을 공급하여 지연 고정 루프 회로(DLL)가 동작할 때 지연 복제 모델부(360)의 지연량(tREP)이 상대적으로 커지는 것을 알 수 있다. 따라서, 지연 고정 루프 회로(DLL)는 동작을 수행하는 과정에서 공통지연라인(300A, 300B)의 지연량(tVAR)이 상대적으로 더 작은 값을 갖도록 동작하여 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상이 일정하게 고정되도록 하게 하여야 한다.
하지만, 도면에 도시된 것처럼 지연 복제 모델부(360)의 지연량(tREP)이 너무 커져버린 상태가 되어 공통지연라인(300A, 300B)의 지연량(tVAR)의 지연량을 최소 상태(Minimum Variable Delay)로 유지하더라도 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상일 일정하게 고정되지 못하는 상태(A)가 될 수 있다.
이와 같은 상태가 되면, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL)의 구성요소 중 지연량 조절부(340A, 340B)는 공통지연라인(300A, 300B)의 지연량(tVAR)이 최소 상태(Minimum Variable Delay)가 된 것을 감지하고, 공통지연라인(300A, 300B)의 지연량(tVAR)을 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 만큼 늘려준 뒤(B) 다시 공통지연라인(300A, 300B)의 지연량(tVAR)을 지연 유닛 단위로 감소시키는 동작하여 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상이 일정하게 고정되도록 동작(C)한다.
참고로, 지연량 조절부(340A, 340B)에 의해 공통지연라인(300A, 300B)의 지연량(tVAR)이 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 만큼 늘어난 상태이므로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상이 일정하게 고정되는 위치도 기존에 비해 한 주기(1tck)만큼 뒤로 미뤄진 위치인 것을 알 수 있다.
이와 같이, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL)는 지연 복제 모델부(360)의 지연량(tREP)이 너무 커져버린 상태가 되어 공통지연라인(300A, 300B)의 지연량을 최소 상태(Minimum Variable Delay)로 유지하더라도 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상을 일정하게 고정시키기 힘들 때, 자동으로 공통지연라인(300A, 300B)의 지연량(tVAR)을 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 만큼 늘려주도록 동작함으로써 지연 복제 모델부(360)의 지연량(tREP)이 예측 범위 이상으로 증가하는 경우에도 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상을 일정하게 고정시키는 것이 가능하다.
그리고, 도면에 직접적으로 도시되지 않았지만, PVT(Process, Voltage, Temperature) 변동으로 인하여 타겟 레벨보다 높은 전압 레벨을 갖는 외부전원전압(HIGH VDD)을 공급하여 지연 고정 루프 회로(DLL)가 동작할 때 지연 복제 모델부(360)의 지연량(tREP)이 너무 작아지는 상태가 되어 공통지연라인(300A, 300B)의 지연량(tVAR)을 최대 상태(Maximum Variable Delay)로 유지하더라도 최종적으로 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상이 일정하게 고정되지 못하는 상태가 될 수도 있는데, 이와 같은 경우에도, 본 발명의 실시예에 따른 지연 고정 루프 회로(DLL)는 공통지연라인(300A, 300B)의 지연량(tVAR)을 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 만큼 감소시켜주도록 동작함으로써 지연 복제 모델부(360)의 지연량(tREP)이 예측 범위 이하로 감소하는 경우에도 피드백 클록(FBCLK)과 소스 클록(REFCLK)의 위상을 일정하게 고정시키는 것이 가능하다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 지연 고정 루프 회로(DLL)의 동작 중에 PVT(Process, Voltage, Temperature) 변동을 비롯한 여러 가지 문제로 인해 지연 복제 모델부(360)의 지연량(tREP)이 예측 범위 이상으로 변동하더라도 공통지연라인(300A, 300B)의 지연량(tVAR)을 논리적으로 소스 클록(REFCLK)의 한 주기(1tck)에 해당하는 지연량만큼씩 증가/감소시킴으로써 공통지연라인(300A, 300B)의 지연량을 물리적인 크기와 상관없이 확장시키는 것이 가능하다.
이로 인해, 지연 고정 루프 회로(DLL)에서 'stuck fail'이 발생하는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 지연 고정 루프 회로(DLL)의 동작을 기준으로 구성 및 동작이 설명되었지만 지연 고정 루프 회로(DLL)가 아니라 임의의 소스 클록(REFCLK)을 입력받아 지연 유닛 단위로 지연시켜 지연 고정 클록(DELAY_REFCLK)으로서 출력하는 회로도 본 발명의 실시예에 따른 동작을 적용하는 것이 가능하다.
또한, 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
10 : 클록위상 비교부 30 : 지연제어부
50 : 가변 지연 라인 70 : 지연 복제 모델부
90 : 듀티 보정부
300A, 300B : 공통지연라인 320A, 320B : 클록 주기 측정부
340A, 340B : 지연량 조절부 322 : 제1 위상 비교부
324A, 324B : 제1 코드 변동부 326 : 논리레벨 검출부
3242 : 제1 코드 생성동작 제어부
3244A, 3244B : 제1 지연 제어 코드 생성부
342 : 제2 위상 비교부 344A, 344B : 제2 코드 변동부
346 : 코드 비교부 3424 : 제2 코드 생성동작 제어부
3444A, 3444B : 제2 지연 제어 코드 생성부
360 : 지연 복제 모델부 380 : 듀티 보정부

Claims (15)

  1. 소스 클록을 지연시켜 지연 고정 클록을 생성하되, 제1 지연 제어 코드 또는 제2 지연 제어 코드에 응답하여 선택적으로 그 지연량이 지연 유닛 단위로 변동하는 공통지연라인;
    주기 측정 모드에서 상기 소스 클록과 상기 지연 고정 클록의 위상을 비교하고, 그 결과에 대응하여 상기 소스 클록 한 주기의 지연량에 대응하는 상기 제1 지연 제어 코드 값을 생성하는 클록 주기 측정부;
    상기 지연 고정 클록을 지연하여 피드백 클록으로서 출력하기 위한 지연복제모델부; 및
    지연 고정 모드에서 상기 소스 클록과 상기 피드백 클록의 위상을 비교하고, 그 결과에 따라 상기 제2 지연 제어 코드의 값을 변동시키되, 그 값이 한계치에 도달하는 경우 상기 제2 지연 제어 코드의 값을 변동시키는 지연량 조절부
    를 구비하는 지연고정루프.
  2. 제1항에 있어서,
    상기 클록 주기 측정부는,
    상기 소스 클록과 상기 지연 고정 클록의 위상을 비교하기 위한 제1 위상 비교부;
    상기 주기 측정 모드 동작구간에 대응하는 측정동작 제어신호의 활성화구간에서 상기 제1 위상 비교부의 출력신호에 응답하여 상기 제1 지연 제어 코드의 값을 변동시키기 위한 제1 코드 변동부;
    상기 제1 위상 비교부에서 출력되는 신호의 논리레벨을 검출하고, 검출결과에 따라 상기 측정동작 제어신호의 활성화여부를 결정하는 논리레벨 검출부를 구비하는 것을 특징으로 하는 지연고정루프.
  3. 제2항에 있어서,
    상기 지연량 조절부는,
    상기 소스 클록과 상기 피드백 클록의 위상을 비교하기 위한 제2 위상 비교부;
    상기 지연 고정 모드 동작구간에 대응하는 상기 측정동작 제어신호의 비활성화구간에서 주기조절신호와 상기 제2 위상 비교부의 출력신호에 응답하여 상기 제2 지연 제어 코드의 값을 변동시키기 위한 제2 코드 변동부; 및
    상기 제1 지연 제어 코드와 상기 제2 지연 제어 코드의 값을 비교하고, 비교결과에 대응하여 상기 주기조절신호의 값을 결정하는 코드 비교부를 구비하는 것을 특징으로 하는 지연고정루프.

  4. 제3항에 있어서,
    상기 제1 코드 변동부는,
    상기 측정동작 제어신호의 활성화구간에서 상기 제1 지연 제어 코드의 값을 증가시키고 비활성화구간에서 그 값을 래치하며, 제1 동작제어신호의 활성화구간에서 그 값을 상기 공통지연라인으로 전송하는 제1 지연 제어 코드 생성부; 및
    상기 측정동작 제어신호와 동일한 활성화구간을 갖도록 상기 제1 동작제어신호의 활성화여부를 제어하고, 상기 제1 위상비교부의 출력신호를 필터링하여 제1 지연량 증감 신호로서 출력하는 제1 코드 생성동작 제어부를 구비하는 것을 특징으로 하는 지연고정루프.
  5. 제4항에 있어서,
    상기 제2 코드 변동부는,
    제2 지연량 증감신호에 응답하여 상기 제2 지연 제어 코드의 값을 변동시키되 상기 주기조절신호에 응답하여 그 값을 상기 제1 지연 제어 코드의 값만큼씩 변동시키고, 상기 제2 동작제어신호의 활성화구간에서 그 값을 상기 공통지연라인으로 전송하는 제2 지연 제어 코드 생성부; 및
    상기 측정동작 제어신호와 서로 상반되는 활성화구간을 갖도록 상기 제2 동작제어신호의 활성화여부를 제어하고, 상기 제2 위상비교부의 출력신호를 필터링하여 상기 제2 지연량 증감 신호로서 출력하는 제2 코드 생성동작 제어부를 구비하는 것을 특징으로 하는 지연고정루프.
  6. 제5항에 있어서,
    상기 논리레벨 검출부는,
    주기 측정 모드 진입제어신호에 응답하여 상기 측정동작 제어신호를 활성화시키고,
    상기 제1 지연량 증감 신호가 설정된 논리레벨로 천이하는 것에 대응하여 상기 측정동작 제어신호를 비활성화시키는 것을 특징으로 하는 지연고정루프.
  7. 제6항에 있어서,
    상기 제1 지연 제어 코드 생성부는,
    상기 주기 측정 모드 진입제어신호에 응답하여 초기화되는 것을 특징으로 하는 지연고정루프.
  8. 제7항에 있어서,
    상기 주기 측정 모드 진입제어신호는,
    파워 다운 모드 진입 제어신호 또는 오토 리프레쉬 동작 제어신호 또는 모드 레지스터 셋에 미리 정의된 신호 또는 설정된 신호 입력 패드를 통해 외부에서 인가되는 신호에 응답하여 그 활성화여부가 결정되는 것을 특징으로 하는 지연고정루프.
  9. 제7항에 있어서,
    상기 주기 측정 모드 진입제어신호는,
    다수의 비트로 이루어진 상기 제2 지연 제어 코드 중 예정된 비트 값이 변동하는 것에 응답하여 그 활성화여부가 결정되는 것을 특징으로 하는 지연고정루프.
  10. 제6항에 있어서,
    상기 코드 비교부는,
    상기 제2 지연 제어 코드의 값이 상기 제1 지연 제어 코드의 값과 같아지는 것에 응답하여 상기 주기조절신호 중 리셋 신호를 토글링시키고,
    상기 제2 지연 제어 코드의 값이 최소값이 되는 것에 응답하여 상기 주기조절신호 중 셋 신호를 토글링시키는 것을 특징으로 하는 지연고정루프.

  11. 제10항에 있어서,
    상기 제2 지연 제어 코드 생성부는,
    상기 주기조절신호 중 셋 신호가 토글링하는 것에 응답하여 상기 제2 지연 제어 코드의 값을 상기 제1 지연 제어 코드의 값과 동일하게 설정하고,
    상기 주기조절신호 중 리셋 신호가 토글링하는 것에 응답하여 상기 제2 지연 제어 코드의 값을 최소값으로 설정하는 것을 특징으로 하는 지연고정루프.
  12. 제3항에 있어서,
    상기 공통지연라인은,
    체인 형태로 접속되고 상기 제1 지연 제어 코드 또는 상기 제2 지연 제어 코드에 응답하여 각각의 신호 전달 방향이 제어되는 다수의 지연 유닛을 구비하며,
    상기 다수의 지연 유닛 각각은 앞쪽 지연 유닛에서 인가되는 신호를 지연 유닛 단위로 지연시켜 앞쪽 지연 유닛 또는 뒤쪽 지연 유닛으로 전달하고, 뒤쪽 지연 유닛에서 인가되는 신호를 지연 유닛 단위로 지연시켜 앞쪽 지연 유닛으로 전달하며, 가장 앞쪽 지연 유닛을 통해 상기 소스 클록이 입력되고 상기 지연 고정 클록이 출력되는 것을 특징으로 하는 지연고정루프.

  13. 제12항에 있어서,
    상기 클록 주기 측정부는,
    상기 소스 클록을 설정된 개수의 지연 유닛 단위 - 상기 제1 지연 제어 코드의 최소값에 해당하는 상기 공통지연라인의 지연 유닛 개수임 - 만큼 지연시켜 상기 제1 위상 비교부로 전달하기 위한 초기 클록 지연부를 더 구비하는 것을 특징으로 하는 지연고정루프.
  14. 제3항에 있어서,
    상기 공통지연라인은,
    체인 형태로 접속되고 상기 제1 지연 제어 코드 또는 상기 제2 지연 제어 코드에 응답하여 상기 제1 코드 변동부 또는 상기 제2 코드 변동부를 통해 인가되는 상기 소스 클록을 선택적으로 입력받는 다수의 지연 유닛을 구비하며,
    상기 다수의 지연 유닛 각각은 뒤쪽 지연 유닛 또는 상기 소스 클록을 지연 유닛 단위로 지연시켜 앞쪽 지연 유닛으로 전달하고, 가장 앞쪽 지연 유닛에서 상기 지연 고정 클록을 출력하는 것을 특징으로 하는 지연고정루프.
  15. 제14항에 있어서,
    상기 클록 주기 측정부는,
    설정된 개수의 지연 유닛 단위 - 상기 제1 지연 제어 코드의 최소값에 해당하는 상기 공통지연라인의 지연 유닛 개수임 - 지연량과 상기 제1 코드 변동부의 동작 지연량을 합한 지연량만큼 상기 소스 클록을 지연시켜 상기 제1 위상 비교부로 전달하기 위한 초기 클록 지연부를 더 구비하는 것을 특징으로 하는 지연고정루프.
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