KR101030275B1 - 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로 - Google Patents

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Abstract

본 발명은 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로에 관한 것으로, 본 발명에 따른 클럭 보정 회로는, 외부클럭을 입력받아 지연값이 조절된 내부클럭을 생성하는 지연고정루프; 제1듀티코드에 응답하여 상기 외부클럭의 듀티를 보정하는 제1듀티보정부; 제2듀티코드에 응답하여 상기 내부클럭의 듀티를 보정하는 제2듀티보정부; 및 상기 제1듀티보정부 또는 상기 제2듀티보정부의 출력클럭 중 선택된 클럭의 듀티를 감지해 상기 제1듀티코드 또는 상기 제2듀티코드를 생성하는 듀티코드 생성부를 포함한다.
지연고정루프, 듀티 보정 회로, 클럭

Description

듀티 보정 회로 및 이를 포함하는 클럭 보정 회로{DUTY CYCLE CORRECTING CIRCUIT AND CLOCK CORRECTING CIRCUIT INCLUDING THE SAME}
본 발명은 클럭의 듀티 보정 회로 및 듀티 보정 회로와 지연고정루프를 포함하는 클럭 보정 회로에 관한 것이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스(reference)로 사용되고 있으며, 에러(error)없이 보다 빠른 동작을 보장하기 위해 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 지연시간을 보상하여 내부클럭이 외부클럭과 동일한 위상을 갖도록 하기 위해 지연고정루프(DLL: Delay Locked Loop)가 사용되고 있다.
한편, 지연고정루프는 위상고정루프에 비해 잡음의 영향을 덜 받는 장점이 있어 DDR SDRAM을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있다.
도 1은 종래의 지연고정루프의 구성도이다.
도 1에 도시된 바와 같이, 지연고정루프는, 위상비교부(110), 지연조절부(120), 가변지연부(130), 레플리카 지연부(140), 및 고정판단부(150)를 포함하여 구성된다.
레플리카 지연부(140)는 지연고정루프의 출력클럭인 내부클럭(DLLCLK)을 지연시켜 피드백 클럭(FBCLK)을 출력한다. 레플리카 지연부(140)는 지연고정루프의 출력클럭(DLLCLK)이 지연고정루프로부터 출력되어 칩(시스템) 내에서 거쳐갈 지연요소들을 모델링(modeling)한 지연량을 가진다.
위상비교부(110)는 지연고정루프의 입력클럭인 외부클럭(EXTCLK, 칩(시스템) 외부로부터 입력된 클럭)과 피드백 클럭(FBCLK)의 위상을 비교하여 어느 클럭의 위상이 앞서는지를 나타내는 업/다운 신호(UP/DN)를 출력한다.
지연조절부(120)는 업/다운 신호(UP/DN)에 응답하여, 가변지연부(130)의 지연값이 늘어나거나 줄어들도록 조절한다. 그리고 가변지연부(130)는 지연조절부(120)에 의해 조절되는 지연값으로 외부클럭(EXTCLK)을 지연시켜 내부클럭(DLLCLK)을 출력한다.
고정판단부(150)는 위상비교부(110)로부터 출력되는 업/다운 신호(UP/DN)를 이용하여 지연고정루프의 고정(locking) 여부를 나타내는 고정신호(LOCK)를 생성한다. 외부클럭(EXTCLK)의 위상이 피드백 클럭(FBCLK)의 위상보다 계속 앞서다가 뒤서게 되는 경우, 또는 외부클럭(EXTCLK)의 위상이 피드백 클럭(FBCLK)의 위상보다 계속 뒤서다가 앞서게 되는 경우에, 고정판단부(150)는 지연고정루프의 고정이 이 루어졌다고 판단할 수 있다.
도 2는 클럭의 듀티 왜곡을 보정해주는 종래의 듀티 보정 회로(DCC 회로: Duty Cecle Correction)의 구성도이다.
도 2에 도시된 바와 같이, 듀티 보정 회로는, 위상 스플리터부(210), 듀티비 감지부(220), 듀티 보정부(230)를 포함하여 구성된다.
위상 스플리터부(210)는 듀티 보정 회로로부터 출력되는 출력클럭(CLKOUT)을 라이징 클럭(RCLK)과 폴링 클럭(FCLK)으로 나눈다. 라이징 클럭(RCLK)은 출력클럭(CLKOUT)의 '하이'구간에 '하이'로 활성화되는 클럭이며, 폴링 클럭(FCLK)은 출력클럭(CLKOUT)의 '로우'구간에 '하이'로 활성화되는 클럭이다.
듀티비 감지부(220)는 라이징 클럭(RCLK)의 활성화 구간과 폴링 클럭(FCLK)의 활성화 구간의 크기를 비교하여 듀티비를 감지하고, 감지결과를 듀티코드(CODE<0:N>)로 출력한다. 듀티코드(CODE<0:N>)는 라이징 클럭(RCLK)의 활성화 구간이 폴링 클럭(FCLK)의 활성화 구간보다 얼마나 큰지 또는 폴링 클럭(FCLK)의 활성화 구간이 라이징 클럭(RCLK)의 활성화 구간보다 얼마나 큰지의 정보를 가진다.
듀티 보정부(320)는 듀티코드(CODE<0:N>)에 응답하여 입력클럭(CLKIN)의 듀티를 보정해 출력클럭(CLKOUT)으로 출력한다. 듀티 보정부(320)는 클럭(CLKIN)의 슬루율(slew rate)을 조절하여 듀티를 보정하는 방식 또는 클럭(CLKIN)의 전체적인 전압 레벨을 높이거나 낮추어 듀티를 보정하는 방식 등 다양한 방식으로 설계될 수 있다.
지연고정루프(도 1)는 입력클럭인 외부클럭(EXTCLK)을 지연시켜 출력클럭인 내부클럭(DLLCLK)을 생성하는데, 가변지연부(130)가 많은 지연유닛(delay unit)들을 포함하여 구성되기 때문에, 가변지연부(130)를 거치면서 클럭의 듀티 특성이 왜곡된다. 따라서 클럭의 듀티를 보정해 줄 수 있는 듀티 보정 회로(도 2)를 지연고정루프와 함께 사용하는 것이 일반적이다.
듀티 보정 회로를 지연고정루프의 전단에 사용하여 지연고정루프로 입력되는 클럭(EXTCLK)의 듀티를 보정해줄 경우에는, 지연고정루프로 양질의 듀티를 가지는 클럭을 입력해 줌으로써 저전압(low voltage)/하이스피드(high speed) 동작시에 가변지연부(130) 내에서 나타나는 클럭 특성의 열화를 완화시켜줄 수 있으나, 가변지연라인(130) 내에서 생기는 듀티의 왜곡은 막을 수 없게 된다. 반대로, 듀티 보정 회로를 지연고정루프의 후단에 사용하여 지연고정루프로부터 출력되는 클럭의 듀티를 보정해 줄 경우에는, 가변지연라인(130) 내에서 생기는 듀티의 왜곡을 보정해줄 수 있으나, 지연고정루프로 입력되는 외부클럭(EXTCLK) 자체의 듀티 왜곡에 가변지연부(130)의 듀티 왜곡까지도 더해져 클럭의 손실이 발생할 수도 있다.
즉, 듀티 보정 회로를 지연고정루프의 전단에 위치시키던, 후단에 위치시키던 클럭의 특성의 열화를 완전히 막을 수 없다는 문제가 있다. 물론, 듀티 보정 회로를 지연고정루프의 전단과 후단에 모두 위치시키면 문제의 해결이 가능하지만, 이 경우에는 회로의 면적이 지나치게 커진다는 문제가 발생한다.
본 발명은 지연고정루프로 입력되는 클럭과 출력되는 클럭의 듀티를 모두 보정하면서도 적은 면적으로 이를 가능하게 하는 클럭 보정회로를 제공하고자 하는데에 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명에 따른 클럭 보정 회로는, 외부클럭을 입력받아 지연값이 조절된 내부클럭을 생성하는 지연고정루프; 제1듀티코드에 응답하여 상기 외부클럭의 듀티를 보정하는 제1듀티보정부; 제2듀티코드에 응답하여 상기 내부클럭의 듀티를 보정하는 제2듀티보정부; 및 상기 제1듀티보정부 또는 상기 제2듀티보정부의 출력클럭 중 선택된 클럭의 듀티를 감지해 상기 제1듀티코드 또는 상기 제2듀티코드를 생성하는 듀티코드 생성부를 포함할 수 있다.
상기 듀티코드 생성부는, 상기 지연고정루프의 고정 전에는 상기 제1듀티보정부의 출력클럭을 입력받아 상기 제1듀티코드를 생성하고, 상기 지연고정루프의 고정 이후에는 상기 제2듀티보정부의 출력클럭을 입력받아 상기 제2듀티코드를 생성하는 것을 특징으로 할 수 있다.
상기 듀티코드 생성부는, 입력받을 클럭을 선택하기 위한 입력선택부; 상기 입력선택부에 의해 선택된 클럭을 라이징 클럭과 폴링 클럭으로 나누어주기 위한 위상스플리터부; 상기 라이징 클럭과 상기 폴링 클럭의 인에이블 구간의 크기를 비 교해 듀티코드를 생성하는 듀티비 감지부; 및 상기 듀티코드를 상기 제1듀티코드 또는 상기 제2듀티코드로 출력하기 위한 출력선택부를 포함하여 구성될 수 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 듀티 보정 회로는, 제1듀티코드에 응답하여, 자신의 입력클럭의 듀티를 보정해 출력하는 제1듀티보정부; 제2듀티코드에 응답하여, 자신의 입력클럭의 듀티를 보정해 출력하는 제2듀티보정부; 및 상기 제1듀티보정부 또는 상기 제2듀티보정부의 출력클럭 중 선택된 클럭의 듀티를 감지해 상기 제1듀티코드 또는 상기 제2듀티코드를 생성하는 듀티코드 생성부를 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 클럭 보정 방법은, 외부클럭을 입력받는 단계; 상기 외부클럭의 듀티를 감지하는 단계; 감지된 상기 외부클럭의 듀티를 이용해 상기 외부클럭의 듀티를 보정하는 단계; 지연고정루프를 이용하여 상기 외부클럭의 지연값을 조절해 내부클럭을 생성하는 단계; 상기 지연고정루프의 지연고정 이후에, 상기 내부클럭의 듀티를 감지하는 단계; 감지된 상기 내부클럭의 듀티를 이용해 상기 내부클럭의 듀티를 보정하는 단계를 포함하고, 상기 외부클럭의 듀티 감지와 상기 내부클럭의 듀티 감지는 동일한 회로를 이용하여 이루어지는 것을 특징으로 할 수 있다.
본 발명에 따른 클럭 보정 회로는, 지연고정루프로 입력되는 클럭과 지연고정루프로부터 출력되는 클럭의 듀티를 모두 보정하면서도, 듀티의 감지 및 듀티코드의 생성은 하나의 회로에서 담당하게 구성하여, 회로의 면적이 거의 늘어나지 않 는다는 장점이 있다.
즉, 본 발명은 2개 이상의 듀티보정부의 듀티코드를 하나의 듀티코드 생성부에서 모두 생성해주도록 구성함으로써, 다수의 DCC를 사용하는 시스템의 면적을 줄여준다는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 클럭 보정 회로의 일실시예 구성도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 클럭 보정 회로는, 외부클럭(EXTCLK2)을 입력받아 지연값이 조절된 내부클럭(DLLCLK1)을 생성하는 지연고정루프(310); 제1듀티코드(CODE1<0:N>)에 응답하여 외부클럭(EXTCLK1)의 듀티를 보정하는 제1듀티보정부(320), 제2듀티코드(CODE2<0:N>)에 응답하여 내부클럭(DLLCLK1)의 듀티를 보정하는 제2듀티보정부(330), 및 제1듀티보정부(320) 또는 제2듀티보정부(330)의 출력클럭(EXTCLK2, DLLCLK2) 중 선택된 클럭의 듀티를 감지해 제1듀티코드(CODE1<0:N>) 또는 제2듀티코드(CODE2<0:N>)를 생성하는 듀티코드생성부(340)를 포함한다.
제1듀티보정부(320)는 제1듀티코드(CODE1<0:N>)에 포함된 듀티정보에 응답하 여 지연고정루프(310)로 입력되는 외부클럭(EXTCLK1)의 듀티를 보정하고, 제2듀티보정부(330)는 제2듀티코드(CODE2<0:N>)에 포함된 듀티정보에 응답하여 지연고정루프(310)로부터 출력되는 내부클럭(DLLCLK1)의 듀티를 보정한다. 도면의 외부클럭(EXTCLK)과 내부클럭(DLLCLK)에 붙은 숫자1과 숫자2는 듀티보정부(320, 330)로 입력되는 클럭과 듀티보정부(320, 330)로부터 출력되는 클럭을 구별하기 위해 사용되었다.
듀티코드생성부(340)는 제1듀티보정부(320)에서 사용하는 제1듀티코드(CODE1<0:N>)와 제2듀티보정부(330)에서 사용하는 제2듀티코드(CODE2<0:N>)를 생성한다. 제1듀티보정부(320)와 제2듀티보정부(330)의 출력클럭(EXTCLK2, DLLCLK2) 중 어느 하나의 클럭을 선택적으로 입력받아 듀티를 감지하고, 그 결과 생성된 듀티코드를 제1듀티코드(CODE1<0:N>) 또는 제2듀티코드(CODE2<0:N>)로 출력한다. 예를 들어, 듀티코드생성부(340)가 제1듀티보정부(320)의 출력클럭(EXTCLK2)을 입력받은 경우에는 제1듀티코드(CODE1<0:N>)를 생성해 제1듀티보정부(320)로 전달한다. 그리고 듀티코드생성부(340)가 제2듀티보정부(330)의 출력클럭(DLLCLK2)을 입력받은 경우에는 제2듀티코드(CODE2<0:N>)를 생성해 제2듀티보정부(330)로 전달한다.
이와 같이, 본 발명은 2개의 듀티보정부(320, 330)를 구비하지만, 듀티를 감지해 듀티코드(CODE1<0:N>, CODE2<0:N>)를 생성하는 역할을 하는 듀티코드생성부(340) 하나를 2개의 듀티보정부(320, 330)가 공유하도록 구성함으로써, 회로의 면적을 줄인다.
상기한 실시예에서는 하나의 듀티코드생성부(340)를 공유하는 2개의 듀티보 정부(320, 330)가 지연고정루프(310)로 입력/출력되는 클럭 각각의 듀티를 보정하는 경우를 도시하였지만, 본 발명이 이러한 실시예에 한정되는 것은 아니다. 본 발명이 2 이상의 듀티보정부를 필요로하는 각종 직접회로 및 시스템 등에 적용될 수 있음은 당연하다. 또한, 상기 실시예에서는 2개의 듀티보정부(320, 330)가 하나의 듀티코드생성부(340)를 공유하는 경우를 도시하였지만, 3개 또는 그 이상의 듀티보정부가 하나의 듀티코드생성부(340)를 공유하도록 실시할 수도 있음은 당연하다.
지연고정루프(310)에 관해서는 배경기술 부분에서 설명하였으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 지연고정루프(310)의 내부구성 및 동작 등에 관해 잘 알고 있으므로, 이에 대한 더 이상의 설명은 생략하기로 한다.
도 4는 도 3의 듀티코드생성부(340)의 일실시예 구성도이다.
도 4에 도시된 바와 같이, 듀티코드생성부(340)는, 입력받을 클럭을 선택하기 위한 입력선택부(410); 입력선택부(410)에 의해 선택된 클럭(SEL_CLK)을 라이징 클럭(RCLK)과 폴링 클럭(FCLK)으로 나누어주기 위한 위상 스플리터부(420); 라이징 클럭(RCLK)과 폴링 클럭(FCLK)의 인에이블 구간의 크기를 비교해 듀티코드(CODE<0:N>)를 생성하는 듀티비 감지부(430); 및 듀티코드(CODE<0:N>)를 제1듀티코드(CODE1<0:N>) 또는 제2듀티코드(CODE2<0:N>)로 출력하기 위한 출력선택부(440)를 포함하여 구성된다.
입력선택부(410)는 듀티코드생성부(340)가 듀티를 감지하기 위해 입력받을 클럭을 선택한다. 선택신호(SEL)가 '로우'레벨인 경우에는 제1듀티보정부(320)의 출력클럭(EXTCLK2)을 선택하고, 선택신호(SEL)가 '하이'레벨인 경우에는 제2듀티보정부(330)의 출력클럭(DLLCLK2)을 선택한다.
위상 스플리터부(420)는 입력선택부(410)에 의해 선택된 클럭(SEL_CLK)을 라이징 클럭(RCLK)과 폴링 클럭(FCLK)으로 나누어준다. 라이징 클럭(RCLK)은 선택된 클럭(SEL_CLK)의 '하이'구간에 '하이'로 활성화되는 클럭이며, 폴링 클럭(FCLK)은 선택된 클럭(SEL_CLK)의 '로우'구간에 '하이'로 활성화되는 클럭이다.
듀티비 감지부(430)는 라이징 클럭(RCLK)의 활성화 구간과 폴링 클럭(FCLK)의 활성화 구간의 크기를 비교하여 듀티비를 감지하고, 감지결과를 듀티코드(CODE<0:N>)로 출력한다. 듀티코드(CODE<0:N>)는 라이징 클럭(RCLK)의 활성화 구간이 폴링 클럭(FCLK)의 활성화 구간보다 얼마나 큰지 또는 폴링 클럭(FCLK)의 활성화 구간이 라이징 클럭(RCLK)의 활성화 구간보다 얼마나 큰지의 정보를 가진다.
출력선택부(440)는 듀티비 감지부(430)에서 생성된 듀티코드(CODE<0:N>)를 제1듀티코드(CODE1<0:N>)로 출력할 것인지 제2듀티코드(CODE2<0:N>)로 출력할 것인지를 선택한다. 선택신호(SEL)가 '로우'레벨인 경우에는 듀티코드(CODE<0:N>)를 제1듀티코드(CODE1<0:N>)로 출력하고, 선택신호(SEL)가 '하이'레벨인 경우에는 듀티코드(CODE<0:N>)를 제2듀티코드(CODE2<0:N>)로 출력한다.
이상적으로, 선택신호(SEL)로는 지연고정루프(310)의 고정신호(LOCK)가 사용될 수 있다. 이 경우에, 지연고정루프(310)의 고정 전에 지연고정루프(310)로 입력되는 클럭(EXTCLK1)의 듀티가 보정되어 입력되고, 지연고정루프(310)의 고정 후에 지연고정루프(310)로부터 출력되는 클럭(DLLCLK1)의 듀티가 보정되어 출력되기 때 문이다. 물론, 선택신호(SEL)로는 고정신호 이외의 신호가 사용될 수 있다.
제1듀티코드(CODE1<0:N>)와 제2듀티코드(CODE2<0:N>)가 생성되기 이전에 각각의 코드값은 일정한 초기값을 갖도록 설정될 수 있다.
듀티코드생성부(340)의 내부 구성은 도 4와 다른 다양한 방식으로 설계될 수 있는데, 어느 경우이던지 듀티코드생성부(340)가 듀티를 감지할 클럭을 선택적으로 입력받고, 감지결과를 선택적으로 출력하도록 설계하면 된다.
도 5는 도 3의 제1듀티보정부(320)의 일실시예 구성도이다.
도 5에 도시된 바와 같이, 제1듀티보정부(320)는 외부클럭(EXTCLK)이 통과하는 인버터(IV1, IV2)와 인버터(IV1)의 풀업 및 풀다운 구동력을 조절하기 위한 다수의 트랜지스터들(T00~T15)을 포함하여 구성될 수 있다.
트랜지스터들(T00~T07)은 제1듀티코드(CODE1<0:7>)에 응답하여 온/오프되며, 트랜지스터들(T08~T15))은 제1듀티코드(CODE1<8:15>)에 응답하여 온/오프된다. 트랜지스터들(T00~T07)이 많이 턴온될수록 외부클럭(EXTCLK)의 폴링 슬루율이 커지고, 트랜지스터들(T08~T15)이 많이 턴온될수록 외부클럭(EXTCLK)의 라이징 슬루율이 커진다. 이와 같은 제어를 통해 외부클럭(EXTCLK)의 라이징 슬루율 및 폴링 슬루율이 제어되며 그 결과 외부클럭(EXTCLK)의 듀티비가 변경될 수 있다.
도 5에서는 클럭의 풀업 및 풀다운 구동력을 조절해서 슬루율을 변경하는 방법으로, 듀티를 보정하는 듀티보정부(320)를 도시하였지만, 듀티보정부(320)가 듀티를 보정하는 방식에는 다양한 방식이 있을 수 있음은 당연하다. 예를 들어, 클럭 의 전체적인 전압 레벨을 높이거나/낮추는 방식으로 클럭의 듀티를 보정할 수도 있다.
제2듀티보정부(330)는 듀티를 보정하는 대상만이 제1듀티보정부(320)와 상이한 구성으로, 제2듀티보정부(330)도 도 5와 동일하게 구성될 수 있다.
도 6은 도 3의 클럭 보정 회로가 동작하는 순서에 관한 일실시예 도면이다.
먼저, 지연고정루프(310)의 고정 여부가 판단된다(S610). 지연고정루프(310)가 고정되지 않은 경우에 외부클럭(EXTCLK2)에 대한 듀티감지가 이루어지고(S620), 그 결과 외부클럭(EXTCLK2)의 듀티가 보정된다(S630).
지연고정루프(310)의 고정 이후에는 외부클럭(EXTCLK2)의 듀티보정 완료 여부가 판단되며(S640), 외부클럭(EXTCLK2)의 듀티보정이 완료되지 않은 경우에는 외부클럭(EXTCLK2)의 듀티 보정작업이 계속된다(S620, S630).
지연고정루프의 고정이 이루어졌고, 외부클럭의 듀티보정도 완료된 경우에는, 내부클럭의 듀티 보정작업이 이루어진다(S650, S660).
S620, S630 단계에서는 선택신호(SEL)가 '로우'레벨로 유지되도록 제어하고, S650, S660 단계에서는 선택신호(SEL)가 '하이'레벨로 유지되도록 제어함으로써, 클럭 보정 회로가 도 6과 같은 순서로 동작하도록 제어될 수 있다.
선택신호(SEL)를 이와 같이 제어하는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 할 수 있는 일에 해당하므로, 이에 대한 더 이상의 설명을 생략하기로 한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 지연고정루프의 구성도.
도 2는 클럭의 듀티 왜곡을 보정해주는 종래의 듀티 보정 회로(DCC 회로: Duty Cecle Correction)의 구성도.
도 3은 본 발명에 따른 클럭 보정 회로의 일실시예 구성도.
도 4는 도 3의 듀티코드생성부(340)의 일실시예 구성도.
도 5는 도 3의 제1듀티보정부(320)의 일실시예 구성도.
도 6은 도 3의 클럭 보정 회로가 동작하는 순서에 관한 일실시예 도면.

Claims (11)

  1. 외부클럭을 입력받아 지연값이 조절된 내부클럭을 생성하는 지연고정루프;
    제1듀티코드에 응답하여 상기 외부클럭의 듀티를 보정하는 제1듀티보정부;
    제2듀티코드에 응답하여 상기 내부클럭의 듀티를 보정하는 제2듀티보정부; 및
    상기 제1듀티보정부 또는 상기 제2듀티보정부의 출력클럭 중 선택된 클럭의 듀티를 감지해 상기 제1듀티코드 또는 상기 제2듀티코드를 생성하는 듀티코드 생성부
    를 포함하는 클럭 보정 회로.
  2. 제 1항에 있어서,
    상기 듀티코드 생성부는,
    상기 지연고정루프의 고정 전에는 상기 제1듀티보정부의 출력클럭을 입력받아 상기 제1듀티코드를 생성하고,
    상기 지연고정루프의 고정 이후에는 상기 제2듀티보정부의 출력클럭을 입력받아 상기 제2듀티코드를 생성하는 것을 특징으로 하는 클럭 보정 회로.
  3. 제 1항에 있어서,
    상기 듀티코드 생성부는,
    입력받을 클럭을 선택하기 위한 입력선택부;
    상기 입력선택부에 의해 선택된 클럭을 라이징 클럭과 폴링 클럭으로 나누어주기 위한 위상스플리터부;
    상기 라이징 클럭과 상기 폴링 클럭의 인에이블 구간의 크기를 비교해, 듀티코드를 생성하는 듀티비 감지부; 및
    상기 듀티코드를 상기 제1듀티코드 또는 상기 제2듀티코드로 출력하기 위한 출력선택부
    를 포함하는 것을 특징으로 하는 클럭 보정 회로.
  4. 제 1항에 있어서,
    상기 제1듀티보정부 및 상기 제2듀티보정부는,
    자신에게 입력되는 클럭의 라이징 및 폴링 슬루율을 조절하여 듀티를 보정하는 것을 특징으로 하는 클럭 보정 회로.
  5. 제 4항에 있어서,
    상기 제1듀티보정부 및 상기 제2듀티보정부는,
    자신의 입력클럭을 통과시키는 인버터를 포함하고
    상기 인버터의 풀업 구동력 및 풀다운 구동력은 상기 듀티코드에 따라 결정되는 것을 특징으로 하는 클럭 보정 회로.
  6. 제 1항에 있어서,
    상기 지연고정루프는,
    상기 제1듀티보정부의 출력클럭과 피드백 클럭을 비교하는 위상비교부;
    상기 위상비교부의 비교결과에 따라 지연값을 결정하는 지연조절부;
    상기 지연조절부에 의해 결정된 지연값만큼 상기 외부클럭을 지연시켜 상기 내부클럭으로 출력하는 가변지연부;
    상기 가변지연부의 출력클럭을 실제 클럭 경로의 지연값만큼 지연시켜 상기 피드백 클럭을 생성하는 레플리카 지연부; 및
    상기 위상비교부의 비교결과를 이용하여 지연고정루프의 고정 여부를 나타내는 고정신호를 생성하는 고정판단부
    를 포함하는 것을 특징으로 하는 클럭 보정 회로.
  7. 제 6항에 있어서,
    상기 듀티코드 생성부는,
    상기 고정신호에 응답하여 상기 제1듀티보정부의 출력클럭 또는 상기 제2듀티보정부의 출력클럭 중 하나를 선택하여 입력받고,
    상기 고정신호에 응답하여 자신의 출력코드를 상기 제1듀티코드 또는 상기 제2듀티코드로서 출력하는 것을 특징으로 하는 클럭 보정 회로.
  8. 제1듀티코드에 응답하여 자신의 입력클럭의 듀티를 보정해 출력하는 제1듀티보정부;
    제2듀티코드에 응답하여 자신의 입력클럭의 듀티를 보정해 출력하는 제2듀티보정부; 및
    상기 제1듀티보정부 또는 상기 제2듀티보정부의 출력클럭 중 선택된 클럭의 듀티를 감지해 상기 제1듀티코드 또는 상기 제2듀티코드를 생성하는 듀티코드 생성부
    를 포함하는 듀티 보정 회로.
  9. 제 8항에 있어서,
    상기 듀티코드 생성부는,
    입력받을 클럭을 선택하기 위한 입력선택부;
    상기 입력선택부에 의해 선택된 클럭을 라이징 클럭과 폴링 클럭으로 나누어주기 위한 위상 스플리터부;
    상기 라이징 클럭과 상기 폴링 클럭의 인에이블 구간의 크기를 비교해, 듀티 코드를 생성하는 듀티비 감지부; 및
    상기 듀티코드를 상기 제1듀티코드 또는 상기 제2듀티코드로 출력하기 위한 출력선택부
    를 포함하는 것을 특징으로 하는 듀티 보정 회로.
  10. 제 8항에 있어서,
    상기 제1듀티보정부 및 상기 제2듀티보정부는,
    자신의 입력클럭을 통과시키는 인버터를 포함하고,
    상기 인버터의 풀업 구동력 및 풀다운 구동력은 상기 듀티코드에 따라 결정되는 것을 특징으로 하는 듀티 보정 회로.
  11. 외부클럭을 입력받는 단계;
    상기 외부클럭의 듀티를 감지하는 단계;
    감지된 상기 외부클럭의 듀티를 이용해 상기 외부클럭의 듀티를 보정하는 단계;
    지연고정루프를 이용하여 상기 외부클럭의 지연값을 조절해 내부클럭을 생성하는 단계;
    상기 지연고정루프의 지연고정 이후에, 상기 내부클럭의 듀티를 감지하는 단 계; 및
    감지된 상기 내부클럭의 듀티를 이용해 상기 내부클럭의 듀티를 보정하는 단계를 포함하고,
    상기 외부클럭의 듀티 감지와 상기 내부클럭의 듀티 감지는 동일한 회로를 이용하여 이루어지는 것을 특징으로 하는 클럭 보정 방법.
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