KR20180072082A - 듀티 보정 회로 및 듀티 보정 방법 - Google Patents

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Abstract

듀티 보정 회로는 타겟 클록을 서로 다른 지연값으로 지연시킨 다수의 지연클록을 생성하는 지연클록 생성부; 상기 다수의 지연클록 중 지연값이 상기 타겟 클록의 제1구간에 대응하는 지연클록을 선택하고, 상기 타겟 클록의 제2구간과 상기 선택된 지연클록의 상기 제1구간의 길이에 따라 업/다운 신호를 생성하는 업/다운 신호 생성부; 상기 업/다운 신호에 응답하여 듀티 조절 코드를 생성하는 듀티 조절 코드 생성부; 상기 듀티 조절 코드에 따라 소스 클록의 듀티비를 조절하여 듀티 보정 클록을 생성하는 듀티비 조절부; 및 듀티 보정 구간 동안 상기 지연클록 생성부를 활성화하고, 상기 듀티 보정 구간 이외의 구간 동안 상기 지연클록 생성부를 비활성화하는 제어부를 포함할 수 있다.

Description

듀티 보정 회로 및 듀티 보정 방법{DUTY CORRECTION CIRCUIT AND METHOD FOR CORRECTING DUTY}
본 특허문헌은 듀티 보정 회로 및 듀티 보정 방법에 관한 것이다.
DDR(Double Date Rate)기술은 메모리 시스템의 대역폭을 향상시키기 위하여 개발되었다. 메모리 시스템은 클록신호의 라이징 엣지(rising edge) 및 폴링 엣지(falling edge)를 사용할 수 있다. 이 경우 내부 클럭신호의 듀티 보정 사이클(duty cycle)은 고성능 메모리 시스템에서 타이밍 마진(timing margin)을 최대로 유지할 수 있는 중요한 요소가 될 수 있다.
즉, 클록신호의 듀티 보정 사이클이 정확히 50%를 유지하지 않는 경우, 50%에서 벗어나게 되는 오프셋만큼의 에러는 고성능 메모리 시스템의 타이밍 마진을 감소시킬 수 있다. 따라서 공정(process), 전압(voltage) 및 온도(temperature)의 변화에 따른 듀티 보정 사이클의 왜곡을 보상하기 위한 회로가 필요하게 되었다. 듀티 보정 회로는 메모리 시스템 내부에서 클록신호의 듀티를 보정하는 회로일 수 있다. 종래의 듀티 보정 회로의 경우 듀티를 보정하는데 시간이 오래 걸리고, 듀티 보정을 위해 소모되는 전류나 전력이 많다는 문제점이 있었다.
본 발명의 일 실시예는 설정된 구간 동안에만 타겟 클록과 지연클록을 이용해 듀티 보정 동작을 수행함으로써 듀티 보정 시간 및 소모 전력을 줄이면서, 간단하게 구성 가능한 듀티 보정 회로 및 듀티 보정 방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 듀티 보정 회로는 타겟 클록을 서로 다른 지연값으로 지연시킨 다수의 지연클록을 생성하는 지연클록 생성부; 상기 다수의 지연클록 중 지연값이 상기 타겟 클록의 제1구간에 대응하는 지연클록을 선택하고, 상기 타겟 클록의 제2구간과 상기 선택된 지연클록의 상기 제1구간의 길이에 따라 업/다운 신호를 생성하는 업/다운 신호 생성부; 상기 업/다운 신호에 응답하여 듀티 조절 코드를 생성하는 듀티 조절 코드 생성부; 상기 듀티 조절 코드에 따라 소스 클록의 듀티비를 조절하여 듀티 보정 클록을 생성하는 듀티비 조절부; 및 듀티 보정 구간 동안 상기 지연클록 생성부를 활성화하고, 상기 듀티 보정 구간 이외의 구간 동안 상기 지연클록 생성부를 비활성화하는 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 듀티 보정 방법은 소스 클록 및 듀티 보정 클록 중 하나의 클록을 타겟 클록으로 선택하는 단계; 상기 타겟 클록을 서로 다른 지연값으로 지연시켜 다수의 지연클록을 생성하는 단계; 상기 다수의 지연클록 중 지연값이 상기 타겟 클록의 제1구간에 대응하는 지연클록의 제2구간과 상기 타겟 클록의 제1구간의 길이에 따라 업/다운 신호를 생성하는 단계; 상기 업/다운 신호에 응답하여 듀티 조절 코드를 생성하는 단계; 및 상기 듀티 조절 코드에 따라 상기 소스 클록의 듀티비를 조절하여 상기 듀티 보정 클록을 생성하는 단계를 포함할 수 있다.
본 기술은 설정된 구간 동안에만 듀티 보정 동작을 수행함으로써 듀티 보정 시간 및 소모 전력을 줄이고, 타겟 클록과 지연클록을 이용함으로써 듀티 보정 회로를 간단하게 구성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 듀티 보정 회로(100)의 구성도,
도 2는 일 실시예에 따른 지연클록 생성부(120)의 구성도,
도 3은 도 2의 지연클록 생성부(120)의 동작을 설명하기 위한 도면,
도 4는 일 실시예에 따른 업/다운 신호 생성부(130)의 구성도,
도 5는 일 실시예에 따른 클록 선택부(410)의 구성도,
도 6은 클록 선택부(410)의 동작을 설명하기 위한 도면,
도 7은 클록 조합부(420)의 동작을 설명하기 위한 도면,
도 8은 일 실시예에 따른 듀티 조절 코드 생성부(140)의 구성도,
도 9는 일 실시예에 따른 제1듀티비 조절부(150)의 구성도,
도 10은 일 실시예에 따른 제어부(160)의 구성도,
도 11은 제어부(160)의 동작을 설명하기 위한 도면,
도 12는 본 발명의 일 실시예에 따른 듀티 보정 방법을 설명하기 위한 순서도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 듀티 보정 회로(100)의 구성도이다.
도 1을 참조하면, 듀티 보정 회로는 제1클록 선택부(110), 지연클록 생성부(120), 업/다운 신호 생성부(130), 듀티 조절 코드 생성부(140), 제1듀티비 조절부(150), 제어부(160)를 포함할 수 있다. 듀티 보정 회로(100)의 외부에는 제2듀티비 조절부(170)가 포함될 수 있다. 이하에서 듀티 보정 구간은 2회의 듀티 보정 사이클을 포함하는 경우에 대해 설명할 수 있다.
제1클록 선택부(110)는 소스 클록(SCK) 및 듀티 보정 클록(DCK) 중 하나의 클록을 타겟 클록(TCK)으로 선택할 수 있다. 제1클록 선택부(110)는 듀티 보정 구간의 2회 이상의 듀티 보정 사이클 중 첫번째 듀티 보정 사이클(이하 제1듀티 보정 사이클이라 함)에서는 소스 클록(SCK)을 타겟 클록(TCK)으로 선택하여 출력하고, 제1듀티 보정 사이클 이외의 듀티 보정 사이클(즉 두번째 이후의 듀티 보정 사이클)에서는 듀티 보정 클록(DCK)을 타겟 클록(TCK)으로 선택할 수 있다.
도 1의 듀티 보정 회로의 경우 듀티 보정 구간은 제1듀티 보정 사이클 및 제2듀티 보정 사이클(두번째 듀티 보정 사이클)을 포함하므로 제1클록 선택부(110)는 제1듀티 보정 사이클(제1사이클 신호(1st_CYC)가 활성화된 구간)에서는 소스 클록(SCK)을 타겟 클록(TCK)으로 선택하여 출력하고, 제2듀티 보정 사이클(제2사이클 신호(2nd_CYC)가 활성화된 구간)에서는 듀티 보정 클록(DCK)을 타겟 클록(TCK)으로 선택하여 출력할 수 있다.
지연클록 생성부(120)는 듀티 보정 구간(듀티 보정 신호(DCC_EN)가 활성화된 구간)에서 타겟 클록(TCK)을 서로 다른 지연값으로 지연시킨 다수의 지연클록(DEL_CK0 - DEL_CKn, n은 자연수)을 생성할 수 있다. 다수의 지연클록(DEL_CK1 - DEL_CKn)은 서로 다른 지연값을 가지되 제1지연클록(DEL_CK1)에서 제n지연클록(DEL_CKn)으로 갈수록 큰 지연값을 가질 수 있다. 즉 다수의 지연클록(DEL_CK1 - DEL_CKn)의 위상은 제1지연클록(DEL_CK1) ＞ 제2지연클록(DEL_CK2) ＞ … ＞ 제n-1지연클록(DEL_CKn-1) ＞ 제n지연클록(DEL_CKn)의 관계를 가질 수 있다. 지연클록 생성부(120)는 듀티 보정 구간 이외의 구간(듀티 보정 신호(DCC_EN)가 비활성화된 구간)에서 비활성화되어 다수의 지연클록(DEL_CK0 - DEL_CKn)을 모두 비활성화할 수 있다.
업/다운 신호 생성부(130)는 다수의 지연클록(DEL_CK0 - DEL_CKn) 중 지연값이 타겟 클록(TCK)의 제1구간에 대응하는 지연클록을 선택하고, 선택된 지연클록의 제1구간의 길이와 타겟 클록(TCK)의 제2구간의 길이에 따라 업/다운 신호(UP/DN)를 생성할 수 있다.
참고로 제1구간은 클록신호의 하이 레벨 구간이고 제2구간은 클록신호의 로우 레벨 구간일 수 있다. 또는 제1구간은 클록신호의 로우 레벨 구간이고 제2구간은 클록신호의 하이 레벨 구간일 수 있다. 이하에서는 전자의 경우에 대해 설명한다. 또한 제1구간 및 제2구간을 합한 것이 클록신호의 1주기가 되고, 클록신호의 주기가 일정하게 유지되는 경우 제1구간의 길이와 제2구간의 길이는 서로 상보적으로 조절 될 수 있다. 즉, 제1구간의 길이 = 클록신호의 1주기 - 제2구간의 길이 또는 제2구간의 길이 = 클록신호의 1주기 - 제1구간의 길이로 나타낼 수 있으므로 제1구간의 길이가 증가하면 제2구간의 길이가 감소하고, 제1구간의 길이가 감소하면 제2구간의 길이가 증가할 수 있다.
업/다운 신호 생성부(130)는 타겟 클록(TCK)의 제2구간(예, 로우 레벨 구간)의 길이가 선택된 지연클록의 제1구간(예, 하이 레벨 구간)의 길이보다 짧으면 듀티 보정 클록(DCK)의 제1구간의 길이를 증가시키도록 업/다운 신호(UP/DN)를 생성하고, 타겟 클록(TCK)의 제2구간의 길이가 선택된 지연클록의 제1구간의 길이보다 길면 듀티 보정 클록(DCK)의 제1구간의 길이를 감소시키는 업/다운 신호(UP/DN)를 생성할 수 있다. 업/다운 신호 생성부(130)는 다수의 지연클록(DEL_CK1 - DEL_CKn) 중 어떠한 지연클록도 선택되지 않은 경우 비선택신호(N_SEL)를 활성화할 수 있다.
참고로 설계에 따라 업/다운 신호(UP/DN)가 하이 레벨인 경우 듀티 보정 클록(DCK)의 제1구간의 길이가 감소하고 로우 레벨인 경우 듀티 보정 클록(DCK)의 제1구간의 길이가 증가하거나, 업/다운 신호(UP/DN)가 하이 레벨인 경우 듀티 보정 클록(DCK)의 제1구간의 길이가 증가하고 로우 레벨인 경우 듀티 보정 클록(DCK)의 제1구간의 길이가 감소할 수 있다. 이하에서는 전자의 경우에 대해 설명한다.
듀티 조절 코드 생성부(140)는 업/다운 신호(UP/DN)에 응답하여 듀티 조절 코드(TC<0:m>, m은 자연수)를 생성할 수 있다. 이때 듀티 조절 코드(TC<0:m>)는 다수의 비트(TC<0> - TC<m>)를 포함하되, 비트의 개수는 듀티 보정 구간에 포함된 듀티 보정 사이클의 횟수와 동일할 수 있다. 이때 다수의 비트(TC<0> - TC<m>)는 각각 제1 내지 제m-1듀티 보정 사이클에 대응할 수 있다.
듀티 조절 코드 생성부(140)는 다수의 비트(TC<0> - TC<m>)의 값을 서로 다른 듀티 보정 사이클에 생성된 업/다운 신호(UP/DN)에 응답하여 결정할 수 있다. 듀티 조절 코드 생성부(140) 각각의 비트(TC<0> - TC<m>)의 값을 대응하는 듀티 보정 사이클에 생성된 업/다운 신호(UP/DN)에 응답하여 결정할 수 있다. 상술한 예에서, 듀티 조절 코드 생성부(140)는 제1비트(TC<0>)의 값을 제1듀티 보정 사이클에 생성된 업/다운 신호(UP/DN)에 응답하여 결정하고, 제2비트(TC<1>)의 값을 제2듀티 보정 사이클에 생성된 업/다운 신호(UP/DN)에 응답하여 결정할 수 있다.
예를 들어, 듀티 조절 코드 생성부(140)는 제1듀티 보정 사이클에서 업/다운 신호(UP/DN)의 값이 '1'(하이)인 경우 제1비트(TC<0>)의 값을 '1'(하이)로 결정하여 저장하고, 업/다운 신호(UP/DN)의 값이 '0'(로우)인 경우 제1비트(TC<0>)의 값을 '0'(로우)로 결정하여 저장할 수 있다. 또한 듀티 조절 코드 생성부(140)는 제2듀티 보정 사이클에서 업/다운 신호(UP/DN)의 값이 '1'(하이)인 경우 제2비트(TC<1>)의 값을 '1'(하이)로 결정하여 저장하고, 업/다운 신호(UP/DN)의 값이 '0'(로우)인 경우 제2비트(TC<1>)의 값을 '0'(로우)로 결정하여 저장할 수 있다.
듀티 조절 코드 생성부(140)는 저장된 듀티 조절 코드(TC<0:1>)를 출력할 수 있다.
제1듀티비 조절부(150)는 듀티 조절 코드(TC<0:1>)에 따라 소스 클록(SCK)의 듀티비를 조절하여 듀티 보정 클록(DCK)을 생성할 수 있다. 제1듀티비 조절부(150)는 듀티 조절 코드(TC<0:1>)에 따라 결정되는 풀업 구동력 및 풀다운 구동력으로 풀업 구동 및 풀다운 구동을 수행함으로써 듀티 보정 클록(DCK)을 생성할 수 있다. 제1듀티비 조절부(150)는 상술한 예에서 제1 및 제2비트(TC<0>, TC<1>)가 '1'인 경우 풀다운 구동력을 증가시키고, '0'인 경우 풀업 구동력을 증가시킴으로써 듀티 보정 클록(DCK)의 듀티비를 조절할 수 있다.
참고로 풀다운 구동력이 증가하면 하이 레벨 구간의 길이가 감소(로우 레벨 구간의 길이가 증가)하고, 풀업 구동력이 증가하면 하이 레벨 구간의 길이가 증가(로우 레벨 구간의 길이가 감소)할 수 있다.
상술한 예에서 제1듀티비 조절부(150)는 제1 또는 제2비트(TC<0>, TC<1>)의 값이 '1'이면 듀티 보정 클록(DCK)의 로우 레벨 구간을 증가(하이 레벨 구간을 감소)시키고, 제1 또는 제2비트(TC<0>, TC<1>)의 값이 '0'이면 듀티 보정 클록(DCK)의 하이 레벨 구간을 증가(로우 레벨 구간을 감소)시킬 수 있다. 이때 제1비트(TC<0>)에 응답하여 조절되는 풀업 또는 풀다운 구동력이나 제2비트(TC<1>)에 응답하여 조절되는 풀업 또는 풀다운 구동력은 동일할 수도 있고 다를 수도 있다.
제어부(160)는 듀티 보정 구간 동안 지연클록 생성부(120)를 활성화하고, 듀티 보정 구간 이외의 구간 동안 지연클록 생성부(120)를 비활성화할 수 있다. 제어부(160)는 소스 클록(SCK)을 카운팅한 결과를 이용하여 듀티 보정 구간을 설정하는 듀티 보정 신호(DCC_EN), 제1듀티 보정 사이클을 설정하는 제1사이클 신호(1st_CYC) 및 제2듀티 보정 사이클을 설정하는 제2사이클 신호(2nd_CYC)를 생성할 수 있다. 제어부(160)는 각각 설정된 구간에서 듀티 보정 신호(DCC_EN), 제1사이클 신호(1st_CYC) 및 제2사이클 신호(2nd_CYC)를 활성화하되, 비선택신호(N_SEL)가 활성화된 경우 듀티 보정 신호(DCC_EN), 제1사이클 신호(1st_CYC) 및 제2사이클 신호(2nd_CYC)를 모두 비활성화할 수 있다. 제어부(160)는 시작신호(START)가 활성화되면 듀티 보정 구간으로 진입할 수 있다.
참고로, 제1듀티 보정 사이클 및 제2듀티 보정 사이클은 듀티 보정 구간에 포함되지만 서로 겹치지 않을 수 있다. 이를 위해 제어부(160)는 제1사이클 신호(1st_CYC) 및 제2사이클 신호(2nd_CYC)의 활성화 구간이 모두 듀티 보정 신호(DCC_EN)의 활성화 구간에 포함되도록 하되, 제1사이클 신호(1st_CYC)의 활성화 구간과 제2사이클 신호(2nd_CYC)의 활성화 구간은 서로 겹치지 않도록 할 수 있다.
제2듀티비 조절부(170)는 제1듀티비 조절부(150)와 동일한 구성 및 동작을 수행하여 외부 듀티 보정 클록(EDCK)을 생성할 수 있다. 제1듀티비 조절부(150)는 듀티 보정 회로에서 생성된 듀티 조절 코드(TC<0:1>)를 이용하여 외부 듀티 보정 클록(EDCK)의 듀티비를 조절할 수 있다. 듀티 보정 클록(DCK)은 듀티 보정 회로 내부에서 듀티 보정 동작을 위해 사용되는 클록 신호이고, 외부 듀티 보정 클록(EDCK)은 듀티 보정 회로의 외부에서 듀티 보정 회로를 포함하는 반도체 장치가 이용하는 클록 신호일 수 있다.
도 2는 일 실시예에 따른 지연클록 생성부(120)의 구성도이다.
도 2를 참조하면, 지연클록 생성부(120)는 앤드 게이트(AND1) 및 다수의 인버터(IN0 - IN15)를 포함할 수 있다. 지연클록 생성부(120)에서 생성되는 지연클록의 개수 및 인버터의 개수는 설계에 따라 달라질 수 있다. 이하에서는 지연클록 생성부(120)가 8개의 지연클록(DEL_CK0 - DEL_CK7)을 생성하고, 16개의 인버터를 포함하는 경우에 대해 설명할 수 있다.
앤드 게이트(AND1)는 듀티 보정 신호(DCC_EN) 및 타겟 클록(TCK)을 앤드 조합하여 출력할 수 있다. 앤드 게이트(AND1)의 출력(A)은 듀티 보정 신호(DCC_EN)가 활성화(예, 하이)된 경우 타겟 클록(TCK)을 출력(A)하고, 듀티 보정 신호(DCC_EN)가 비활성화(예, 로우)된 경우 타겟 클록(TCK)을 차단하고 출력(A)을 비활성화(예, 로우)할 수 있다.
다수의 인버터(IN0 - IN15)는 앤드 게이트(AND1)의 출력(A)을 지연시켜 다수의 지연클록(DEL_CK0 - DEL_CK7)을 생성할 수 있다.
도 3은 도 2의 지연클록 생성부(120)의 동작을 설명하기 위한 도면이다.
도 3을 참조하면 제1파형도(G1)는 듀티 보정 신호(DCC_EN)가 비활성화된 경우 출력(A) 및 다수의 지연클록(DEL_CK0 - DEL_CK7)의 파형을 나타내고, 제2파형도(G2)는 듀티 보정 신호(DCC_EN)가 활성화된 경우 출력(A) 및 다수의 지연클록(DEL_CK0 - DEL_CK7)의 파형을 나타낼 수 있다.
제1파형도(G1)를 참조하면, 듀티 보정 신호(DCC_EN)가 비활성화된 경우 출력(A) 및 다수의 지연클록(DEL_CK0 - DEL_CK7)은 모두 비활성화될 수 있다. 제2파형도(G2)를 참조하면, 듀티 보정 신호(DCC_EN)가 활성화된 경우 출력(A)은 타겟 클록(TCK)과 동일한 파형를 가지고, 다수의 지연클록(DEL_CK0 - DEL_CK7)은 제1지연클록(DEL_CK0)에서 제8지연클록(DEL_CK7)의 순서로 각각 설정된 지연값만큼 지연된 위상을 가질 수 있다.
도 4는 일 실시예에 따른 업/다운 신호 생성부(130)의 구성도이다.
도 4를 참조하면, 업/다운 신호 생성부(130)는 제2클록 선택부(410) 및 클록 조합부(420)를 포함할 수 있다.
클록 선택부(410)는 다수의 지연클록(DEL_CK0 - DEL_CK7) 중 지연값이 타겟 클록(TCK)의 제1구간(예, 하이 레벨 구간)에 대응하는 지연클록을 선택하고, 타겟 클록(TCK)을 지연시켜 지연 타겟 클록(DEL_TCK)을 생성할 수 있다. 즉, 클록 선택부(410)는 다수의 지연클록(DEL_CK0 - DEL_CK7) 중 타겟 클록(TCK)의 하이 레벨 구간만큼 지연된 지연클록을 선택하여 출력(SDEL_CK)할 수 있다. 또한 클록 선택부(410)는 다수의 지연클록 중 하나의 지연클록을 선택하는 동작이 수행되는데 걸린 시간만큼 타겟 클록(TCK)을 지연시켜 지연 타겟 클록(DEL_TCK)을 생성할 수 있다.
클록 조합부(420)는 클록 선택부(410)에 의해 선택된 지연클록(SDEL_CK)과 지연 타겟 클록(DEL_TCK)을 앤드 조합하여 업/다운 신호(UP/DN)를 생성할 수 있다. 클록 조합부(420)는 도 4에 도시된 바와 같이, 앤드 게이트(AND2)를 포함할 수 있다. 클록 조합부(420)는 앤드 게이트(AND)외에도 설계에 따라 선택된 지연클록(SDEL_CK)과 지연 타겟 클록(DEL_TCK)을 앤드 조합할 수 있는 다양한 회로들 중 하나를 포함할 수 있다.
도 5는 일 실시예에 따른 클록 선택부(410)의 구성도이다.
도 5를 참조하면, 클록 선택부(410)는 다수의 플립플롭(FF0 - FF7), 다수의 선택신호 생성부(510_1 - 510_7), 선택부(520), 비선택신호 생성부(530), 클록 지연부(540)를 포함할 수 있다.
클록 선택부(410)는 다수의 지연클록(DEL_CK0 - DEL_CK7)의 설정된 엣지(예, 라이징 엣지)에서 타겟 클록(TCK)의 논리값들을 검출하고, 다수의 지연클록(DEL_CK0 - DEL_CK7) 중 검출된 논리값(DET0 - DET7)들 중 일부 또는 전부의 조합이 설정된 값을 가지는 지연클록을 선택할 수 있다.
다수의 플립플롭(FF0 - FF7)은 각각 대응하는 지연클록(DEL_CK0 - DEL_CK7)의 라이징 엣지에서 타겟 클록(TCK)의 논리값을 검출하여 출력(DET0 - DET7)할 수 있다. 예를 들어, 플립플롭(FF0)은 지연클록(DEL_CK0)의 라이징 엣지에서 타겟 클록(TCK)의 논리값이 '1'이면 이를 래치하여 논리값 '1'을 출력(DET0)할 수 있고, 지연클록(DEL_CK0)의 라이징 엣지에서 타겟 클록(TCK)의 논리값이 '0'이면 이를 래치하여 논리값 '0'을 출력(DET0)할 수 있다. 참고로 다수의 플립플롭(FF0 - FF7)은 디-플립플롭(D-flip flop)일 수 있다.
선택신호 생성부(510_1 - 510_7)는 검출된 논리값들(DET0 - DET7) 중 둘 이상의 논리값을 조합하여 선택신호(SEL1 - SEL7)를 생성할 수 있다. 선택신호 생성부(510_1)는 논리값들(DET0, DET1)를 조합하여 DET0 = 1, DET1 = 0인 경우 선택신호(SEL1)를 활성화하고 나머지 경우 선택신호(SEL1)를 비활성화 할 수 있다. 선택신호 생성부(510_2)는 논리값들(DET0, DET1, DET2)를 조합하여 DET0 = 1, DET1 = 1, DET2 = 0인 경우 선택신호(SEL2)를 활성화하고 나머지 경우 선택신호(SEL2)를 비활성화 할 수 있다. 선택신호 생성부(510_k, k는 3이상 7이하의 자연수)는 논리값들(DETk-2, DETk-1, DETk)를 조합하여 DETk-2 = 1, DETk-1 = 1, DETk = 0인 경우 선택신호(SELk)를 활성화하고 나머지 경우 선택신호(SELk)를 비활성화 할 수 있다.
선택부(520)는 선택신호들(SEL1 - SEL7)에 응답하여 다수의 지연클록(DEL_CK1 - DEL_CK7) 중 활성화된 선택신호에 대응하는 지연클록을 선택하여 출력(SDEL_CK)할 수 있다. 선택부(520)는 선택신호(SEL1)가 활성화된 경우 지연클록(DEL_CK1)을 선택하여 출력(SDEL_CK)하고, 선택신호(SEL2)가 활성화된 경우 지연클록(DEL_CK2)을 선택하여 출력(SDEL_CK)하고, 선택신호(SEL3)가 활성화된 경우 지연클록(DEL_CK3)을 선택하여 출력(SDEL_CK)하고, 선택신호(SEL4)가 활성화된 경우 지연클록(DEL_CK4)을 선택하여 출력(SDEL_CK)하고, 선택신호(SEL5)가 활성화된 경우 지연클록(DEL_CK5)을 선택하여 출력(SDEL_CK)하고, 선택신호(SEL6)가 활성화된 경우 지연클록(DEL_CK6)을 선택하여 출력(SDEL_CK)하고, 선택신호(SEL7)가 활성화된 경우 지연클록(DEL_CK7)을 선택하여 출력(SDEL_CK)할 수 있다.
비선택신호 생성부(530)는 비선택신호(N_SEL)를 생성하되, 선택신호들(SEL1 - SEL7) 중 하나 이상의 선택신호가 활성화된 경우 비선택신호(N_SEL)를 비활성화하고, 모든 선택신호들(SEL1 - SEL7)이 비활성화된 경우 비선택신호(N_SEL)를 활성화할 수 있다.
클록 지연부(540)는 타겟 클록(TCK)을 입력받아 타겟 클록(TCK)을 클록 선택부(410)에서 클록을 선택하는데 소요되는 시간만큼 지연시켜 타겟 지연 클록(DEL_TCK)을 생성할 수 있다.
도 6은 클록 선택부(410)의 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 각 지연클록(DEL_CK0 - DEL_CK7)의 라이징 엣지(R0 - R7)에서 검출된 타겟 클록(TCK)의 논리값(DET0 - DET7)에 따라 다수의 지연클록(DEL_CK1 - DEL_CK7) 중 하나의 클록을 선택하는 방법을 설명할 수 있다.
제1예(CASE1)는 지연클록(DEL_CK3)이 선택되는 경우를 도시한 것이다.
제1예(CASE1)에서 각 지연클록의 라이징 엣지(R0 - R3)에서 검출된 타겟 클록(TCK)의 논리값(DET0 - DET7)은 각각 DET0 = 1, DET2 = 1, DET2 = 1, DET3 = 0 일 수 있다. DET2 = 1, DET2 = 1, DET3 = 0이므로 선택신호(SEL3)가 활성화될 수 있다.
제2예(CASE2)는 지연클록(DEL_CK5)이 선택되는 경우를 도시한 것이다.
제2예(CASE2)에서 각 지연클록의 라이징 엣지(R0 - R5)에서 검출된 타겟 클록(TCK)의 논리값(DET0 - DET5)은 각각 DET0 = 1, DET2 = 1, DET2 = 1, DET3 = 1, DET4 = 1, DET5 = 0일 수 있다. DET3 = 1, DET4 = 1, DET5 = 0이므로 선택신호(SEL5)가 활성화될 수 있다.
제3예(CASE3)는 다수의 지연클록(DEL_CK0 - DEL_CK7)이 선택되지 않은 경우를 도시한 것이다.
제3예(CASE3)에서 각 지연클록의 라이징 엣지(R0 - R7)에서 검출된 타겟 클록(TCK)의 논리값(DET0 - DET7)은 각각 DET0 = 1, DET2 = 1, DET2 = 1, DET3 = 1, DET4 = 1, DET5 = 1, DET6 = 1, DET7 = 1일 수 있다. 이 경우 검출된 논리값이 선택신호를 활성화하기 위한 조건을 만족시키기 못하므로 선택신호들이 모두 비활성화되고, 비선택신호(N_SEL)가 활성화될 수 있다.
도 6에 도시된 바와 같이, 검출된 논리값(DET0 - DET7)이 1에서 0으로 바뀌는 라이징 엣지 사이에 타겟 클록(TCK)의 폴링 엣지(F)가 존재한다. 따라서 검출된 논리값(DET0 - DET7)이 1에서 0으로 바뀌는 라이징 엣지를 가진 지연클록의 지연값은 타겟 클록(TCK)의 하이 레벨 구간에 대응할 수 있다.
도 7은 클록 조합부(420)의 동작을 설명하기 위한 도면이다.
도 7을 참조하면, 클록 조합부(420)는 선택된 지연클록(SDEL_CK)과 지연 타겟 클록(DEL_TCK)을 앤드 조합하여 업/다운 신호(UP/DN)를 생성할 수 있다.
제1예(CASE1)는 타겟 클록(TCK)의 제1구간(예, 하이 레벨 구간)이 제2구간(예, 로우 레벨 구간)보다 짧은 경우 선택된 지연클록(SDEL_CK), 지연 타겟 클록(DEL_TCK) 및 업/다운 신호(UP/DN)를 도시한 것이다. 선택된 지연클록(SDEL_CK) 및 지연 타겟 클록(DEL_TCK)은 타겟 클록(TCK)과 위상만 다를 뿐 주기, 제1구간의 길이 및 제2구간의 길이는 동일하다. 따라서 선택된 지연클록(SDEL_CK)의 제1구간의 길이가 지연 타겟 클록(DEL_TCK)의 제2구간의 길이보다 짧기 때문에 선택된 지연클록(SDEL_CK) 및 지연 타겟 클록(DEL_TCK)을 앤드 조합하면 업/다운 신호(UP/DN)는 로우 레벨로 유지될 수 있다.
제2예(CASE2)는 타겟 클록(TCK)의 제1구간(예, 하이 레벨 구간)이 제2구간(예, 로우 레벨 구간)보다 긴 경우 선택된 지연클록(SDEL_CK), 지연 타겟 클록(DEL_TCK) 및 업/다운 신호(UP/DN)를 도시한 것이다. 선택된 지연클록(SDEL_CK) 및 지연 타겟 클록(DEL_TCK)은 타겟 클록(TCK)과 위상만 다를 뿐 주기, 제1구간의 길이 및 제2구간의 길이는 동일하다. 따라서 선택된 지연클록(SDEL_CK)의 제1구간의 길이가 지연 타겟 클록(DEL_TCK)의 제2구간의 길이보다 길기 때문에 선택된 지연클록(SDEL_CK) 및 지연 타겟 클록(DEL_TCK)을 앤드 조합하면 업/다운 신호(UP/DN)는 지연 타겟 클록(DEL_TCK)의 제1구간과 선택된 지연클록(SDEL_CK)의 제1구간이 겹치는 구간에서 하이 레벨이 될 수 있다.
도 8은 일 실시예에 따른 듀티 조절 코드 생성부(140)의 구성도이다.
도 8을 참조하면, 조절 코드 생성부(140)는 제1비트 저장부(810) 및 제2비트 저장부(820)를 포함할 수 있다.
제1비트 저장부(810)는 제1사이클 신호(1st_CYC)가 활성화되면 업/다운 신호(UP/DN)를 저장하고, 출력(TC<0>)할 수 있다. 또한 제2비트 저장부(820)는 제2사이클 신호(2nd_CYC)가 활성화되면 업/다운 신호(UP/DN)를 저장하고, 출력(TC<1>)할 수 있다.
도 9는 일 실시예에 따른 제1듀티비 조절부(150)의 구성도이다.
도 9를 참조하면, 제1듀티비 조절부(150)는 다수의 트랜지스터(N0 - N2, P0 - P2)를 포함할 수 있다.
트랜지스터(N0, PO)는 소스 클록(SCK)에 응답하여 출력 노드(OUT)를 구동할 수 있다. 출력 노드(OUT)에서는 듀티 보정 클록(DCK)이 생성될 수 있다. 소스 클록(SCK)이 로우 레벨이면 트랜지스터(P0)가 출력 노드(OUT)을 풀업 구동하고, 소스 클록(SCK)이 하이 레벨이면 트랜지스터(N0)가 출력 노드(OUT)를 풀다운 구동할 수 있다.
트랜지스터(N1, P1)는 듀티 조절 코드의 제1비트(TC<0>)에 응답하여 출력 노드(OUT)를 풀업 구동하거나 풀다운 구동할 수 있다. 제1비트(TC<0>)가 로우 레벨인 경우 트랜지스터(N1)는 턴오프되고, 트랜지스터(P1)은 턴온되어 트랜지스터(P1)가 출력 노드(OUT)를 풀업 구동할 수 있다. 제1비트(TC<0>)가 하이 레벨인 경우 트랜지스터(N1)는 턴온되고, 트랜지스터(P1)은 턴오프되어 트랜지스터(N1)가 출력 노드(OUT)를 풀다운 구동할 수 있다.
트랜지스터(N2, P2)는 듀티 조절 코드의 제2비트(TC<1>)에 응답하여 출력 노드(OUT)를 풀업 구동하거나 풀다운 구동할 수 있다. 제2비트(TC<1>)가 로우 레벨인 경우 트랜지스터(N2)는 턴오프되고, 트랜지스터(P2)은 턴온되어 트랜지스터(P2)가 출력 노드(OUT)를 풀업 구동할 수 있다. 제2비트(TC<1>)가 하이 레벨인 경우 트랜지스터(N2)는 턴온되고, 트랜지스터(P2)은 턴오프되어 트랜지스터(N2)가 출력 노드(OUT)를 풀다운 구동할 수 있다.
트랜지스터들(N0 - N2, P0 - P2)의 구동력은 서로 다를 수 있다. 트랜지스터들(N0 - N2, P0 - P2)의 구동력은 엔모스 트랜지스터의 경우 N0(가장 큼), N1, N2(가장 작음)의 순서이고, 피모스 트랜지스터의 경우 P0(가장 큼), P1, P2(가장 작음)의 순서일 수 있다. 참고로 'VDD'는 전원전압을 나타낼 수 있다.
제2듀티비 조절부(170)는 제1듀티비 조절부(150)와 동일한 구성을 가지고, 동일하게 동작할 수 있다.
도 10은 일 실시예에 따른 제어부(160)의 구성도이다.
도 10을 참조하면, 제어부(160)는 카운터(1010), 듀티 보정 신호 생성부(1020), 제1사이클 신호 생성부(1030) 및 제2사이클 신호 생성부(1040)를 포함할 수 있다.
카운터(1010)는 시작신호(START)가 활성화되면 소스 클록(SCK)을 카운팅하여 카운팅한 결과를 카운팅 정보(CT)로 생성할 수 있다. 카운팅 정보(CT)는 소스 클록(SCK)이 카운팅된 횟수에 대응하는 2진값을 가지는 멀티비트의 신호일 수 있다. 카운터(1010)는 비선택 신호(N_SEL)가 활성화된 경우 카운팅 정보(CT)를 비활성화할 수 있다.
듀티 보정 신호 생성부(1020)는 카운팅 정보(CT)가 시작값을 가지면 듀티 보정 신호(DCC_EN)를 활성화하고, 카운팅 정보(CT)가 종료값을 가지면 듀티 보정 신호(DCC_EN)를 비활성화할 수 있다.
제1사이클 신호 생성부(1030)는 카운팅 정보(CT)가 제1시작값을 가지면 제1사이클 신호(1st_CYC)를 활성화하고, 카운팅 정보(CT)가 제1종료값을 가지면 제1사이클 신호(1nd_CYC)를 비활성화할 수 있다.
제2사이클 신호 생성부(1040)는 카운팅 정보(CT)가 제2시작값을 가지면 제2사이클 신호(2st_CYC)를 활성화하고, 카운팅 정보(CT)가 제2종료값을 가지면 제2사이클 신호(2nd_CYC)를 비활성화할 수 있다.
소스 클록(SCK)이 1회 카운팅 될 때마다 카운팅 정보(CT)의 값이 1씩 커지는 경우 시작값, 종료값, 제1시작값, 제1종료값, 제2시작값, 제2종료값은 시작값 ≤ 제1시작값 ＜ 제1종료값 ≤ 제2시작값 ＜ 제2종료값 ≤ 종료값의 관계를 가질 수 있다. 따라서 제1사이클 신호(1st_CYC)의 활성화 구간과 제2사이클 신호(2st_CYC)의 활성화 구간은 듀티 보정 신호(DCC_EN)의 활성화 구간에 포함되고, 제1사이클 신호(1st_CYC)의 활성화 구간과 제2사이클 신호(2st_CYC)은 겹치지 안도록 설정될 수 있다. 시작값, 종료값, 제1시작값, 제1종료값, 제2시작값 및 제2종료값은 위 조건을 만족하면서 설계에 따라 달라질 수 있다.
도 11은 제어부(160)의 동작을 설명하기 위한 도면이다.
도 11을 참조하여 듀티 보정 신호(DCC_EN)는 소스 클록(SCK)의 11주기 동안 활성화되고, 제1사이클 신호(1st_CYC) 및 제2사이클 신호(2st_CYC)는 소스 클록(SCK)의 5주기 동안 활성화되는 경우에 대해 설명한다. 도 11의 예에서 시작값 = 0, 종료값 = 11, 제1시작값 = 0, 제1종료값 = 5, 제2시작값 = 5 및 제2종료값 = 10일 수 있다.
카운팅 정보(CT)는 2진수에 대응하는 값을 가지는 10진수로 표시하였다. 예를 들어, 카운팅 정보(CT)가 4비트를 포함하는 멀티비트 신호인 경우 0000 - 1111은 각각 10진수 0 - 15에 대응할 수 있다.
시작신호(START)가 활성화되면 카운팅 정보(CT)가 출력되고, 카운팅 정보(CT)의 초기값은 0이므로 듀티 보정 신호(DCC_EN) 및 제1사이클 신호(1st_CYC)가 활성화될 수 있다. 5회 카운팅이 수행되어, 카운팅 정보(CT)의 값이 5가 되면 제1사이클 신호(1st_CYC)가 비활성화되고, 제2사이클 신호(2nd_CYC)가 활성화될 수 있다. 이후 다시 5회 카운팅이 수행되어, 카운팅 정보(CT)의 값이 10이 되면 제2사이클 신호(2nd_CYC)가 비활성화될 수 있다. 마지막으로 1회 카운팅이 수행되어, 카운팅 정보(CT)의 값이 11이되면 듀티 보정 신호(DCC_EN)가 비활성화될 수 있다.
도 11에서는 비선택 신호(N_SEL)가 활성화되지 않는 경우에 대해 설명하였으나, 제1사이클 신호(1st_CYC)가 활성화된 구간에서 지연클록이 선택되지 않아 비선택 신호(N_SEL)가 활성화되는 경우 카운팅 정보(CT)가 초기화되고, 듀티 보정 신호(DCC_EN), 제1사이클 신호(1st_CYC) 및 제2사이클 신호(2nd_CYC)가 모두 비활성화될 수 있다.
도 1의 듀티 보정 회로는 듀티 보정 동작을 정해진 구간 동안만 수행하고, 타겟 클록을 이용하여 생성된 클록 신호들을 이용해 직접 하이 레벨 구간 또는 로우 레벨 구간의 길이를 검출하고, 듀티 조절을 위한 신호를 생성함으로써 비교적 간단한 구성만으로 듀티를 보정할 수 있고 듀티 보정에 소모되는 전력을 최소화할 수 있다.
도 12는 본 발명의 일 실시예에 따른 듀티 보정 방법을 설명하기 위한 순서도이다.
도 12를 참조하면, 듀티 보정 방법은 클록 선택 단계(S1210), 지연클록 생성단계(S1220), 업/다운 신호 생성 단계(S1230), 듀티 조절 코드 생성 단계(S1240) 듀티 보정 클록 생성 단계(S1250)를 포함할 수 있다.
듀티 보정 동작이 시작되면, 클록 선택 단계(S1210)에서 소스 클록(SCK) 및 듀티 보정 클록(DCK) 중 하나를 선택하여 타겟 클록(TCK)으로 출력하되, 제1듀티 보정 사이클에서는 소스 클록(SCK)을 타겟 클록(TCK)으로 선택하고, 그 이후의 듀티 보정 사이클 에서는 듀티 보정 클록(DCK)을 타겟 클록(TCK)으로 선택할 수 있다.
지연클록 생성단계(S1220)에서는 타겟 클록(TCK)을 서로 다른 값으로 지연시킨 다수의 지연클록(DEL_CK0 - DEL_CK7)을 생성할 수 있다.
업/다운 신호 생성 단계(S1230)에서는 다수의 지연클록(DEL_CK0 - DEL_CK7) 중 지연값이 타겟 클록(TCK)의 제1구간에 대응하는 지연클록(SDEL_CK)의 제2구간과 타겟 클록(TCK)의 제1구간의 길이에 따라 업/다운 신호(UP/DN)를 생성할 수 있다.
업/다운 신호 생성 단계(S1230)에서 타겟 클록(TCK)의 제2구간의 길이가 지연값이 타겟 클록(TCK)의 제1구간에 대응하는 지연클록의 제1구간의 길이보다 짧으면 듀티 보정 클록(DCK)의 제1구간의 길이를 증가시키는 업/다운 신호(UP/DN)를 생성하고, 타겟 클록(TCK)의 제2구간의 길이가 지연값이 타겟 클록의 제1구간에 대응하는 지연클록(SDEL_CK)의 제1구간의 길이보다 길면 듀티 보정 클록(DCK)의 제1구간의 길이를 감소시키는 업/다운 신호(UP/DN)를 생성할 수 있다.
업/다운 신호를 생성하는 단계(S1230)는 다수의 지연클록(DEL_CK0 - DEL_CK7) 중 지연값이 타겟 클록(TCK)의 제1구간에 대응하는 지연클록(SDEL_CK)을 선택하는 단계(이하 지연클록 선택 단계(S1231)라 함) 및 선택된 지연클록(SDEL_CK) 및 지연 타겟 클록(DEL_TCK)을 앤드 조합하여 업/다운 신호(UP/DN)를 생성하는 단계(이하 신호 생성 단계(S1232)라 함)를 포함할 수 있다.
지연클록 선택 단계(S1231)는 다수의 지연클록(DEL_CK0 - DEL_CK7)의 설정된 엣지에서 타겟 클록(TCK)의 논리값들을 검출하는 단계(이하 논리값 검출 단계(S1231a)라 함) 및 검출된 타겟 클록의 논리값들 중 일부 또는 전부를 조합한 결과에 따라 상기 다수의 지연클록 중 하나의 지연클록을 선택하는 단계(이하 선택 단계(S1231b)라 함)를 포함할 수 있다.
선택 단계(S1231b)에서 지연클록이 선택된 경우(YES) 신호 생성 단계(S1232)로 진행하여 업/다운 신호(UP/DN)가 생성될 수 있다. 선택 단계(S1231b)에서 지연클록이 선택되지 않은 경우(NO) 듀티 보정 동작은 종료되며, 다수의 지연클록(DEL_CK0 - DEL_CK7)은 비활성화되도록 제어될 수 있다.
신호 생성 단계(S1232)에서는 듀티 보정 클록(DCK)의 하이 레벨 구간을 증가시켜야 하는 경우 업/다운 신호(UP/DN)가 로우 레벨로 유지되고, 듀티 보정 클록(DCK)의 하이 레벨 구간을 감소시켜야 하는 경우 업/다운 신호(UP/DN)가 하이 펄스로 출력될 수 있다. 신호 생성 단계(S1232)에서는 지연 타겟 클록(DEL_TCK)의 로우 레벨 구간이 선택된 지연 클록(SDEL_CK)의 하이 레벨 구간보다 길면 업/다운 신호(UP/DN)가 로우 레벨로 유지되고, 선택된 지연 클록(SDEL_CK)의 하이 레벨 구간이 지연 타겟 클록(DEL_TCK)의 로우 레벨 구간보다 길면 업/다운 신호(UP/DN)를 하이 펄스 신호로 출력할 수 있다.
듀티 조절 코드 생성 단계(S1240)에서는 제1듀티 보정 사이클이면 업/다운 신호(UP/DN)에 응답하여 제1비트(TC<0>)의 값을 결정 및 저장하고, 제2듀티 보정 사이클이면 업/다운 신호(UP/DN)에 응답하여 제2비트(TC<1>)의 값을 결정 및 저장할 수 있다. 즉, 듀티 조절 코드에 포함된 다수의 비트의 값을 서로 다른 듀티 보정 사이클에서 업/다운 신호(UP/DN)에 응답하여 결정할 수 있다.
듀티 보정 클록 생성 단계(S1250)에서는 소스 클록(SCK)의 듀티비를 듀티 조절 코드(TC<0:1>)에 응답하여 조절하여 듀티 보정 클록(DCK)를 생성할 수 있다.
듀티 보정 구간 및 듀티 보정 사이클은 소스 클록(SCK)을 카운팅한 결과에 따라 설정될 수 있다. 듀티 보정 사이클이 완료되면 모든 듀티 보정 사이클이 완료되었는지에 따라 모든 듀티 보정 사이클이 완료된 경우(YES) 듀티 보정 구간이 종료되고, 모든 듀티 보정 사이클이 완료되지 않은 경우(NO) 다음 듀티 보정 사이클이 시작되고, 클록 선택 단계(S1210)부터 진행될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (19)

  1. 타겟 클록을 서로 다른 지연값으로 지연시킨 다수의 지연클록을 생성하는 지연클록 생성부;
    상기 다수의 지연클록 중 지연값이 상기 타겟 클록의 제1구간에 대응하는 지연클록을 선택하고, 상기 타겟 클록의 제2구간과 상기 선택된 지연클록의 상기 제1구간의 길이에 따라 업/다운 신호를 생성하는 업/다운 신호 생성부;
    상기 업/다운 신호에 응답하여 듀티 조절 코드를 생성하는 듀티 조절 코드 생성부;
    상기 듀티 조절 코드에 따라 소스 클록의 듀티비를 조절하여 듀티 보정 클록을 생성하는 듀티비 조절부; 및
    듀티 보정 구간 동안 상기 지연클록 생성부를 활성화하고, 상기 듀티 보정 구간 이외의 구간 동안 상기 지연클록 생성부를 비활성화하는 제어부
    를 포함하는 듀티 보정 회로.
  2. 제 1항에 있어서,
    상기 듀티 보정 구간은
    둘 이상의 듀티 보정 사이클을 포함하는 듀티 보정 회로.
  3. 제 2항에 있어서,
    상기 둘 이상의 듀티 보정 사이클 중 첫번째 듀티 보정 사이클에서 상기 소스 클록을 상기 타겟 클록으로 선택하고, 상기 둘 이상의 듀티 보정 사이클 중 상기 첫번째 듀티 보정 사이클 이외의 듀티 보정 사이클에서 상기 듀티 보정 클록을 상기 타겟 클록으로 선택하는 클록 선택부
    를 더 포함하는 듀티 보정 회로.
  4. 제 2항에 있어서,
    상기 업/다운 신호 생성부는
    상기 타겟 클록의 상기 제2구간의 길이가 상기 선택된 지연클록의 상기 제1구간의 길이보다 짧으면 상기 듀티 보정 클록의 상기 제1구간의 길이를 증가시키는 상기 업/다운 신호를 생성하고, 상기 타겟 클록의 상기 제2구간의 길이가 상기 선택된 지연클록의 상기 제1구간의 길이보다 길면 상기 듀티 보정 클록의 상기 제1구간의 길이를 감소시키는 상기 업/다운 신호를 생성하는 듀티 보정 회로.
  5. 제 2항에 있어서,
    상기 듀티 조절 코드는
    다수의 비트를 포함하되,
    상기 듀티 조절 코드 생성부는
    상기 둘 이상의 듀티 보정 사이클 중 서로 다른 듀티 보정 사이클에 생성된 상기 업/다운 신호에 응답하여 상기 듀티 조절 코드의 상기 다수의 비트 중 서로 다른 비트의 값을 결정하는 듀티 보정 회로.
  6. 제 5항에 있어서,
    상기 듀티 조절 코드 생성부는
    상기 둘 이상의 듀티 보정 사이클 중 대응하는 듀티 보정 사이클에 생성된 상기 업/다운 신호를 상기 듀티 조절 코드의 상기 다수의 비트 중 대응하는 비트로 저장하는 다수의 저장부
    를 포함하는 듀티 보정 회로.
  7. 제 1항에 있어서,
    상기 듀티비 조절부는
    상기 듀티 조절 코드에 따라 결정되는 풀업 구동력 및 풀다운 구동력으로 상기 풀업 구동 및 풀다운 구동을 수행함으로써 상기 듀티 보정 클록을 생성하는 듀티 보정 회로.
  8. 제 2항에 있어서,
    상기 업/다운 신호 생성부는
    상기 다수의 지연클록 중 지연값이 상기 타겟 클록의 상기 제1구간에 대응하는 지연클록을 선택하고, 상기 타겟 클록을 지연시켜 지연 타겟 클록을 생성하는 클록 선택부; 및
    상기 선택된 지연클록과 상기 지연 타겟 클록을 앤드 조합하여 상기 업/다운 신호를 생성하는 클록 조합부
    를 포함하는 듀티 보정 회로.
  9. 제 8항에 있어서,
    상기 클록 선택부는
    상기 다수의 지연클록의 설정된 엣지에서 상기 타겟 클록의 논리값들을 검출하고, 상기 다수의 지연클록 중 검출된 논리값들 중 일부 또는 전부의 조합이 설정된 값을 가지는 지연클록을 선택하는 듀티 보정 회로.
  10. 제 2항에 있어서,
    상기 제어부는
    상기 소스 클록을 카운팅한 결과에 따라 상기 듀티 보정 구간 및 상기 둘 이상의 듀티 보정 사이클을 설정하는 듀티 보정 회로.
  11. 제 1항에 있어서,
    상기 제어부는
    상기 업/다운 신호 생성부에서 상기 다수의 지연클록 중 하나의 지연클록이 선택되지 않으면, 상기 듀티비 조절부를 비활성화하는 듀티 보정 회로.
  12. 소스 클록 및 듀티 보정 클록 중 하나의 클록을 타겟 클록으로 선택하는 단계;
    상기 타겟 클록을 서로 다른 지연값으로 지연시켜 다수의 지연클록을 생성하는 단계;
    상기 다수의 지연클록 중 지연값이 상기 타겟 클록의 제1구간에 대응하는 지연클록의 제2구간과 상기 타겟 클록의 제1구간의 길이에 따라 업/다운 신호를 생성하는 단계;
    상기 업/다운 신호에 응답하여 듀티 조절 코드를 생성하는 단계; 및
    상기 듀티 조절 코드에 따라 상기 소스 클록의 듀티비를 조절하여 상기 듀티 보정 클록을 생성하는 단계
    를 포함하는 듀티 보정 방법.
  13. 제 12항에 있어서,
    상기 소스 클록을 카운팅한 결과에 따라 듀티 보정 구간 및 상기 듀티 보정 구간에 포함된 둘 이상의 듀티 보정 사이클을 설정하고, 상기 듀티 보정 구간에서만 상기 다수의 지연클록을 활성화이 활성화되도록 제어하는 듀티 보정 방법.
  14. 제 13항에 있어서,
    상기 둘 이상의 듀티 보정 사이클 중 첫번째 듀티 조절 사이클인 경우 상기 타겟 클록을 선택하는 단계에서 상기 소스 클록이 상기 타겟 클록으로 선택되고, 상기 둘 이상의 듀티 보정 사이클 중 첫번째 듀티 조절 사이클 이외의 듀티 조절 사이클인 경우 상기 타겟 클록을 선택하는 단계에서 상기 듀티 보정 클록이 상기 듀티 보정 클록으로 선택되는 듀티 보정 방법.
  15. 제 13항에 있어서,
    상기 업/다운 신호를 생성하는 단계에서
    상기 타겟 클록의 상기 제2구간의 길이가 상기 지연값이 상기 타겟 클록의 상기 제1구간에 대응하는 지연클록의 상기 제1구간의 길이보다 짧으면 상기 듀티 보정 클록의 상기 제1구간의 길이를 증가시키는 상기 업/다운 신호를 생성하고, 상기 타겟 클록의 상기 제2구간의 길이가 상기 지연값이 상기 타겟 클록의 상기 제1구간에 대응하는 지연클록의 상기 제1구간의 길이보다 길면 상기 듀티 보정 클록의 상기 제1구간의 길이를 감소시키는 상기 업/다운 신호를 생성하는 듀티 보정 방법.
  16. 제 13항에 있어서,
    상기 듀티 조절 코드는
    다수의 비트를 포함하되,
    상기 듀티 조절 코드를 생성하는 단계에서
    상기 둘 이상의 듀티 보정 사이클 중 서로 다른 듀티 보정 사이클에 생성된 상기 업/다운 신호에 응답하여 상기 듀티 조절 코드의 상기 다수의 비트 중 서로 다른 비트의 값을 결정하는 듀티 보정 회로.
  17. 제 13항에 있어서,
    상기 업/다운 신호를 생성하는 단계는
    상기 다수의 지연클록 중 상기 지연값이 상기 타겟 클록의 상기 제1구간에 대응하는 지연클록을 선택하는 단계; 및
    상기 선택된 지연클록 및 타겟 클록을 지연시킨 지연 타겟 클록을 앤드 조합하여 상기 업/다운 신호를 생성하는 단계
    를 포함하는 듀티 보정 방법.
  18. 제 17항에 있어서,
    상기 지연클록을 선택하는 단계는
    상기 다수의 지연클록의 설정된 엣지에서 상기 타겟 클록의 논리값들을 검출하는 단계; 및
    상기 검출된 타겟 클록의 논리값들 중 일부 또는 전부를 조합한 결과에 따라 상기 다수의 지연클록 중 하나의 지연클록을 선택하는 단계
    를 포함하는 듀티 보정 방법.
  19. 제 17항에 있어서,
    상기 지연클록을 선택하는 단계에서
    상기 다수의 지연클록 중 하나의 지연클록이 선택되지 않으면 상기 다수의 지연클록이 비활성화되도록 제어하는 듀티 보정 방법.
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