JP6135279B2 - バッファ回路及び半導体集積回路 - Google Patents
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Description
(第1の実施の形態)
以下に示す半導体集積回路及びバッファ回路は、クロック経路に含まれるバッファ回路内のトランジスタの特性のばらつきにより、クロックのデューティ比が悪化すること(意図したものと異なってしまうこと)を防止するものである。トランジスタの特性のばらつきとは、たとえば、バッファ回路に含まれるpチャネル型MOSFET(Metal-Oxide Semiconductor Field Effect Transistor)(以下pMOSと略す)とnチャネル型MOSFET(以下nMOSと略す)の抵抗比のばらつきなどがある。
半導体集積回路1は、クロック生成回路2、バッファ回路3−1,3−2,…,3−n、回路部4、制御回路5を有する。
回路部4は、クロックの立ち上がりタイミングまたは立ち下がりタイミングに応じて所定の動作を行う。回路部4としては、たとえば、高速インターフェース回路、DDR SDRAM(Double-Data-Rate Synchronous Dynamic Random Access Memory)などがあるが、これらに限定されるものではないことは言うまでもない。
バッファ回路3−1は、バッファ部3a、測定部3b、調整部3cを有する。
バッファ部3aは、クロックを入力し、クロックの波形整形を行う。図1の例では、バッファ部3aは、インバータINV、トランジスタta1,ta2,…,tan、tb1,tb2,…,tbn、tc1,tc2,…,tcn、td1,td2,…,tdnを有している。トランジスタta1〜tan,tb1〜tbnは、pMOSである。トランジスタtc1〜tcn、td1〜tdnは、nMOSである。
測定部3bは、バッファ部3aから出力される出力クロックのHレベルのパルス幅と、Lレベルのパルス幅とを測定し、測定結果を調整部3cに通知する。
図2は、第2の実施の形態の半導体集積回路の一例を示す図である。
半導体集積回路10は、PLL回路11、バッファ回路12−1,12−2,…,12−n、回路部13、制御回路14を有している。
バッファ部12aは、図3の例では、図1に示したバッファ部3aと同じ回路としている。
DFF21,22のデータ端子(図3中では“D”と表記されている)は、調整部12cに接続されている。DFF21のクロック端子には、バッファ部12aからの出力クロックが入力され、DFF22のクロック端子には、バッファ部12aからの出力クロックが、電位レベルが反転されて入力される。DFF21,22の出力端子(図3中では“Q”と表記されている)は、それぞれセレクタ25の一方の入力端子と他方の入力端子に接続されている。セレクタ25は、調整部12cからの選択信号に応じて、DFF21の出力信号か、DFF22の出力信号の何れか一方を選択して出力する。
遅延バッファbf1〜bfmは、直列に接続されており、さらに、各遅延バッファbf1〜bfmの出力端子は、それぞれセレクタselの複数の入力端子の何れかに接続されている。
(バッファ回路12−1の動作例)
図4は、第2の実施のバッファ回路の動作の一例を示すフローチャートである。
以下、クロックのパルス幅の測定例を説明する。
図5は、クロックのHレベルのパルス幅の測定例を示すタイミングチャートである。
図5には、調整部12cから遅延調整回路26のセレクタselに供給される複数ビットの選択信号が示されている。また、バッファ部12aから測定部12bに入力されるクロックCLK、調整部12cからDFF21への入力データDFF21_D、DFF21への入力クロックDFF21_CKが示されている。さらに、DFF21の出力データDFF21_Q、DFF23の入力データDFF23_Dと入力クロックDFF23_CK、DFF23の出力データDFF23_Q、調整部12c内で生成される信号である測定結果1〜5の例が示されている。なお、図5の例では、入力データDFF21_Dは、クロックCLKの1周期分のパルス幅をもつ信号としている。また、以下の例では、各遅延バッファbf1〜bfmの遅延量は等しいものとするが、ばらついていてもよい。
このように、測定部12bでは、DFF21の出力値をDFF23で取り込める遅延バッファbf1〜bfmによる遅延量の境界値に基づきHレベルのパルス幅が測定される。
図6でも、調整部12cから遅延調整回路26のセレクタselに供給される複数ビットの選択信号が示されている。また、バッファ部12aから測定部12bに入力されるクロックCLK、調整部12cからDFF22への入力データDFF22_D、DFF22への入力クロックDFF22_CKが示されている。さらに、DFF22の出力データDFF22_Q、DFF24への入力データDFF24_Dと入力クロックDFF24_CK、DFF24の出力データDFF24_Q、調整部12c内で生成される測定結果6〜10の例が示されている。なお、図6の例では、入力データDFF22_Dは、クロックCLKの1周期分のパルス幅をもつ信号としている。
このように、測定部12bでは、DFF22の出力値をDFF24で取り込める遅延バッファbf1〜bfmによる遅延量の境界値に基づきLレベルのパルス幅が測定される。
(調整部30cの動作を記述したコード例)
図7は、調整部の動作を記述したコードの一例を示す図である。調整部12cは、たとえば、CPU(Central Processing Unit)などの制御装置を有しており、図7に示すようなコード(ソフトウェア)を実行することで、クロックのHレベルのパルス幅と、Lレベルのパルス幅の調整を行う。なお、調整部12cは、図7に示すような記述の処理を実行する回路であってもよい。
変数curmindiffは、クロックのHレベルのパルス幅とLレベルのパルス幅の差の最小値が代入される変数である。図7に示した例では、Hレベルのパルス幅とLレベルのパルス幅の差は、前述した遅延調整回路26の遅延バッファbf1〜bfmの段数で表され、変数curmindiffの初期値は、総遅延バッファ段数(=m)+1である。
この場合、図3に示したバッファ部12aのトランジスタta1がオフしてta2〜tanがオンするので、トランジスタtb1が非活性化し、トランジスタtb2〜tbnが活性化する。
この場合、図3に示したバッファ部12aのトランジスタtd1がオンしてtd2〜tdnがオフするので、トランジスタtc1が活性化し、トランジスタtc2〜tcnが非活性化する。
図9は、第3の実施の形態のバッファ回路の一例を示す図である。
図9のバッファ回路30−1は、図3に示したバッファ回路12−1の他の例を示している。図2に示したバッファ回路12−2〜12−nもバッファ回路30−1と同様の回路であってもよい。
バッファ部30aは、図9の例では、図1及び図3に示したバッファ部3a、バッファ部12aと同じ回路としている。
ローパスフィルタ31は、バッファ部30aから出力されるクロックを入力し、クロックのHレベルのパルス幅とLレベルのパルス幅の比に応じた電圧を出力する。
調整部30cは、目標とする所定のデューティ比のときのAD変換回路32の出力値−VDD(電源電圧)/2の値のAD変換値を理想値として保持している。そして、調整部30cは、理想値と、測定部30bによるクロックのパルス幅に応じたAD変換回路32の出力値−VDD/2の値との比較結果に応じた制御信号を生成し、バッファ部30aのトランジスタta1〜tan,td1〜tdnに供給する。なお、AD変換回路32の出力値からVDD/2を引くのは、負値を除外して正値をサンプリングするためである。
(バッファ回路30−1の動作例)
図10は、第3の実施のバッファ回路の動作の一例を示すフローチャートである。
図11は、クロックのパルス幅の測定及び調整例を示すタイミングチャートである。クロック、ローパスフィルタ31の出力信号(LPF出力)、ADC出力−VDD/2、High固定判定信号、Low固定判定信号の例が示されている。なお、High固定判定信号は、AD変換回路32の入力が、所定期間、VDDで固定されている場合に“1”となる信号であり、AD変換回路32から出力される。また、Low固定判定信号は、AD変換回路32の入力が、所定期間、GND(接地電位)に固定されている場合に“1”となる信号であり、AD変換回路32から出力される。
なお、デューティ比が0:100のとき、調整部30cは、バッファ部30aのpMOS抵抗とnMOS抵抗のうち、pMOS抵抗の方を下げるような制御信号をバッファ部30aに供給することで、ADC出力−VDD/2を理想値に近づけることができる。
なお、デューティ比が100:0のとき、調整部30cは、バッファ部30aのpMOS抵抗とnMOS抵抗のうち、nMOS抵抗の方を下げるような制御信号をバッファ部30aに供給することで、ADC出力−VDD/2を理想値に近づけることができる。
次に、第3の実施の形態における調整部30cの動作を記述したコードの一例を示す。
図12は、調整部の動作を記述したコードの一例を示す図である。図7に示したコードと同じ要素については同じ記号を用いており、説明を省略する。
たとえば、制御回路5,14は、測定部3b,12b,30bでの測定結果を受け、デューティ比が悪化してきたら、調整部3c,12c,30cの機能を有効にするようにしてもよい。たとえば、制御回路5,14は、Hレベルのパルス幅がLレベルのパルス幅に対し所定の割合以下または以上になったら、調整部3c,12c,30cの機能を有効にするようにしてもよい。
2 クロック生成回路
3−1〜3−n バッファ回路
3a バッファ部
3b 測定部
3c 調整部
4 回路部
5 制御回路
CK1〜CK3 クロック
INV インバータ
ta1〜tan,tb1〜tbn,tc1〜tcn,td1〜tdn トランジスタ
Claims (10)
- 複数のトランジスタを含み、入力クロックを受け取り、前記入力クロックの波形整形を行うことにより、出力クロックを出力するバッファ部と、
前記出力クロックの第1の電位レベルの第1のパルス幅と第2の電位レベルの第2のパルス幅とを測定する測定部と、
前記複数のトランジスタを全ての組み合わせで活性化して前記測定部が前記全ての組み合わせで活性化したときの前記第1のパルス幅と前記第2のパルス幅を測定するまで、前記測定部での測定結果によらず、活性化する組み合わせの変更を継続し、前記全ての組み合わせで活性化したときの前記第1のパルス幅と前記第2のパルス幅が測定されたのち、前記第1のパルス幅と前記第2のパルス幅の比が、目標値に最も近くなる第1の組み合わせを前記全ての組み合わせから検出し、前記複数のトランジスタのうち、前記第1の組み合わせに含まれる複数の第1のトランジスタを活性化し、前記第1の組み合わせに含まれない複数の第2のトランジスタを非活性化することで、前記バッファ部の駆動能力を調整する調整部と、
を有することを特徴とするバッファ回路。 - 前記バッファ部は、複数の第1極性のトランジスタと複数の第2極性のトランジスタとを有し、
前記調整部は、前記測定結果に基づき、前記複数の第1極性のトランジスタと前記複数の第2極性のトランジスタのうち、活性化させる第1極性のトランジスタと第2極性のトランジスタの数を制御することで、前記バッファ部の駆動能力を変化させる、ことを特徴とする請求項1に記載のバッファ回路。 - 前記測定部は、
前記出力クロックの前記第1の電位レベルから前記第2の電位レベルへの遷移タイミングに同期して動作する第1フリップフロップ及び第2フリップフロップと、
前記出力クロックの前記第2の電位レベルから前記第1の電位レベルへの遷移タイミングに同期して動作する第3フリップフロップ及び第4フリップフロップと、
前記第1フリップフロップ及び前記第3フリップフロップの出力値を遅延する直列に接続された複数の遅延素子と、前記複数の遅延素子のうち使用する遅延素子を選択するセレクタを備えた遅延調整回路と、を有し、
前記第1フリップフロップの出力値を前記第4フリップフロップで取り込める前記遅延素子による遅延量の境界値に基づき前記第1のパルス幅を測定し、
前記第3フリップフロップの出力値を前記第2フリップフロップで取り込める前記遅延素子による遅延量の境界値に基づき前記第2のパルス幅を測定する、
ことを特徴とする請求項1または2に記載のバッファ回路。 - 前記測定部は、
前記出力クロックを受け取り、前記出力クロックの前記第1のパルス幅と前記第2のパルス幅の比に応じた電圧値を出力するフィルタを有し、
前記調整部は、前記電圧値と、目標とする前記第1のパルス幅と前記第2のパルス幅の比に応じた前記電圧値の理想値との比較結果に基づいて、前記バッファ部の駆動能力を変化させる、
ことを特徴とする請求項1または2に記載のバッファ回路。 - 前記バッファ回路は、クロックに同期して動作する回路部に前記出力クロックを供給するクロック経路に含まれる、
ことを特徴とする請求項1乃至4の何れか一項に記載のバッファ回路。 - クロックに同期して動作する回路部と、
前記回路部に前記クロックを供給するクロック経路に含まれるバッファ回路と、を有し、
前記バッファ回路は、
複数のトランジスタを含み、入力クロックを受け取り、前記入力クロックの波形整形を行うことにより、出力クロックを出力するバッファ部と、
前記出力クロックの第1の電位レベルの第1のパルス幅と第2の電位レベルの第2のパルス幅とを測定する測定部と、
前記複数のトランジスタを全ての組み合わせで活性化して前記測定部が前記全ての組み合わせで活性化したときの前記第1のパルス幅と前記第2のパルス幅を測定するまで、前記測定部での測定結果によらず、活性化する組み合わせの変更を継続し、前記全ての組み合わせで活性化したときの前記第1のパルス幅と前記第2のパルス幅が測定されたのち、前記第1のパルス幅と前記第2のパルス幅の比が、目標値に最も近くなる第1の組み合わせを前記全ての組み合わせから検出し、前記複数のトランジスタのうち、前記第1の組み合わせに含まれる複数の第1のトランジスタを活性化し、前記第1の組み合わせに含まれない複数の第2のトランジスタを非活性化することで、前記バッファ部の駆動能力を調整する調整部と、
を有することを特徴とする半導体集積回路。
- 前記バッファ回路の前記調整部が前記バッファ部の駆動能力を調整するか否かを制御する制御回路を有することを特徴とする請求項6に記載の半導体集積回路。
- 前記バッファ部は、複数の第1極性のトランジスタと複数の第2極性のトランジスタとを有し、
前記調整部は、前記測定結果に基づき、前記複数の第1極性のトランジスタと前記複数の第2極性のトランジスタのうち、活性化させる第1極性のトランジスタと第2極性のトランジスタの数を制御することで、前記バッファ部の駆動能力を変化させる、ことを特徴とする請求項6に記載の半導体集積回路。 - 前記測定部は、
前記出力クロックの前記第1の電位レベルから前記第2の電位レベルへの遷移タイミングに同期して動作する第1フリップフロップ及び第2フリップフロップと、
前記出力クロックの前記第2の電位レベルから前記第1の電位レベルへの遷移タイミングに同期して動作する第3フリップフロップ及び第4フリップフロップと、
前記第1フリップフロップ及び前記第3フリップフロップの出力値を遅延する直列に接続された複数の遅延素子と、前記複数の遅延素子のうち使用する遅延素子を選択するセレクタを備えた遅延調整回路と、を有し、
前記第1フリップフロップの出力値を前記第4フリップフロップで取り込める前記遅延素子による遅延量の境界値に基づき前記第1のパルス幅を測定し、
前記第3フリップフロップの出力値を前記第2フリップフロップで取り込める前記遅延素子による遅延量の境界値に基づき前記第2のパルス幅を測定する、
ことを特徴とする請求項6に記載の半導体集積回路。 - 前記測定部は、
前記出力クロックを受け取り、前記出力クロックの前記第1のパルス幅と前記第2のパルス幅の比に応じた電圧値を出力するフィルタを有し、
前記調整部は、前記電圧値と、目標とする前記第1のパルス幅と前記第2のパルス幅の比に応じた前記電圧値の理想値との比較結果に基づいて、前記バッファ部の駆動能力を変化させる、
ことを特徴とする請求項6に記載の半導体集積回路。
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