CN108123705B - 信号的同步控制方法和装置 - Google Patents

Abstract

本发明提出一种信号的同步控制方法和装置，该信号的同步控制包括采集数字逻辑信号和数字逻辑信号对应的同步时钟信号，判断数字逻辑信号是否存在共振现象，在判断为存在共振现象时，则按照预设的基准时钟对数字逻辑信号和同步时钟信号的占空比进行调整，以消除所述共振现象。通过改变数字逻辑信号和同步时钟信号的占空比，来消除数字逻辑信号之间存在的共振现象，可以减少在各自同步时钟信号的上升沿触发下，同时跳变到下降沿的数字逻辑信号的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。

Description

信号的同步控制方法和装置

技术领域

本发明涉及数字信号处理技术领域，尤其涉及一种信号的同步控制方法和装置。

背景技术

各数字逻辑信号的同步设计是当前微控制单元(Micro Controller Unit，简称MCU)的数字逻辑控制的设计中最为重要的内容。一般情况下，各个数字逻辑信号可以通过一个时钟域实现同步控制。具体地，为时钟域设置一个唯一固定的频率，所有的数字逻辑信号基于该时钟域上升沿或下降沿进行跳变。例如，在上升沿置位，或者在下降沿释放。

在具有复杂数字逻辑控制的MCU中，往往需要数量较多的数字逻辑信号。当同步时钟频率极高的情况下，往往出现同一时刻大量数字逻辑信号在对应时钟控制信号的上升沿，同时跳变到下降沿的概率也随之大幅增高，而上述数字逻辑信号同时跳变到下降沿的现象，可能会引起“共振”现象。而实际应用中上述“共振”现象出现的时刻，MCU的内部电流的功耗会迅速增大，当电流以高频瞬间变化时，可能对整个MCU造成较大的电磁干扰，从而导致系统不稳定。

发明内容

本发明旨在至少在一定程度上解决相关技术中的技术问题之一。

为此，本发明的一个目的在于提出一种信号的同步控制方法，该方法可以减少数字逻辑信号的同时出现跳变到下降沿的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。

本发明的另一个目的在于提出一种信号的同步控制装置。

为达到上述目的，本发明第一方面实施例提出的信号的同步控制方法，包括：

采集数字逻辑信号和所述数字逻辑信号对应的同步时钟信号；

判断所述数字逻辑信号之间是否存在共振现象；

如果判断为存在所述共振现象，则按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象。

本发明第一方面实施例提出的信号的同步控制方法，通过改变数字逻辑信号和同步时钟信号的占空比，来消除数字逻辑信号之间存在的共振现象，可以减少在各自同步时钟信号的上升沿触发下，同时跳变到下降沿的数字逻辑信号的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。

为达到上述目的，本发明第二方面实施例提出的信号的同步控制装置，包括：

采集模块，用于采集数字逻辑信号和所述数字逻辑信号对应的同步时钟信号；

判断模块，用于判断所述数字逻辑信号之间是否存在共振现象；

调整模块，用于如果判断为存在所述共振现象，则按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象。

本发明第二方面实施例提出的信号的同步控制装置，通过改变数字逻辑信号和同步时钟信号的占空比，来消除数字逻辑信号之间存在的共振现象，可以减少在各自同步时钟信号的上升沿触发下，同时跳变到下降沿的数字逻辑信号的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。

本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1是本发明一实施例提出的信号的同步控制方法的流程示意图；

图2是数字逻辑信号存在“共振”现象的示意图；

图3是对数字逻辑信号和同步时钟信号进行占空比调整后的示意图；

图4是本发明另一实施例提出的信号的同步控制方法的流程示意图；

图5是本发明另一实施例提出的信号的同步控制装置的结构示意图；

图6是本发明另一实施例提出的信号的同步控制装置的结构示意图。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的模块或具有相同或类似功能的模块。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。相反，本发明的实施例包括落入所附加权利要求书的精神和内涵范围内的所有变化、修改和等同物。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

下面参考附图描述本发明实施例的信号的同步控制方法和装置。

图1是本发明一实施例提出的信号的同步控制方法的流程示意图。该信号的同步控制方法包括：

S101、采集数字逻辑信号和数字逻辑信号对应的同步时钟信号。

实际应用中，通过各数字逻辑信号和数字逻辑信号对应的同步时钟信号，对MCU进行逻辑控制。本实施例中，可以对用于对MCU进行逻辑控制的数字逻辑信号和对应的同步时钟信号进行采集。

S102、判断数字逻辑信号之间是否存在共振现象。

对MCU的同步控制过程中，MCU中设置有一个系统时钟信号，该系统时钟可以作为数字逻辑信号和各数字逻辑信号对应的同步时钟的基准时钟，可以根据实际需要设置基准时钟的频率，基准时钟的频率要高于所有数字逻辑信号和同步时钟信号的频率。在基准时钟同步的条件下，可能会出现多个数字逻辑信号在各自同步时钟上升沿的触发下，出现同时跳变到下降沿的问题，上述问题在复杂的MCU中可能会出现“共振”现象。

通过下述示例对数字逻辑信号存在“共振”现象进行解释说明。如图2所示，其为数字逻辑信号存在“共振”现象的示意图。在该示例中，MCU中设置的系统时钟信号(sys_clock)即基准时钟的频率为100MHz，动画插件(Flash)的同步时钟(flash_clock)的频率为25MHz。Flash中有一个数字逻辑控制信号(singal_A)和一个数字逻辑信号(singal_B)，singal_A和singal_B均受flash_clock的同步控制。singal_A的频率为12.5MHz，有一控制信号singal_B的频率为12.5MHz。计时器(Timer)的同步时钟(timer_clock)的频率为50MHz，Timer中有一个数字逻辑控制信号(singal_C)，其受timer_clock的同步控制，singal_C的频率为12.5MHz。上述数字逻辑控制信号和同步时钟信号之间的关系如图1所示。如图1所示，其中虚线框1中框出的singal_A和singal_B在flash_clock的同一个上升沿同时跳变到下降沿，即出现“共振”现象。虚线框2中框出的singal_A和singal_B在flash_clock的同一个上升沿同时出现下降沿，而且singal_C在timer_clock的上升沿的控制下，同时跳变下降沿，从图1可以看出，singal_A、singal_B以及singal_C同时跳变到下降沿，即数字逻辑信号之间存在的“共振”现象。

此处需要说明，上述示例中仅给出了3个数字逻辑信号，而复杂的MCU中实际应用的数字逻辑信号个数远远多于3个。

本实施例中，在采集到所有的数字逻辑信号和同步时钟信号后，可以根据各数字逻辑信号的频率，以及对应的同步时钟的频率，判断各数字逻辑信号是否存在上述共振现象。实际应用中，当MCU中可以存在少数的数字逻辑信号存在下降沿同步的情况，其实不并不会对MCU的系统稳定性造成影响，此时并不需要对数字逻辑信号进行调整。而当存在下降沿同步的数字逻辑信号的数量较多时，则可能出现“共振”现象，往往会由于电磁干扰，对MCU的系统稳定性造成一定的影响。

本实施例中，可以预设一个阈值，该阈值可以根据经验值计算得到。获取各数字逻辑信号的频率和各同步时钟的频率，根据各数字逻辑信号的频率和各同步时钟的频率，获取数字逻辑信号中存在下降沿同步的所有数字逻辑信号的个数。其中，存在下降沿同步是指多个数字逻辑信号在各自对应的同步时钟信号上升沿的触发下，所述多个数字逻辑信号同时出现跳变到下降沿。

进一步地，如果存在下降沿同步的数字逻辑信号的个数与各数字逻辑信号的总个数的比值超出预设的阈值，则判定各数字逻辑信号存在共振现象。当判断出判定各数字逻辑信号存在共振现象，则执行S103；否则结束流程。

S103、按照预设的基准时钟对数字逻辑信号和同步时钟信号的占空比进行调整，以消除数字逻辑信号之间的共振现象。

具体地，按照数字逻辑信号的频率和同步时钟信号的频率设置各自对应的占空比调整值，不同的频率可以设置有不同的占空比的调整数值。在保持与基准时钟同步的条件下，按照各自的调整值调整数字逻辑信号和同步时钟信号的占空比，使其各数字逻辑信号的下降沿相互错开。本实施例中，为了保证MCU系统的同步性，对数字逻辑信号和同步时钟信号的占空比进行调整后，数字逻辑信号和同步时钟信号的上升沿和下降沿的变化与该基准时钟任意一个时钟周期上升沿和下降沿的变化同时进行。

仍然以上述示例中的sys_clock，flash_clock，singal_A，singal_B，timer_clock以及singal_C为例，对消除数字逻辑信号之间的共振现象进行解释说明。

flash clock的频率仍为25MHz，同步于sys_clock，将其调整数值设置成0.5，则占空比由之前的50％改变为25％。singal_A的频率为12.5MHz，并同步于sys_clock，将其调整数值设置成0.375，则占空比由之前的50％改变为18.75％；singal_B的频率为12.5MHz，并同步于sys_clock，将其调整数值设置成0.75，则占空比由之前的50％改变为37.5％；timer_clock的频率为50MHz，同步于sys_clock，将其调整数值设置成0.5，则占空比由之前的50％改变为25％；singal_C的频率为12.5MHz，同步于sys_clock，将其调整数值设置成0.5，则占空比由之前的50％改变为25％；如图3所示，其为对数字逻辑信号和同步时钟信号进行占空比调整后的示意图。此时，所有数字逻辑信号与基准时钟相比较，各数字逻辑信号高电平占基准时钟的脉冲数量均不相同，在各数字逻辑信号释放时，最大限度地减少了同一时刻发生集中跳变到下降沿的可能性。

本实施例提供的信号的同步控制方法，通过采集数字逻辑信号和数字逻辑信号对应的同步时钟信号，判断数字逻辑信号是否存在共振现象，在判断为存在共振现象时，则按照预设的基准时钟对数字逻辑信号和同步时钟信号的占空比进行调整，以消除所述共振现象。通过改变数字逻辑信号和同步时钟信号的占空比，来消除数字逻辑信号之间存在的共振现象，可以减少在各自同步时钟信号的上升沿触发下，同时跳变到下降沿的数字逻辑信号的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。

图4是本发明另一实施例提出的信号的同步控制方法的流程示意图。该信号的同步控制方法包括：

S201、采集数字逻辑信号和数字逻辑信号对应的同步时钟信号。

实际应用中，通过各数字逻辑信号和数字逻辑信号对应的同步时钟信号，对MCU进行逻辑控制。本实施例中，可以对用于对MCU进行逻辑控制的数字逻辑信号和对应的同步时钟信号进行采集。

S202、从所有同步时钟信号的频率中获取最大频率。

S203、利用最大频率设置基准时钟的频率。

在采集到数字逻辑信号和数字逻辑信号对应的同步时钟信号后，可以获取到数字逻辑信号和同步时钟信号的频率，从所有同步时钟信号的频率中获取最大频率，然后利用该最大频率对基准时钟进行设置，具体地，可以将基准时钟的频率设置成最大频率的倍数。

S204、将数字逻辑信号和同步时钟信号基于基准时钟进行同步。

为了保证MCU系统的同步性，可以基于设置好的基准时钟，将数字逻辑信号和同步时钟信号进行同步。

S205、判断数字逻辑信号之间是否存在共振现象。

本实施例中，在采集到所有的数字逻辑信号和同步时钟信号后，可以根据各数字逻辑信号的频率，以及对应的同步时钟的频率，判断各数字逻辑信号是否存在上述共振现象。本实施例中，可以预设一个阈值，该阈值可以根据经验值计算得到。获取各数字逻辑信号的频率和各同步时钟的频率，根据各数字逻辑信号的频率和各同步时钟的频率，获取数字逻辑信号中存在下降沿同步的所有数字逻辑信号的个数。其中，存在下降沿同步是指多个数字逻辑信号在各自对应的同步时钟信号上升沿的触发下，所述多个数字逻辑信号同时出现跳变到下降沿。

进一步地，如果存在下降沿同步的数字逻辑信号的个数与各数字逻辑信号的总个数的比值超出预设的阈值，则判定各数字逻辑信号存在共振现象。当判断出判定各数字逻辑信号存在共振现象，则执行S206；否则结束流程。

S206、按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象。

具体地，按照数字逻辑信号的频率和同步时钟信号的频率设置各自对应的占空比调整值，不同的频率可以设置有不同的占空比的调整数值。在保持与基准时钟同步的条件下，按照各自的调整值调整数字逻辑信号和同步时钟信号的占空比，使其各数字逻辑信号的下降沿相互错开。本实施例中，为了保证MCU系统的同步性，对数字逻辑信号和同步时钟信号的占空比进行调整后，数字逻辑信号和同步时钟信号的上升沿和下降沿的变化与该基准时钟任意一个时钟周期上升沿和下降沿的变化同时进行。

本实施例提供的信号的同步控制方法，通过采集数字逻辑信号和数字逻辑信号对应的同步时钟信号，判断数字逻辑信号是否存在共振现象，在判断为存在共振现象时，则按照预设的基准时钟对数字逻辑信号和同步时钟信号的占空比进行调整，以消除所述共振现象。通过改变数字逻辑信号和同步时钟信号的占空比，来消除数字逻辑信号之间存在的共振现象，可以减少在各自同步时钟信号的上升沿触发下，同时跳变到下降沿的数字逻辑信号的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。本实施例中，仅利用同步信号的逻辑变化特性，就可以降低“共振”现象出现的概率，从而可以降低对MCU的电磁干扰，使得可以在不增加任何成本的条件下，MCU系统能够实现更好的稳定性和可靠性。

相应地，为了实现本发明所提供的信号的同步控制方法，本发明另一实施例提供了一种信号的同步控制装置，用于实施前述信号的同步控制方法，该信号的同步控制装置设置于MCU内部，具体来说，图5为信号的同步控制装置的结构示意图，如图5所示，信号的同步控制装置包括：采集模块51、判断模块52和调整模块53。

其中，采集模块51，用于采集数字逻辑信号和所述数字逻辑信号对应的同步时钟信号。

实际应用中，通过各数字逻辑信号和数字逻辑信号对应的同步时钟信号，对MCU进行逻辑控制。本实施例中，采集模块51可以对用于对MCU进行逻辑控制的数字逻辑信号和对应的同步时钟信号进行采集。

判断模块52，与采集模块51连接，用于判断所述数字逻辑信号之间是否存在共振现象。

本实施例中，在采集模块51采集到所有的数字逻辑信号和同步时钟信号后，判断模块52可以根据各数字逻辑信号的频率，以及对应的同步时钟的频率，判断各数字逻辑信号是否存在上述共振现象。本实施例中，可以预设一个阈值，该阈值可以根据经验值计算得到。判断模块52具体用于获取各数字逻辑信号的频率和各同步时钟的频率，根据各数字逻辑信号的频率和各同步时钟的频率，获取数字逻辑信号中存在下降沿同步的所有数字逻辑信号的个数。其中，存在下降沿同步是指多个数字逻辑信号在各自对应的同步时钟信号上升沿的触发下，所述多个数字逻辑信号同时出现跳变到下降沿。如果存在下降沿同步的数字逻辑信号的个数与各数字逻辑信号的总个数的比值超出预设的阈值，则判断模块52判定各数字逻辑信号存在共振现象。

调整模块53，与判断模块52连接，用于在判断模块52判断为存在所述共振现象，则按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象。

具体地，调整模块53按照数字逻辑信号的频率和同步时钟信号的频率设置各自对应的占空比调整值，不同的频率可以设置有不同的占空比的调整数值。在保持与基准时钟同步的条件下，调整模块53按照各自的调整值调整数字逻辑信号和同步时钟信号的占空比，使其各数字逻辑信号的下降沿相互错开。本实施例中，为了保证MCU系统的同步性，对数字逻辑信号和同步时钟信号的占空比进行调整后，数字逻辑信号和同步时钟信号的上升沿和下降沿的变化与该基准时钟任意一个时钟周期上升沿和下降沿的变化同时进行。

本实施例提供的信号的同步控制装置，通过采集数字逻辑信号和数字逻辑信号对应的同步时钟信号，判断数字逻辑信号是否存在共振现象，在判断为存在共振现象时，则按照预设的基准时钟对数字逻辑信号和同步时钟信号的占空比进行调整，以消除所述共振现象。通过改变数字逻辑信号和同步时钟信号的占空比，来消除数字逻辑信号之间存在的共振现象，可以减少在各自同步时钟信号的上升沿触发下，同时跳变到下降沿的数字逻辑信号的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。

本实施例中，仅利用同步信号的逻辑变化特性，就可以降低“共振”现象出现的概率，从而可以降低对MCU的电磁干扰，使得可以在不增加任何成本的条件下，MCU系统能够实现更好的稳定性和可靠性。

图6是本发明另一实施例提供了一种信号的同步控制装置的结构示意图。如图6所示，在上述实施例的基础上，该信号的同步控制装置还包括：获取模块54、设置模块55和同步模块56。

获取模块54，用于从所有同步时钟信号的频率中获取最大频率。

设置模块55，用于利用最大频率设置基准时钟的频率。

其中，设置模块55，具体用于：

将基准时钟的频率设置成最大频率的倍数。

同步模块56，用于将数字逻辑信号和同步时钟信号基于基准时钟进行同步。

本实施例提供的信号的同步控制装置，通过采集数字逻辑信号和数字逻辑信号对应的同步时钟信号，判断数字逻辑信号是否存在共振现象，在判断为存在共振现象时，则按照预设的基准时钟对数字逻辑信号和同步时钟信号的占空比进行调整，以消除所述共振现象。通过改变数字逻辑信号和同步时钟信号的占空比，来消除数字逻辑信号之间存在的共振现象，可以减少在各自同步时钟信号的上升沿触发下，同时跳变到下降沿的数字逻辑信号的数量，降低出现“共振”现象的概率，从而降低对MCU的电磁干扰，提高系统的稳定性。

本实施例中，仅利用同步信号的逻辑变化特性，就可以降低“共振”现象出现的概率，从而可以降低对MCU的电磁干扰，使得可以在不增加任何成本的条件下，MCU系统能够实现更好的稳定性和可靠性。

需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

应当理解，本发明的各部分模块或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (10)

1.一种信号的同步控制方法，其特征在于，包括：

采集数字逻辑信号和所述数字逻辑信号对应的同步时钟信号；

判断所述数字逻辑信号之间是否存在共振现象，包括：根据所述数字逻辑信号的频率和所述同步时钟信号的频率，获取所述数字逻辑信号中存在下降沿同步的所有数字逻辑信号的个数，如果所述个数与所述数字逻辑信号的总个数的比值超出预设的阈值，则判定存在所述共振现象，其中，所述存在下降沿同步是指多个数字逻辑信号在各自对应的同步时钟信号上升沿的触发下，所述多个数字逻辑信号同时出现跳变到下降沿，所述共振现象为所述数字逻辑信号在对应同步时钟信号的上升沿的触发下，同时跳变到下降沿所引发的电磁干扰现象；

如果判断为存在所述共振现象，则按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象。

2.根据权利要求1所述的方法，其特征在于，所述按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象，包括：

按照所述数字逻辑信号的频率和所述同步时钟信号的频率设置各自对应的占空比调整值；

在保持与所述基准时钟同步的条件下，按照各自的所述调整值调整所述数字逻辑信号和所述同步时钟信号的占空比，以使各数字逻辑信号的下降沿相互错开。

3.根据权利要求1所述的方法，其特征在于，所述按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象之前，还包括：

从所有同步时钟信号的频率中获取最大频率；

利用所述最大频率设置所述基准时钟的频率。

4.根据权利要求3所述的方法，其特征在于，所述利用所述最大频率设置所述基准时钟的频率，包括：

将所述基准时钟的频率设置成所述最大频率的倍数。

5.根据权利要求1-4任一项所述的方法，其特征在于，所述判断所述数字逻辑信号之间是否存在共振现象之前，还包括：

将所述数字逻辑信号和所述同步时钟信号基于所述基准时钟进行同步。

6.一种信号的同步控制装置，其特征在于，包括：

采集模块，用于采集数字逻辑信号和所述数字逻辑信号对应的同步时钟信号；

判断模块，用于判断所述数字逻辑信号之间是否存在共振现象，其中，所述判断模块还用于，根据所述数字逻辑信号的频率和所述同步时钟信号的频率，获取所述数字逻辑信号中存在下降沿同步的所有数字逻辑信号的个数，如果所述个数与所述数字逻辑信号的总个数的比值超出预设的阈值，则判定存在所述共振现象，其中，所述存在下降沿同步是指多个数字逻辑信号在各自对应的同步时钟信号上升沿的触发下，所述多个数字逻辑信号同时出现跳变到下降沿，所述共振现象为所述数字逻辑信号在对应同步时钟信号的上升沿的触发下，同时跳变到下降沿所引发的电磁干扰现象；

调整模块，用于如果判断为存在所述共振现象，则按照预设的基准时钟对所述数字逻辑信号和所述同步时钟信号的占空比进行调整，以消除所述共振现象。

7.根据权利要求6所述的装置，其特征在于，所述调整模块具体用于：

根据所述数字逻辑信号的频率和所述同步时钟信号的频率设置各自对应的占空比调整值；

在保持与所述基准时钟同步的条件下，按照各自的所述调整值调整所述数字逻辑信号和所述同步时钟信号的占空比，以使各数字逻辑信号的下降沿相互错开。

8.根据权利要求7所述的装置，其特征在于，还包括：

获取模块，用于从所有同步时钟信号的频率中获取最大频率；

设置模块，用于利用所述最大频率设置所述基准时钟的频率。

9.根据权利要求8所述的装置，其特征在于，所述设置模块，具体用于：

将所述基准时钟的频率设置成所述最大频率的倍数。

10.根据权利要求6-9任一项所述的装置，其特征在于，还包括：

同步模块，用于将所述数字逻辑信号和所述同步时钟信号基于所述基准时钟进行同步。

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