JP4191579B2 - デューティ比補正回路 - Google Patents

Description

本発明は、クロックのデューティ比を５０％に補正するデューティ比補正回路に関するものである。

クロックの発生回路として、例えばＰＬＬ（Phase Locked Loop）回路やＤＬＬ（Delay Locked Loop）回路を使用する場合に、発生されるクロックのデューティ比を５０％に補正したいという要求がある。

この要求に対し、クロックのデューティ比を補正する従来手法としては、大別して、特許文献１に開示の手法と、特許文献２に開示の手法の２つがある。

特許文献１に開示の手法は、元クロックとその逆相クロックをそれぞれ２分周したクロックを利用するもので、図４のタイミングチャートに示すように、可変ディレイラインを用いて、元クロックＡに対し、その位相が１／２周期ずれた逆相クロックＢを生成し、元クロックＡを２分周したクロックＣと逆相クロックＢを２分周したクロックＤとのＥＸＯＲ（排他的論理和）を取ることによって、デューティ比が５０％に補正されたクロックＥを得るものである。

特許文献２に開示の手法は、元クロックのディーティ比に応じて変化させたコントロール電圧を用いてアナログ的に制御するもので、図５に示すように、デューティ比検出回路５０により、元クロックのデューティ比に応じてコントロール電圧の値を調整し、このコントロール電圧の値に応じて、クロック出力バッファ５２から出力される信号の立ち上がり時間および立ち下がり時間を変化させ、これを波形整形回路５４で波形整形してデューティ比５０％のクロックを得るものである。

特開平９−２００００５号公報 特開平６−４５８９５号公報

しかし、特許文献１の手法では、元クロックＡの逆相クロックＢを発生するために、大きな可変ディレイラインが必要となる。そのため、回路規模が増大し、実装面積が非常に大きくなるという問題がある。

また、特許文献２の手法では、コントロール電圧によってクロック出力バッファをアナログ的に制御するため、製造プロセスのばらつきを考慮したアナログ的設計が必要となる。そのため回路設計が非常に困難であるという問題がある。

本発明の目的は、前記従来技術に基づく問題点を解消し、回路規模が小さく、回路設計も容易なデューティ比補正回路を提供することにある。

上記目的を達成するために、本発明は、補正前のクロックが入力されるクロック出力バッファと、前記クロック出力バッファの出力を波形整形し、補正後のクロックとして出力する波形整形回路と、前記波形整形回路の出力を遅延する可変ディレイラインと、前記波形整形回路の出力と前記可変ディレイラインによって遅延された前記波形整形回路の出力の反転信号の立ち上がりまたは立ち下がりの位相を比較する第１の位相比較器と、前記第１の位相比較器の比較結果に応じて第１のコントロールビットを出力する第１の制御回路と、前記波形整形回路の出力の反転信号と前記可変ディレイラインによって遅延された前記波形整形回路の出力の立ち下がりまたは立ち上がりの位相を比較する第２の位相比較器と、前記第２の位相比較器の比較結果に応じて第２のコントロールビットを出力する第２の制御回路とを備え、
前記可変ディレイラインは、前記第１のコントロールビットの値に応じて、その遅延時間が変更され、前記クロック出力バッファは、前記第２のコントロールビットの値に応じて、そのチャージアップおよびディスチャージのドライブ能力が各々独立に変更されることを特徴とするデューティ比補正回路を提供するものである。

本発明のデューティ比補正回路は、第１の位相比較器により、波形整形回路の出力と可変ディレイラインによって遅延された波形整形回路の出力の反転信号の位相を比較し、可変ディレイラインの遅延時間を変化させるため、可変ディレイラインの最大遅延時間はクロックの１／２周期程度の時間でよく、その回路規模を削減することができる。また、第２のコントロールビットにより、クロック出力バッファのドライブ能力をデジタル的に変化させるため、回路設計も容易である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明のデューティ比補正回路を詳細に説明する。

図１は、本発明のデューティ比補正回路の一実施形態の構成概略図である。同図に示すデューティ比補正回路１０は、元クロックのデューティ比を５０％に補正したデューティ比補正クロックを出力するもので、クロック出力バッファ１２と、波形整形回路１４と、可変ディレイライン１６と、第１の位相比較器（位相比較器１）１８と、第１のアップダウンカウンタ（アップダウンカウンタ１）２０と、第２の位相比較器（位相比較器２）２２と、第２のアップダウンカウンタ（アップダウンカウンタ２）２４と、４つのインバータ２６，２８，３０，３２とを備えている。

ここで、補正前の元クロックＡは、インバータ２６を介してクロック出力バッファ１２に入力されている。クロック出力バッファ１２は、第２のアップダウンカウンタ２４から供給される第２のコントロールビット（コントロールビット２）の値に応じて、チャージアップおよびディスチャージのドライブ能力をそれぞれ独立に変更可能なインバータである。なお、クロック出力バッファ１２については、具体例を挙げて後述する。クロック出力バッファ１２の出力Ｂは、波形整形回路１４に入力されている。

波形整形回路１４は、クロック出力バッファ１２の出力Ｂを波形整形するもので、この波形整形回路１４からは、最終的にデューティ比が５０％に補正されたクロック（デューティ比補正クロック）Ｃが出力される。波形整形回路１４の出力Ｃは、インバータ２８を介して可変ディレイライン１６に入力されるとともに、第１の位相比較器１８に入力され、さらにインバータ３０を介して第２の位相比較器２２にも入力されている。

可変ディレイライン１６は、第１のアップダウンカウンタ２０から出力される第１のコントロールビット（コントロールビット１）の値に応じて、その遅延時間が可変なものである。可変ディレイライン１６の出力Ｄは、第１の位相比較器１８に入力されるとともに、インバータ３２を介して第２の位相比較器２２にも入力されている。

第１の位相比較器１８は、波形整形回路１４の出力Ｃと可変ディレイライン１６の出力Ｄの立ち上がりの位相を比較し、その比較結果を出力する。第１の位相比較器１８の出力（比較結果）は第１のアップダウンカウンタ２０に入力されている。

第１のアップダウンカウンタ２０は、第１の位相比較器１８から出力される比較結果に応じて、そのカウント値（第１のコントロールビット）がアップまたはダウンする。第１のアップダウンカウンタ２０から出力される第１のコントロールビットは可変ディレイライン１６の制御入力に入力されている。

また、第２の位相比較器２２は、波形整形回路１４の出力の反転信号Ｅと可変ディレイライン１６の出力の反転信号Ｆの立ち上がりの位相を比較し、その比較結果を出力する。第２の位相比較器２２の出力（比較結果）は第２のアップダウンカウンタ２４に入力されている。

第２のアップダウンカウンタ２４は、第２の位相比較器２２から出力される比較結果に応じて、そのカウント値（第２のコントロールビット）がアップまたはダウンする。第２のアップダウンカウンタ２４から出力される第２のコントロールビットはクロック出力バッファ１２の制御入力に入力されている。

次に、クロック出力バッファ１２の詳細について、具体例を挙げて説明する。

図２は、本発明のデューティ比補正回路で用いられるクロック出力バッファの一実施形態の構成回路図である。同図に示すクロック出力バッファ１２は、（ｎ＋１）個のＯＲ回路３４₀，３４₁，…，３４_nと、（ｎ＋１）個のＡＮＤ回路３６₀，３６₁，…，３６_nと、（ｎ＋１）個のＰ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）３８₀，３８₁，…，３８_nと、（ｎ＋１）個のＮ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）４０₀，４０₁，…，４０_nとを備えている。

ＯＲ回路３４₀，３４₁，…，３４_nおよびＡＮＤ回路３６₀，３６₁，…，３６_nの一方の入力端子は、このクロック出力バッファ１２の入力端子ＩＮに共通に接続されている。また、ＯＲ回路３４₀，３４₁，…，３４_nの他方の入力端子には、それぞれ第２のコントロールビットＣＰ₀〜ＣＰ_nが入力され、ＡＮＤ回路３６₀，３６₁，…，３６_nの他方の入力端子には、それぞれ第２のコントロールビットＣＮ₀〜ＣＮ_nが入力されている。

ＰＭＯＳ３８₀，３８₁，…，３８_nは、それぞれ電源とクロック出力バッファ１２の出力端子ＯＵＴとの間に並列に接続され、そのゲートには、それぞれ対応するＯＲ回路３４₀，３４₁，…，３４_nの出力が入力されている。また、ＮＭＯＳ４０₀，４０₁，…，４０_nは、それぞれクロック出力バッファ１２の出力端子ＯＵＴとグランドとの間に並列に接続され、そのゲートには、それぞれ対応するＡＮＤ回路３６₀，３６₁，…，３６_nの出力が入力されている。

クロック出力バッファ１２では、ハイレベルとなるコントロールビットＣＰ₀〜ＣＰ_nのビット数が少なくなるに従って、チャージアップのドライブ能力が大きくなり、その出力がローレベルからハイレベルとなる遅延時間が短くなって、波形整形回路１４による波形整形後の信号のローレベルのパルス幅が短くなる。逆に、ハイレベルとなるコントロールビットＣＰ₀〜ＣＰ_nのビット数が多くなるに従って、ドライブ能力が小さくなり遅延時間が長くなって、波形整形後の信号のローレベルのパルス幅が長くなる。

同様に、ハイレベルとなるコントロールビットＣＮ₀〜ＣＮ_nのビット数が多くなるに従って、ディスチャージのドライブ能力は大きくなり、その出力がハイレベルからローレベルとなる遅延時間が短くなって、波形整形後の信号のハイレベルのパルス幅が短くなる。逆に、ハイレベルとなるコントロールビットＣＮ₀〜ＣＮ_nのビット数が少なくなるに従って、ドライブ能力が小さくなり遅延時間が長くなって、波形整形後の信号のハイレベルのパルス幅が長くなる。

以下、図３に示すタイミングチャートを参照しながら、図１に示すデューティ比補正回路１０の動作を説明する。

元クロックＡは、デューティ比が５０％ではない信号であり、インバータ２６およびクロック出力バッファ１２によりそれぞれ反転出力され、さらに波形整形回路１４により波形整形される。図３のタイミングチャートに示すように、元クロックＡのデューティ比が補正される前の初期状態では、波形整形回路１４の出力Ｃ、すなわちデューティ比補正クロックは、元クロックＡと同様の波形となる。波形整形回路１４の出力Ｃは、インバータ２８により反転出力され、さらに可変ディレイライン１６により所定時間遅延される。

第１の位相比較器１８では、波形整形回路１４の出力Ｃと可変ディレイライン１６の出力Ｄの立ち上がりの位相、すなわち補正後のクロックとその反転クロックの立ち上がりの位相が比較され、その比較結果が出力される。第１のアップダウンカウンタ２０は、第１の位相比較器１８の比較結果に応じて、そのカウント値（第１のコントロールビット）がアップまたはダウンする。可変ディレイライン１６の遅延時間は、第１のコントロールビットの値に応じて変化し、その結果、波形整形回路１４の出力Ｃと可変ディレイライン１６の出力Ｄの立ち上がりの位相が常に一致するように制御される。

例えば、波形整形回路１４の出力Ｃよりも、可変ディレイライン１６の出力Ｄの方が立ち上がりの位相が遅れている場合、第１のアップダウンカウンタ２０のカウント値がダウンし、可変ディレイライン１６の遅延時間が短くなるように制御される。逆に、波形整形回路１４の出力Ｃよりも、可変ディレイライン１６の出力Ｄの方が立ち上がりの位相が進んでいる場合、カウント値がアップして可変ディレイライン１６の遅延時間が長くなるように制御される。

なお、第１のアップダウンカウンタ２０のカウント値がダウンした場合に、可変ディレイライン１６の遅延時間が短くなるようにするか、逆にアップした場合に短くなるようにするかは適宜変更可能である。本発明のデューティ比補正回路では、補正後のクロックとその反転クロックの立ち上がりのタイミングを揃えているため、可変ディレイライン１６の最大遅延時間はクロックの１／２周期程度でよい。このため、特許文献１と比べて可変ディレイライン１６の回路規模を約半分に抑えることができるという利点がある。

続いて、第２の位相比較器２２では、波形整形回路１４の出力Ｃの反転信号（インバータ３０の出力）Ｅと可変ディレイライン１６の出力Ｄの反転信号（インバータ３２の出力）Ｆの立ち上がりの位相、すなわち補正後のクロックとその反転クロックの立ち下がりの位相が比較され、その比較結果が出力される。第２のアップダウンカウンタ２４は、第２の位相比較器２２の比較結果に応じて、そのカウント値（第２のコントロールビット）がアップまたはダウンする。クロック出力バッファ１２のドライブ能力は、第２のコントロールビットの値に応じて変化し、その結果、波形整形回路１４の出力Ｃの反転信号Ｅと可変ディレイライン１６の出力Ｄの反転信号Ｆの立ち上がりの位相が常に一致するように制御される。

例えば、波形整形回路１４の出力Ｃの反転出力Ｅよりも、可変ディレイライン１６の出力Ｄの反転出力Ｆの方が立ち上がりの位相が遅れている場合、第２のアップダウンカウンタ２４のカウント値（第２のコントロールビット）がダウンする。図２に示すクロック出力バッファ１２の場合、ハイレベルとなるコントロールビットＣＮ₀〜ＣＮ_nのビット数が少なくなる。これにより、クロック出力バッファ１２のディスチャージのドライブ能力が小さくなり、その出力Ｂの立ち下がりの遅延時間が長くなるように制御される。

クロック出力バッファ１２の出力Ｂの立ち下がりの遅延時間が長くなると、波形整形回路１４の出力Ｃは、そのハイレベルのパルス幅が長くなる。従って、図３のタイミングチャートに示すように、信号Ｅのローレベルのパルス幅が長くなるのと同時に、信号Ｆのハイレベルのパルス幅が長くなる。

図３のタイミングチャートに示すように、波形整形回路１４の出力Ｃとその反転信号が入力された可変ディレイライン１６の出力Ｄの立ち上がりの位相が常に一致するように制御され、なおかつ波形整形回路１４の出力Ｃの反転信号Ｅと可変ディレイライン１６の出力Ｄの反転信号Ｆの立ち上がりの位相が常に一致するように制御されることによって、波形整形回路１４からは、デューティ比が５０％に補正されたクロックが出力される。

なお、第２のアップダウンカウンタ２４のカウント値がダウンした場合に、クロック出力バッファ１２のドライブ能力が小さくなるようにするか、逆にアップした場合に小さくなるようにするかは適宜変更可能である。本発明のデューティ比補正回路で用いられるクロック出力バッファ１２では、第２のコントロールビットによってデジタル的にデューティ比の補正処理が行われるため、特許文献２と比べて、その回路設計が容易であるという利点がある。

また、第１および第２のアップダウンカウンタ２０，２４は、アップダウンカウンタに限定されず、第１のアップダウンカウンタ２０は、第１の位相比較器１８の比較結果に応じて、可変ディレイライン１６の遅延時間を制御する回路であればどのような回路でもよいし、同様に、第２のアップダウンカウンタ２４は、第２の位相比較器２２の比較結果に応じて、クロック出力バッファ１２のドライブ能力を制御する回路であればどのような回路であってもよい。

また、各部の信号の極性は、必要に応じて適宜変更してもよい。例えば、インバータ２６をクロック出力バッファ１２の後に配置してもよいし、図示例のクロック出力バッファ１２はインバータであるが、インバータ２６を削除し、クロック出力バッファ１２としてバッファを使用してもよい。また、可変ディレイラインは、波形整形回路１４の出力Ｃの反転信号を遅延しているが、これも波形整形回路１４の出力Ｃを遅延した後、反転して第１の位相比較器１８に入力するようにしてもよい。

また、第１の位相比較器１８は、波形整形回路１４の出力Ｃと可変ディレイライン１６の出力Ｄの立ち上がりの位相を比較し、第２の位相比較器２２は、波形整形回路１４の出力Ｃの反転信号Ｅと可変ディレイライン１６の出力Ｄの反転信号Ｆの立ち上がりの位相を比較しているが、これも限定されず、第１の位相比較器１８が波形整形回路１４の出力Ｃと可変ディレイライン１６の出力Ｄの立ち下がりの位相を比較し、かつ第２の位相比較器２２が波形整形回路１４の出力Ｃの反転信号Ｅと可変ディレイライン１６の出力Ｄの反転信号Ｆの立ち下がりの位相を比較するようにしてもよい。

本発明は、基本的に以上のようなものである。
以上、本発明のデューティ比補正回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

本発明のデューティ比補正回路の一実施形態の構成概略図である。 本発明のデューティ比補正回路で用いられるクロック出力バッファの一実施形態の構成回路図である。 本発明のデューティ比補正回路の動作を表す一実施形態のタイミングチャートである。 従来のデューティ比補正回路の動作を表す一例のタイミングチャートである。 従来のデューティ比補正回路の一例の構成概略図である。

符号の説明

１０ デューティ比補正回路
１２，５２ クロック出力バッファ
１４，５４ 波形整形回路
１６ 可変ディレイライン
１８ 第１の位相比較器
２０ 第１のアップダウンカウンタ
２２ 第２の位相比較器
２４ 第２のアップダウンカウンタ
２６，２８，３０，３２ インバータ
３４₀，３４₁，…，３４_n ＯＲ回路
３６₀，３６₁，…，３６_n ＡＮＤ回路
３８₀，３８₁，…，３８_n Ｐ型ＭＯＳトランジスタ
４０₀，４０₁，…，４０_n Ｎ型ＭＯＳトランジスタ
５０ デューティ比検出回路

Claims (1)

1. 補正前のクロックが入力されるクロック出力バッファと、前記クロック出力バッファの出力を波形整形し、補正後のクロックとして出力する波形整形回路と、前記波形整形回路の出力を遅延する可変ディレイラインと、前記波形整形回路の出力と前記可変ディレイラインによって遅延された前記波形整形回路の出力の反転信号の立ち上がりまたは立ち下がりの位相を比較する第１の位相比較器と、前記第１の位相比較器の比較結果に応じて第１のコントロールビットを出力する第１の制御回路と、前記波形整形回路の出力の反転信号と前記可変ディレイラインによって遅延された前記波形整形回路の出力の立ち上がりまたは立ち下がりの位相を比較する第２の位相比較器と、前記第２の位相比較器の比較結果に応じて第２のコントロールビットを出力する第２の制御回路とを備え、
   前記可変ディレイラインは、前記第１のコントロールビットの値に応じて、その遅延時間が変更され、前記クロック出力バッファは、前記第２のコントロールビットの値に応じて、そのチャージアップおよびディスチャージのドライブ能力が各々独立に変更されることを特徴とするデューティ比補正回路。

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