JP2009284484A - デューティ比補正回路 - Google Patents

Abstract

【課題】デューティ比補正回路のデューティ比検知速度を固定せずに、必要に応じて調整することによって、速いデューティ比の補正が必要な場合はデューティ比検知速度を増加させ、必要でない場合はデューティ比検知速度を減少させるデューティ比補正回路を提供する。
【解決手段】検知速度制御信号によりデューティ比検知速度が調整され、クロックのデューティ比を検知して補正信号を出力するデューティ比検知部と、前記補正信号に応答して前記クロックのデューティ比を調整するデューティ比補正部とを備える。
【選択図】図２

Description

本発明は、デューティ比補正回路に関し、より詳細には、デューティ比検知速度を、必要な場合に増加させることのできるデューティ比補正回路に関する。

クロックのデューティ比（ｄｕｔｙ ｒａｔｉｏ）とは、クロックのパルス周期に対するパルス幅の割合を意味する。一般的に、半導体集積回路のようなデジタルクロックの応用分野では、デューティ比が５０％であるクロックが主に使用される。デューティ比が５０％というのは、クロックのハイレベル区間の幅とローレベル区間の幅とが同じであることを意味する。デューティ比補正回路は、デューティ比が５０％でないクロックが入力されるとき、これをデューティ比が５０％のクロックに変換する。

デジタルクロックの応用分野において、クロックのデューティ比が正確に制御されることは極めて重要である。クロックに同期してデータを入出力する同期式半導体装置では、クロックのデューティ比が正確に制御できなければデータが歪曲することから、極めて重要である。最近、動作速度を向上させるためにＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式半導体装置が使用されている。ＤＤＲ方式を使用すると、クロックの立上りエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）だけでなく、立下りエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）のタイミングでもデータが入出力されるため、データのマージン確保のためにＤＤＲ方式を使用する同期式半導体装置ではクロックのデューティ比が最も重要である。

図１は、従来技術に係るデューティ比補正回路である。

デューティ比補正回路は、大きくはデューティ比検知部１０１およびデューティ比補正部１０３から構成されている。

同図に示すように、デューティ比検知部１０１は、デューティ比補正部１０３からフィードバックされた主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢのデューティ比に応じて第１電荷保存部および第２電荷保存部１０７、１０９を充電／放電し、第１補正信号および第２補正信号Ａ、Ｂを生成する充電／放電部１０５と、デューティ比検知部１０１の出力端に接続して充電／放電されて第１補正信号および第２補正信号Ａ、Ｂの論理レベルの遷移速度を調整する第１電荷保存部および第２電荷保存部１０７、１０９と、検知信号ＥＮに対応して第１補正信号および第２補正信号Ａ、Ｂをハイレベルにリセットさせるリセット部１１１と、検知信号ＥＮに対応してデューティ比検知部１０１を活性化する活性化部１１３とから構成される。

検知信号ＥＮは、ハイレベルにイネーブルされると活性化部１１３のトランジスタがターンオンされ、デューティ比検知部１０１が動作を開始する。初期の検知信号ＥＮがハイレベルにイネーブルされる前にリセット部１１１がターンオンされるため、第１補正信号および第２補正信号Ａ、Ｂのすべてはハイレベルである。

一方、後述されるデューティ比補正部１０３は、第１補正信号および第２補正信号Ａ、Ｂのレベル遷移の程度に応じて動作される。したがって、検知信号ＥＮは、１回イネーブルされると引続きイネーブル状態を維持する。しかし、デューティ比補正部１０３と第１補正信号および第２補正信号Ａ、Ｂとが互いに反対のレベルに遷移したか否かを認知して動作する場合、検知信号ＥＮは周期的にイネーブルされ、リセット部１１１によりデューティ比検知部１０１はリセットされる。レベル遷移されるか否かを１回検知してデューティ比を１回補正することから、第１補正信号および第２補正信号Ａ、Ｂのレベルを再度遷移させるためには、引続き第１電荷保存部および第２電荷保存部１０７、１０９のリセットが必要である。

検知信号ＥＮのイネーブル区間にリセット部１１１はターンオフされる。主クロックＣＬＫＯＵＴがハイレベルで入力されると、主クロックＣＬＫＯＵＴが入力されるＮＭＯＳトランジスタＴ１はターンオンされ、ＮＭＯＳトランジスタＴ１のドレイン電圧が落ちるため、直列に接続されたＮＭＯＳトランジスタＴ２もターンオンされる。したがって、第１補正信号Ａはローレベルに遷移する。ただし、第１電荷保存部１０７により第１補正信号Ａは急激に変化できないため徐々にローレベルに遷移する。

主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢは反転関係である。副クロックＣＬＫＯＵＴＢがローレベルで入力されると、副クロックＣＬＫＯＵＴＢが入力されるＮＭＯＳトランジスタＴ３はターンオンされないため、第２補正信号Ｂは変化しない。

その後、副クロックＣＬＫＯＵＴＢがハイレベルで入力されると、副クロックＣＬＫＯＵＴＢが入力されるＮＭＯＳトランジスタＴ３およびこれと直列に接続されたＮＭＯＳトランジスタＴ４がターンオンされる。第２補正信号Ｂもローレベルに遷移するが、第２電荷保存部１０９によって第２補正信号Ｂの論理レベルは徐々に下降する。

主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢのデューティ比が５０％にならなければ、第１補正信号および第２補正信号Ａ、Ｂの論理レベルの遷移程度に差が生じる。主クロックＣＬＫＯＵＴのローレベル区間がハイレベル区間より広い場合、副クロックＣＬＫＯＵＴＢによる第２補正信号Ｂの論理レベルが更に下降する。すると、第２補正信号Ｂは充電／放電部１０５のＰＭＯＳトランジスタＴ５をターンオンさせ、第１補正信号Ａはハイレベルに上昇する。結局、主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢのデューティ比の差により第１補正信号および第２補正信号Ａ、Ｂは反転されたレベルに遷移する。

デューティ比補正部１０３は、主クロックＣＬＫＩＮおよび副クロックＣＬＫＩＮＢが入力されるＮＭＯＳトランジスタＴ９、Ｔ７と、第１補正信号および第２補正信号Ａ、Ｂが入力されるＮＭＯＳトランジスタＴ６、Ｔ８とが直列に接続して構成される。このとき、第１補正信号Ａが入力されるトランジスタＴ８は、副クロックが入力されるトランジスタＴ７に接続され、第２補正信号Ｂの入力されるトランジスタＴ６は主クロックＣＬＫＩＮが入力されるトランジスタＴ９に接続される。

第１補正信号および第２補正信号Ａ、Ｂは、デューティ比に応じて相異なるレベルを有し、これはＮＭＯＳトランジスタＴ６、Ｔ８がターンオンされる程度にその差を生じさせる。例えば、図１を例として挙げた場合について説明すると、主クロックＣＬＫＩＮのローレベル区間が広くて第１補正信号Ａはハイレベルに遷移し、第２補正信号Ｂはローレベルに遷移する。したがって、第１補正信号Ａの印加されるＮＭＯＳトランジスタＴ８は次第に強くターンオンされ、第２補正信号Ｂの印加されるＮＭＯＳトランジスタＴ６は次第に遅くターンオンされる。

第１補正信号および第２補正信号Ａ、Ｂの入力されるトランジスタＴ６、Ｔ８がなければ、デューティ比補正部１０３は、主クロックＣＬＫＩＮが入力されて副クロックＣＬＫＯＵＴＢを出力し、副クロックＣＬＫＩＮＢが入力されて主クロックＣＬＫＯＵＴを出力する。しかし、第１補正信号ＡがトランジスタＴ８を強くターンオンさせることから、主クロックＣＬＫＯＵＴはハイレベル区間が増加する。そして、第２補正信号ＢがトランジスタＴ６を弱くターンオンさせることから、副クロックＣＬＫＯＵＴＢはローレベル区間が増加する。

したがって、デューティ比補正部１０３は、デューティ比の補正された主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢを出力する。

一般的なモードの場合よりＤＲＡＭのセルフリフレッシュ（ｓｅｌｆ−ｒｅｆｒｅｓｈ）モード、または多くの電源が印加される初期パワーアップ（ｐｏｗｅｒ−ｕｐ）のときのような特別な場合は、一般的なモードより更に早くデューティ比が補正されることがシステム性能の維持にとって重要である。

しかし、従来のデューティ比補正回路において、デューティ比補正速度は一定していた。すなわち、初期パワーアップのとき、またはセルフリフレッシュモードのように特別な場合も、デューティ比補正速度は一般的なモードと同じであった。セルフリフレッシュモード、または初期パワーアップのときのためにデューティ比補正速度を高く設定する場合、デューティ比の補正時間は減少することができるが、特に早いデューティ比補正速度を必要としない一般的なモードの場合も高いロック速度を有することにより、これはシステムの不安定を引き起こして高いジッタを誘発する問題がある。

本発明は、前述した問題点を解決するために提案されたものであって、デューティ比補正回路のデューティ比検知速度を固定せずに、必要に応じて調整することによって、速いデューティ比の補正が必要な場合はデューティ比検知速度を増加させ、必要でない場合はデューティ比検知速度を減少させるデューティ比補正回路を提供することにある。

本発明の一実施形態に係る本発明の補正回路は、検知速度制御信号によりデューティ比検知速度が調整され、クロックのデューティ比を検知して補正信号を出力するデューティ比検知部と、前記補正信号に応答して前記クロックのデューティ比を調整するデューティ比補正部とを備える。

前記デューティ比検知部が、主クロックおよび副クロック各々に応答して充電／放電され、イネーブルされる前記補正信号を生成し、自体に流れる電流量は前記検知速度制御信号により調整される。

前記デューティ比検知部が、主クロックに応答して充電／放電される第１電荷保存部と、副クロックに応答して充電／放電される第２電荷保存部とを備え、前記第１電荷保存部および第２電荷保存部の各々の電荷量に応答してイネーブルされる前記補正信号を出力し、前記第１電荷保存部および第２電荷保存部の充電容量は、前記検知速度制御信号により調整される。

本発明の他の実施形態に係る補正回路は、検知速度制御信号によりデューティ比検知速度が調整され、主クロックおよび副クロックの立上りエッジの間幅を検知して補正信号を出力するデューティ比検知部と、前記補正信号に応答して前記主クロックと前記副クロックとの位相差が１８０度になるよう補正する補正部とを備える。

本発明の一実施形態によると、デューティ比補正回路のデューティ比補正速度を増加する必要がある場合、デューティ比検知速度を増加させることができるため、システムの性能が維持できる効果があり、必要でない場合には本来のデューティ比検知速度を維持することによって、速いデューティ比補正速度による不安定性およびジッタが減少される効果がある。

従来技術に係るデューティ比補正回路である。 本発明の一実施形態に係るデューティ比補正回路のブロック図である。 図２のデューティ比検知部の第１詳細構成図である。 図２のデューティ比検知部の第２詳細構成図である。 図３Ａ、３Ｂのデューティ比検知部に印加される検知信号を生成する検知信号発生部の詳細構成図である。 本発明の一実施形態に係る動作を図示したタイミングダイヤグラムである。 検知速度制御信号を一定時間の間に生成する検知速度制御信号調整部の詳細構成図である。 本発明の他の一実施形態に係るデューティ比補正回路のブロック図である。 図７のクロックエッジパルス発生部の詳細構成図である。 図７のコード信号発生部の詳細構成図である。 図７の補正部の詳細構成図である。 図７のデューティ比補正回路の動作を説明するためのタイミングダイヤグラムである。 本発明の他の一実施形態に係るデューティ比補正回路のブロック図である。 図１２のクロックエッジパルス発生部の詳細構成図である。 図１２のデューティ比検知部の詳細構成図である。

以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できるように詳説するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。

図２は、本発明の一実施形態に係るデューティ比補正回路のブロック図である。

同図に示すように本発明は、検知速度制御信号ＢＷによりデューティ比検知速度を調整し、主クロックおよび副クロックＣＬＫＩＮ、ＣＬＫＩＮＢのデューティ比を検知して補正信号Ａ、Ｂを出力するデューティ比検知部２０１、および補正信号Ａ、Ｂに応答してクロックＣＬＫＩＮ、ＣＬＫＩＮＢのデューティ比を調整するデューティ比補正部２０２を備える。

本発明におけるデューティ比検知速度は、補正信号Ａ、Ｂがイネーブルされる速度を意味する。

そして、主クロックおよび副クロックＣＬＫＩＮ、ＣＬＫＩＮＢは、デューティ比補正部２０２に入力されるデューティ比がずれたクロック信号であり、主クロックおよび副クロックＣＬＫＩＮ、ＣＬＫＩＮＢは、デューティ比補正部２０２から出力されるクロックにデューティ比が補正されたクロック信号である。

従来技術とは異なり、本発明の一実施形態に係るデューティ比補正回路は、検知速度制御信号ＢＷが印加される。デューティ比検知部２０１は、主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢの各々に応答して充電／放電し、かつイネーブルされる補正信号Ａ、Ｂを生成し、また、デューティ比検知部２０１に流れる電流量は、検知速度制御信号ＢＷにより調整される。すなわち、検知速度制御信号ＢＷは、デューティ比検知部２０１に流れる電流量を調整することによって、デューティ比検知部２０１のデューティ比検知速度を制御する。ここで、主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢは互いに反転された関係として、デューティ比補正回路は、デューティ比の補正された主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢを出力する。

デューティ比検知部２０１は、主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢの各々に応答して充電／放電し、かつイネーブルされる補正信号Ａ、Ｂを出力するためにデューティ比検知部２０１に流れる電流量が調整されると、充電／放電の速度が調整されてデューティ比検知速度、すなわち、デューティ比補正信号がイネーブルされる速度を調整することができる。

詳説すると、デューティ比検知部２０１に流れる電流量が増加すると電荷量が増加することから、充電／放電の速度が速くなる。そして、充電／放電の速度が速くなると、補正信号が更に速くイネーブルされる。これはデューティ比検知速度が速くなったことを意味し、デューティ比補正部２０２は、補正信号のレベル遷移を認知してデューティ比を補正する。

このとき、デューティ比検知部２０１に流れる電流量は、検知速度制御信号ＢＷにより制御される。

検知速度制御信号ＢＷは、パワーアップ信号またはセルフリフレッシュ信号になり得る。

図１で説明した通り、従来技術のデューティ比補正部１０３は、デューティ比検知部１０１の補正信号Ａ、Ｂが入力されてデューティ比を補正し、このときデューティ比検知部１０１は、常に一定のデューティ比検知速度を有する。したがって、半導体装置のパワーアップ時、またはセルフリフレッシュモードのようにデューティ比補正速度を増加させる必要がある場合、すなわち検知速度増加モードにおいてもデューティ比補正回路は常に一定のデューティ比検知速度を有していた。

したがって、本発明においては、パワーアップ信号またはセルフリフレッシュ信号を検知速度制御信号ＢＷとして入力し、半導体装置のパワーアップ時、またはセルフリフレッシュモードの場合、デューティ比検知部２０１に流れる電流量を増加させることで、デューティ比検知速度を増加させることができるようにすることによって、本発明の目的を達成するようにした。

図３Ａは、図２のデューティ比検知部２０１の第１詳細構成図である。

同面に示すように本発明の一実施形態に係るデューティ比検知部２０１Ａは、クロックＣＬＫＯＵＴ、ＣＬＫＯＵＴＢのデューティ比に応じて補正信号Ａ、Ｂを生成する充電／放電部３０５と、デューティ比検知部２０１Ａの出力端に接続されて充電／放電し、補正信号Ａ、Ｂの論理レベルの遷移速度を調整する電荷保存部３０７、３０９と、検知速度制御信号ＢＷに応答してデューティ比検知部２０１Ａに流れる電流量を調整することにより電荷保存部３０７、３０９の充電／放電の速度を調整する検知速度調整部３０３と、検知信号ＥＮに対応して補正信号Ａ、Ｂをハイレベルにリセットさせるリセット部３１１と、検知信号ＥＮに対応してデューティ比検知部２０１Ａを活性化する活性化部３１３とを備える。

図面に示すように、デューティ比検知部２０１Ａは、図１のデューティ比検知部１０１に検知速度調整部３０３が加えられて構成される。検知速度調整部３０３は、検知速度制御信号ＢＷに応答してターンオンされ、ターンオンされるときデューティ比検知部２０１Ａに流れる電流量を増加させるトランジスタＴ１０を備える。検知速度制御信号ＢＷに応答してターンオンされるトランジスタＴ１０は、電源電圧ＶＤＤによりターンオンされるトランジスタＴ１１に並列接続されているが、活性化部３１３にも並列接続され得る。

デューティ比検知速度の増加は、デューティ比検知部２０１Ａに流れる電流量を調整することによって行われる。図１で説明したように、補正信号Ａ、Ｂは、主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢにより第１電荷保存部および第２電荷保存部３０７、３０９が充電／放電されて遷移するために徐々に遷移する。このとき、デューティ比検知部２０１に流れる電流量を増加させると、第１電荷保存部および第２電荷保存部３０７、３０９に電荷が更に早く充電できるため、充電／放電の速度が速くなる。したがって、補正信号Ａ、Ｂのレベルは更に速く遷移することから、デューティ比検知部２０１Ａの検知速度が速くなる。

より詳説すると、検知速度増加モード（パワーアップ時およびセルフリフレッシュモード）のとき、検知速度制御信号ＢＷが検知速度調整部３０３のＮＭＯＳトランジスタＴ１０をターンオンさせる。ＮＭＯＳトランジスタＴ１０は、電源電圧ＶＤＤが印加されるＮＭＯＳトランジスタＴ１１と並列に接続され、かつＮＭＯＳトランジスタＴ１０がターンオンするとき電流が流れるパス（ＰＡＴＨ）が増加し、デューティ比検知部２０１に流れる電流量を増加させる。

したがって、第１電荷保存部および第２電荷保存部３０７、３０９の充電／放電の速度が速くなって検知速度が増加することで補正信号Ａ、Ｂのレベル遷移が速くなり、これによりデューティ比補正速度が速くなる。デューティ比補正部２０２は、補正信号Ａ、Ｂが入力されてクロックのデューティ比を補正する。

デューティ比補正部２０２は、図１のデューティ比補正部１０３のように補正信号Ａ、Ｂのレベル遷移の程度に応じて動作するか、または補正信号Ａ、Ｂが互いに反対のレベルに遷移したか否かを認知して動作することができる。

このとき、検知速度制御信号ＢＷとして、前述したセルフリフレッシュモード信号またはパワーアップのときの信号は、デューティ比検知部２０１Ａを検知速度増加モードに切り換えて検知速度を増加させる制御信号である。前記検知速度増加モードのとき、検知速度増加信号ＢＷは、デューティ比検知部２０１Ａに流れる電流量を増加させ、補正信号Ａ、Ｂが更に速く遷移できるようにする。したがって、前記検知速度増加モードの場合はデューティ比検知速度が増加し、前記検知速度増加モードでない場合はデューティ比補正回路は既存のデューティ比検知速度を有する。

図３Ｂは、図２のデューティ比検知部２０１の第２詳細構成図である。

図３Ａとは異なって、図３Ｂのデューティ比検知部２０１Ｂは、主クロックＣＬＫＯＵＴに応答して充電／放電する第１電荷保存部３１５と、副クロックＣＬＫＯＵＴＢに応答して充電／放電する第２電荷保存部３１７とを備え、第１電荷保存部および第２電荷保存部３１５、３１７の各々の電荷量に応答してイネーブルされる補正信号Ａ、Ｂを出力し、第１電荷保存部および第２電荷保存部３１５、３１７の充電容量は検知速度制御信号ＢＷにより調整される。

この場合、デューティ比検知速度の増加は、デューティ比検知部２０１Ｂの第１電荷保存部および第２電荷保存部３１５、３１７の充電容量を調整することによって行われる。第１電荷保存部および第２電荷保存部３１５、３１７の充電容量が減少すると、第１電荷保存部および第２電荷保存部３１５、３１７が電荷を更に多く保存できないことから、補正信号Ａ、Ｂの論理レベルは更に速く遷移する。すなわち、デューティ比検知部２０１Ｂの検知速度が速くなり、デューティ比補正部２０２においてデューティ比補正速度も増加する。

同図に示すように、デューティ比検知部２０１Ｂは、詳細にクロックＣＬＫＯＵＴ、ＣＬＫＯＵＴＢのデューティ比に応じて情報信号Ａ、Ｂを生成する充電／放電部３２１と、デューティ比検知部２０１Ｂの出力端に接続されて充電／放電し、補正信号Ａ、Ｂの論理レベルの遷移速度を調整する第１電荷保存部および第２電荷保存部３１５、３１７と、検知速度制御信号ＢＷに応答して第１電荷保存部および第２電荷保存部３１５、３１７の充電容量を調整することによってデューティ比検知部２０１Ｂの検知速度を調整する検知速度調整部３１９と、検知信号ＥＮに対応して補正信号Ａ、Ｂをハイレベルにリセットするリセット部３２３と、検知信号ＥＮに対応してデューティ比検知部２０１Ｂを活性化する活性化部３２５とを備える。

図３Ｂのデューティ比検知部２０１Ｂは、図３Ａのように検知速度調整部３１９を備えているが、その構成は異なる。検知速度調整部３１９は、検知速度制御信号ＢＷに応答してターンオフされ、ターンオフのとき第１電荷保存部および第２電荷保存部３１５、３１７の充電容量を減少させるＰＭＯＳトランジスタＴ１２から構成される。また、第１電荷保存部および第２電荷保存部３１５、３１７が検知速度調整部３１９によって接続を切ることのできる並列に接続された２つのキャパシタから構成される点が異なる。

検知速度増加モードのとき、検知速度制御信号ＢＷが検知速度調整部３１９のＰＭＯＳトランジスタＴ１２をターンオフさせ、第１電荷保存部および第２電荷保存部３１５、３１７を構成する２つのキャパシタに接続が切れる。キャパシタは、並列接続のとき充電容量が増加することから、接続が切れると充電容量は減少する。したがって、第１電荷保存部および第２電荷保存部３１５、３１７は、前記キャパシタが並列に接続されているとき更に充電することのできる電荷の量が減少するため、補正信号Ａ、Ｂレベルの遷移が速くなり、デューティ比補正速度も速くなる。

図３Ａが、デューティ比検知部２０１Ａに流れる電流量を増加させ、第１電荷保存部および第２電荷保存部３０７、３０９の充電／放電の速度を増加させることでデューティ比検知部２０１の検知速度を増加させることとは異なって、図３Ｂのデューティ比検知部２０１Ｂは、第１電荷保存部および第２電荷保存部３１５、３１７の充電容量を減少させ、デューティ比検知部２０１の検知速度を増加させる。

図４は、図３Ａおよび図３Ｂのデューティ比検知部２０１Ａ、２０１Ｂに印加される検知信号ＥＮを生成する検知信号発生部４０１の回路図である。

デューティ比補正部２０２の動作方式がデジタルの場合、すなわち、デューティ比補正部２０２が補正信号Ａ、Ｂレベルの遷移可否を検知して動作する場合は、補正信号Ａ、Ｂのリセットが必要である。したがって、補正信号Ａ、Ｂのレベルの遷移速度が速くなった後、検知信号ＥＮの周期を減少させるとリセットが速くなり、したがって、デューティ比検知速度を更に増加させ得る。補正信号Ａ、Ｂレベルの遷移可否を検知して動作する過程については後述する図９の説明を参照する。

検知信号発生部４０１は、検知速度制御信号ＢＷに応答してイネーブル区間が減少した検知信号ＥＮを出力し、それによってデューティ比検知速度が速くなると補正信号Ａ、Ｂレベルの遷移速度が速くなる。したがって、デューティ比補正部２０２が補正信号Ａ、Ｂレベルの遷移可否を更に速く認知することができる。その後、補正信号Ａ、Ｂをハイレベルにリセットすることにより補正信号Ａ、Ｂの次のレベルの遷移を認知することができる。検知信号発生部４０１は、補正信号Ａ、Ｂのリセットを更に速くし、検知動作を更に速く行えるように検知信号ＥＮの周期を減少、つまり周波数を増加させる。すなわち、補正信号Ａ、Ｂのレベルの遷移速度が速くなった分だけ検知信号ＥＮのイネーブル区間を減少すると更に速くデューティ比を検知することができる。

検知信号発生部４０１は、一定の周波数を有する検知信号ＥＮを発生する発振器４０３、および検知速度制御信号ＢＷに応答して前記検知信号ＥＮの周波数を増加させて出力する周波数制御機４０５を備える。

検知速度制御信号ＢＷがローレベルにディセーブルされた場合、周波数制御機４０５のＰＭＯＳトランジスタをターンオンする。この場合、発振器４０３のインバータとＮＡＮＤゲートとの全てが使用される。したがって、発振器４０３によりハイレベルおよびローレベルを周期的に繰り返す前記一定の周波数の検知信号ＥＮ＿１が出力される。

検知速度制御信号ＢＷがハイレベルにイネーブルされた場合、周波数制御機４０５のＮＭＯＳトランジスタをターンオンする。この場合、発振器４０３のインバータおよびＮＡＮＤゲートのうちの一部のみが使用される。したがって、検知速度制御信号ＢＷがディセーブルされた場合の検知信号ＥＮ＿１の周波数よりも増加した周波数を有する検知信号ＥＮ＿２が生成される。すなわち、検知信号ＥＮ＿２のイネーブル区間が検知信号ＥＮ＿１のイネーブル区間よりも減少する。

したがって、デューティ比検知部２０１Ａ、２０１Ｂは、検知速度制御信号ＢＷがディセーブルされた場合は検知信号ＥＮ＿１を使用し、イネーブルされた場合は検知信号ＥＮ＿２を使用することによって、検知速度増加モード時に検知速度を増加させることができる。検知速度制御信号ＢＷがハイレベルにイネーブルされた場合に第１パスゲート４０７をターンオンさせて第２パスゲート４０９をターンオフさせることで、検知信号発生部４０１は検知信号ＥＮ＿２を出力する。検知速度制御信号ＢＷがローレベルにディセーブルされた場合、第１パスゲート４０７をターンオフさせて第２パスゲート４０９をターンオンさせることで、検知信号発生部４０１は検知信号ＥＮ＿１を出力する。

一方、本発明の他の実施形態によると、検知信号発生部４０１は、一定周期の検知信号ＥＮを発生する発振器４０３で構成されず、補正信号Ａ、Ｂのレベルの遷移を検知した後、直ちに補正信号Ａ、Ｂをリセットする検知信号ＥＮを生成するよう構成され得る。

図５は、検知信号の周波数に係る補正信号の波形図である。

同図に示すように、検知速度増加モードでない場合も補正信号Ａ、Ｂは、互いに反対のレベルに遷移し、検知信号ＥＮも周期的にイネーブルおよびディセーブルされる。検知信号ＥＮがディセーブルされた場合、補正信号Ａ、Ｂはハイレベルにリセットされる。補正信号Ａは実線、補正信号Ｂは点線で表示されている。

検知速度増加モードの場合、補正信号Ａ、Ｂは、検知速度調整部３０３、３１９によりレベルの遷移速度が増加する。すなわち、補正信号Ａ、Ｂは更に短い時間内で互いに反対のレベルに遷移する。検知信号発生部４０１は、更に短い周期でイネーブルおよびディセーブルされる検知信号ＥＮを出力する。補正信号Ａ、Ｂが短い時間内で反対のレベルに遷移した分だけ更に速く補正信号Ａ、Ｂをリセットしてデューティ比検知過程を進行することによって、デューティ比検知部２０１Ａ、２０１Ｂでデューティ比検知速度が更に高まり得る。

図６は、検知速度制御信号ＢＷを一定時間の間に生成する検知速度制御信号生成部６０１の回路図である。

検知速度制御信号生成部６０１は、検知速度増加モードの場合、一定時間の間にデューティ比検知部２０１Ａ、２０１Ｂのデューティ比検知速度を増加させる検知速度制御信号ＢＷを出力する役割を果たす。すなわち、検知速度制御信号生成部６０１は、検知速度増加モードに切り換えるとき、デューティ比検知部２０１Ａ、２０１Ｂの検知速度を前記一定時間の間に増加させる役割を果たす。

図面に示すように、検知速度増加モード情報を有する第１パルス信号を発生するパルス発生器６０３と、第１パルス信号によりハイレベルにセットされてシフトされる、前記一定時間の間に検知速度制御信号ＢＷを発生するシフトレジスタ６０５と、第１パルス信号をシフトレジスタ６０５に伝達するＮＡＮＤゲート６１１ないし６１４とを備える。

このとき、前記シフトレジスタは、Ｄ−フリップフロップ（ＤＦＦ）を備えて構成され得る。

パワーアップ信号ＰＷＲＵＰの入力時、パワーアップパルス発生器６０７により検知速度増加モード情報を有するローレベルのパルスが発生する。このとき、セルフリフレッシュ信号ＳＲＥＦはローレベルであって、したがって、セルフリフレッシュパルス発生器６０９により引続きハイレベルのパルスが出力される。したがって、ＮＡＮＤゲート６１１ないし６１４の出力信号はハイレベルを有し、シフトレジスタ６０５のフリップフロップ６１５ないし６１８のＳ端子にＳＥＴ信号として入力される。すると、シフトレジスタ６０５は、主クロックＣＬＫＯＵＴにより右側にシフトされつつ、ハイレベルの信号を出力する。このとき、ハイレベルの信号の出力回数はシフトされる回数に応じて決定され、４つのフリップフロップ６１５ないし６１８を用いて４回シフトされるシフトレジスタ６０５が使用されたことから、デューティ比補正部２０２が出力する主クロックＣＬＫＯＵＴの４周期の間に検知速度制御信号ＢＷはハイレベルにイネーブルされる。

一方、ハイレベルのセルフリフレッシュ信号ＳＲＥＦの入力時、セルフリフレッシュパルス発生器６０９によって検知速度増加モード情報を有するローレベルのパルスが発生する。このとき、パワーアップ信号ＰＷＲＵＰはローレベルであり、したがって、パワーアップパルス発生器６０７にハイレベルのパルスが出力される。それによりＮＡＮＤゲート６１１は、一方の入力端に印加されたハイレベルの電源電圧ＶＤＤおよび他の入力端に印加されたハイレベルのパワーアップパルス発生器６０７の出力によりローレベルの信号を出力する。このとき、ハイレベルのパワーアップパルス発生器６０７の出力およびハイレベルのセルフリフレッシュパルス発生器６０９の出力により、ＮＡＮＤゲート６１２ないし６１４の出力信号はハイレベルを有し、シフトレジスタ６０５のフリップフロップ６１６ないし６１８にはＳＥＴ信号が入力される。パワーアップ信号の入力時とは異なって、セルフリフレッシュ信号は、３つのＮＡＮＤゲート６１２ないし６１４にのみ入力され、よって、３つのフリップフロップ６１６ないし６１８のみを用いて３回のシフトが引き起こる。

ここで、前記シフト回数は、検知速度制御信号生成部６０１の設計に応じて多様に設定され得ることで、本発明の一実施形態では一例を挙げたにすぎない。

パワーアップ信号ＰＷＲＵＰおよびセルフリフレッシュ信号ＳＲＥＦが印加されない場合は、パルス発生器６０３の２つの出力信号の論理レベルがハイレベルを有するため、ＮＡＮＤゲート６１１ないし６１４の出力のすべてがローレベルを有するようになって、フリップフロップ６１５ないし６１８にＳＥＴ信号が入力されない。シフトレジスタ６０５には、接地電圧ＶＳＳが印加されるため、ＳＥＴ信号が入力されない場合、検知速度制御信号ＢＷはローレベルにディセーブルされる。

図７は、本発明の他の実施形態に係るデューティ比補正回路のブロック図である。

同図に示すように本発明は、デューティ比検知部７０１およびデューティ比補正部７０３を備える。デューティ比検知部７０１は、図２のデューティ比検知部２０１の主クロックＣＬＫＯＵＴと副クロックＣＬＫＯＵＴＢとの立上りエッジ間の幅に対応し、基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢを発生するクロックエッジパルス発生部７０５を更に備えて構成される。本実施形態において、主クロックＣＬＫＩＮとは、基準クロック信号ＩＣＬＫの立上りエッジ情報を有するパルス形態の信号であり、副クロックＣＬＫＩＮＢとは、基準クロック信号ＩＣＬＫの立下りエッジ情報を有するパルス形態の信号である。

すなわち、基準クロック信号ＩＣＬＫは、前記主クロックの立上りエッジでイネーブルされ、前記副クロックの立上りエッジでディセーブルされるクロック信号である。

前述した通りに、主クロックＣＬＫＩＮおよび副クロックＣＬＫＩＮＢを使用する理由は、ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）同期式メモリ装置の場合、基準クロック信号ＩＣＬＫの立上りエッジおよび立下りエッジでデータを入出力することから、基準クロック信号ＩＣＬＫの立上りエッジおよび立下りエッジの情報を有する信号のみを使用してもデータの入出力には問題がないためである。

デューティ比補正部７０３は、主クロックＣＬＫＩＮおよび副クロックＣＬＫＩＮＢに相異なる遅延を与えて、位相差が１８０度になるよう補正する。図２のデューティ比補正回路と大きな相違点はないものの、基準クロック信号ＩＣＬＫの立上りエッジ情報を有する主クロックＣＬＫＩＮおよび基準クロック信号ＩＣＬＫの立下りエッジ情報を有する副クロックＣＬＫＩＮＢを利用し、デューティ比補正部７０３が、主クロックＣＬＫＯＵＴと副クロックＣＬＫＯＵＴＢとの位相差を１８０度に補正するという点が違う。したがって、主クロックＣＬＫＩＮおよび副クロックＣＬＫＩＮＢを基準クロック信号ＩＣＬＫに還元させてデューティ比補正の過程を進行する。

図７の実施形態は、主クロックＣＬＫＩＮおよび副クロックＣＬＫＩＮＢの立上りエッジが１８０度の位相差を有するようにした発明、またはデューティ比補正回路であるとみなすことができる。その理由は、デューティ比が５０％になるということは、クロック信号と反転されたクロック信号の立上りエッジが１８０度の位相差を有すると説明できるからである。したがって、図７の実施形態はデューティ比を５０％に補正するのではないものの、主クロックＣＬＫＩＮと副クロックＣＬＫＩＮＢとの立上りエッジが１８０度の位相差を有するよう補正する点で、デューティ比補正回路であるとみなすことができる。

クロックエッジパルス発生部７０５が、主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢの基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢを生成すると、デューティ比検知部２０１は、基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢのデューティ比を検知する。デューティ比検知部２０１は、デューティ比を検知した後、補正信号Ａ、Ｂを出力する。このとき、検知速度増加モードの場合、検知速度調整部３０３によりデューティ比検知部２０１に流れる電流量を増加させ、デューティ比検知部２０１の検知速度を増加させる。

本実施形態では、デューティ比補正部７０３が図３において説明したように、補正信号Ａ、Ｂが反対のレベルに遷移したか否かを認知し、発生した２進コードによりデジタルに調整される。したがって、コード信号発生部７０９が加えられるとともに、検知信号発生部４０１によってデューティ比検知速度は更に増加する。

コード信号発生部７０９は、補正信号Ａ、Ｂが入力されて補正信号Ａ、Ｂの論理レベルが反対に遷移したことを認知し、第２パルス信号を発生する。そして、コード信号発生部７０９は、第２パルス信号でカウンタをカウントして補正信号Ａ、Ｂを２進コードに変換する。これは補正部７０７との関係において遅延を調整するためにトランジスタ（図１０で後述）をターンオンおよびターンオフするためである。

図８は、図７のクロックエッジパルス発生部７０５の詳細構成図である。

同図に示すように本発明は、主クロックＣＬＫＯＵＴが入力され、基準クロック信号の立上りエッジ情報を抽出するために主クロックＣＬＫＯＵＴの立上りエッジで立上りパルス信号を発生する第１信号入力部８０１と、副クロックＣＬＫＯＵＴＢが入力され、基準クロック信号の立下りエッジ情報を抽出するために副クロックＣＬＫＯＵＴＢの立上りエッジで立下りパルス信号を発生する第２信号入力部８０２と、第１信号入力部および第２信号入力部８０１、８０２のパルス信号の情報を用いて基準クロック信号および反転された基準クロック信号を出力する信号出力部８０３とを備える。

なお、第１信号入力部８０１は、主クロックＣＬＫＯＵＴおよびデューティ比補正イネーブル信号ＤＣＣＥＮが入力される第１ＮＡＮＤゲート端８０４と、第１ＮＡＮＤゲート端８０４の出力信号が入力されてローレベルの立上りパルス信号を生成する立上りパルス発生器８０６とを備える。第２信号入力部８０２は、副クロックＣＬＫＯＵＴＢおよびデューティ比補正イネーブル信号が入力される第２ＮＡＮＤゲート端８０５と、第２ＮＡＮＤゲート端８０５の出力信号が入力されてローレベルの立下りパルス信号を生成する立下りパルス発生器８０７とを備える。信号出力部８０３は、前記立上りおよび立下りパルス信号が入力される第１インバータおよび第２インバータ８０９、８１１と、第１インバータおよび第２インバータの出力信号の論理レベルを維持する第１ラッチおよび第２ラッチ８１３、８１５と、第１ラッチおよび第２ラッチ８１３、８１５の出力信号を反転する第３インバータおよび第４インバータ８１７、８１９とを備える。

主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢは、各々のデューティ比補正イネーブル信号ＤＣＣＥＮ、ＤＣＣＥＮＢと共に第１ＮＡＮＤゲート端および２ＮＡＮＤゲート端８０４、８０５を介してパルスを発生させる立上りおよび立下りパルス発生器８０６、８０７に入力される。立上りおよび立下りパルス発生器８０６、８０７は、主クロックＣＬＫＯＵＴおよび副クロックＣＬＫＯＵＴＢの立上りエッジでローレベルの立上りおよび立下りパルス信号を生成する。まず、主クロックＣＬＫＯＵＴの立上りエッジで第１インバータ８０９のＰＭＯＳトランジスタおよび第２インバータ８１１のＮＭＯＳトランジスタがターンオンされる。

したがって、第１ラッチ８１３および第３インバータ８１７を介して基準クロック信号ＩＣＬＫは、ハイレベル信号として出力され、第２ラッチ８１５および第４インバータ８１９を介した反転された基準クロック信号ＩＣＬＫＢは、ローレベル信号として出力される。その後、副クロックＣＬＫＯＵＴＢの立上りエッジで第１インバータ８０９のＮＭＯＳトランジスタおよび第２インバータ８１１のＰＭＯＳトランジスタがターンオンされる。したがって、基準クロック信号ＩＣＬＫはローレベル信号として出力され、反転された基準クロック信号ＩＣＬＫＢはハイレベル信号として出力される。

すなわち、クロックエッジパルス発生部７０５は、基準クロック信号ＩＣＬＫの立上りエッジの情報を有する主クロックＣＬＫＯＵＴの立上りエッジから基準クロック信号ＩＣＬＫの立下りエッジの情報を有する副クロックＣＬＫＯＵＴＢの立上りエッジまでハイレベルの信号を出力し、副クロックＣＬＫＯＵＴＢの立上りエッジから主クロックＣＬＫＯＵＴの立上りエッジまでローレベルの信号を出力することによって、基準クロック信号ＩＣＬＫを生成する。したがって、主クロックＣＬＫＯＵＴと副クロックＣＬＫＯＵＴＢとの立上りエッジの位相差が１８０度にならなければ、立上りパルス信号ＩＣＬＫおよび立下りパルス信号ＩＣＬＫＢのハイレベルおよびローレベルの区間の幅が異なってしまう。

ここで、第１ラッチおよび第２ラッチ８１３、８１５は、主クロックＣＬＫＯＵＴの立上りエッジと副クロックＣＬＫＯＵＴＢの立上りエッジとの間で基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢのレベルを維持する役割を果たす。

図９は、図７のコード信号発生部７０９の詳細構成図である。

補正信号Ａ、Ｂの論理レベルが反対になると、これを認知したＸＯＲ部９０１の出力は、ローレベルからハイレベルになる。前記ハイレベル信号は第２パルス発生部９０３を介して、ハイレベルのパルス信号ＣＮＴ＿ＣＬＫが生成される。パルス信号ＣＮＴ＿ＣＬＫは、アップダウンカウンタ９０５および検知速度制御信号副生成部６０１に入力される。アップダウンカウンタ９０５は、入力信号ＩＮＣに応じてアップダウンを決定し、入力されるパルス信号ＣＮＴ＿ＣＬＫの立上りエッジでトリガしてカウントする。アップダウンカウンタ９０５は２進コードの補正信号ＣＯＤＥ＜０：２＞を出力し、２進コードの補正信号ＣＯＤＥ＜０：２＞は補正部７０７に入力され、トランジスタ（図１０で後述）をターンオンおよびターンオフさせる。

図６の検知速度制御信号生成部６０１に入力されるパルス信号ＣＮＴ＿ＣＬＫに応答してシフトレジスタ６０５はシフト動作を行う。

本発明では、３ビットのアップダウンカウンタを使用したが、これはコード信号発生部７０９の設計に応じて多様に使用し得る。

図１０は、図７の補正部７０７の詳細構成図である。

主クロックＣＬＫＩＮを通過させる多数の並列接続遅延部１００１ないし１００３、および副クロックＣＬＫＩＮＢを通過させる多数の並列接続遅延部１００４ないし１００８を備えて構成されている。遅延部１００１ないし１００８は、２進コードの補正信号ＣＯＤＥ＜０：２＞およびその反転信号ＣＯＤＥＢ＜０：２＞により動作するインバータの構造である。第１遅延部および第５遅延部１００１、１００５のトランジスタは常にターンオンされ、第２遅延部、第３遅延部、第４遅延部、第６遅延部、第７遅延部、第８遅延部１００２、１００３、１００４、１００６、１００７、１００８のトランジスタは、コード信号発生部７０９の２進コードの補正信号ＣＯＤＥ＜０：２＞によりターンオンおよびターンオフされる。また、第２遅延部、第３遅延部、第４遅延部１００２、１００３、１００４および第６遅延部、第７遅延部、第８遅延部１００６、１００７、１００８は、互いに相補的な構造であって、例えば、第２遅延部１００２のトランジスタがターンオンされれば第６遅延部１００６のトランジスタはターンオフされる構造である。

２進コードの補正信号ＣＯＤＥ＜０：２＞に応じて動作する遅延部１００１ないし１００８の数が決定され、動作する遅延部１００１ないし１００８の個数に応じて駆動力に差が生じることで、遅延の差を誘発する。すなわち、動作する遅延部１００１ないし１００８の個数が多い方が駆動力が高く、そのため前記クロックが更に速く遷移する。これは、動作しない遅延部１００１ないし１００８の個数が多い方と相対的に遅延の差を誘発し、主クロックＣＬＫＩＮおよび副クロックＣＬＫＩＮＢの立上りエッジ間に位相差を１８０度で補正する。

例えば、主クロックＣＬＫＩＮの通過する遅延部１００１ないし１００４が副クロックＣＬＫＩＮＢの通過する遅延部１００５ないし１００８よりも多く動作する場合、図面に示すように主クロックＣＬＫＯＵＴが副クロックＣＬＫＯＵＴＢよりも速く遷移する。

図１１は、図７のデューティ比補正回路の動作を説明するためのタイミングダイヤグラムである。

図面に示すように、主クロックＣＬＫＩＮと副クロックＣＬＫＩＮＢとの立上りエッジの位相差は１８０度にならない。したがって、図７および図８のクロックエッジパルス発生部７０５を通過するとデューティ比が５０％にならない基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢが生成される。その後、デューティ比検知部２０１を通過するが、基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢのデューティ比に応じて補正信号Ａ、Ｂは異なる論理レベルに遷移する。

図面に示すように、基準クロック信号ＩＣＬＫのハイレベル区間の幅がローレベル区間よりも狭いことから、第１補正信号Ａの論理レベルはハイレベルに、そして第２補正信号Ｂの論理レベルはローレベルに遷移する。

上記の場合、主クロックＣＬＫＩＮの遅延は減らす一方、副クロックＣＬＫＩＮＢの遅延は増加させることで、立上りエッジの位相差が１８０度になり得る。初期にアップダウンカウンタ９０５の初期値を０００に設定すると、補正部７０７で主クロックＣＬＫＩＮを通過させる遅延部１００２ないし１００４のトランジスタのすべてはターンオフされ、副クロックＣＬＫＩＮＢを通過させる遅延部１００６ないし１００８のトランジスタのすべてはターンオンされる。アップダウンカウンタ９０５の入力信号ＩＮＣにより２進コードの補正信号ＣＯＤＥ＜０：２＞は、００１、０１１、１１１のようにアップカウントされ、主クロックＣＬＫＩＮを通過させる遅延部９０２ないし９０４（図面には図示せず）のトランジスタは１つずつターンオンされ、副クロックを通過させる遅延部１００６ないし１００８のトランジスタは１つずつターンオフされる。すると、インバータの駆動力の差によって主クロックＣＬＫＩＮの遅延は減少し、副クロックＣＬＫＩＮＢの遅延は増加する。このような過程を介して主クロックＣＬＫＯＵＴと副クロックＣＬＫＯＵＴＢとの立上りエッジの位相差は減少して１８０度に達する。

図１２は、本発明の他の実施形態に係るデューティ比補正回路のブロック図である。

図７で説明したデューティ比補正回路にオフセット補正回路が加えられたものである。半導体装置が精密に製造されても半導体装置内のプロセス、電圧レベル、および温度などの環境変数の変化に応じてオフセットが発生し得る。このような誤差は、半導体装置が高集積化されて高速化されるほど無視できない値となる。本発明は、このようなオフセットを補正することのできるデューティ比補正回路である。

クロックエッジパルス発生部１２０１は、オフセットを補正するために共通クロック信号ＯＳＣＬＫを受信して２つのパルス信号ＩＣＬＫ、ＩＣＬＫＢを作り出す。このとき、オフセット補正動作は、オフセット補正イネーブル信号ＩＣＣＥＮによりイネーブルされる。共通クロック信号ＯＳＣＬＫは、オフセットの存在有無を把握するため、第１信号入力部および第２信号入力部８０１、８０２に入力される信号である。

同じ共通クロック信号ＯＳＣＬＫを受信して基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢを作ることから、基準クロック信号と反転された基準クロック信号ＩＣＬＫ、ＩＣＬＫＢとの波形が同一であればオフセットが存在しないということであり、同一でなければオフセットが存在するということである。

デューティ比検知部１２０３は、基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢが入力されてデューティ比に対応する補正信号Ａ、Ｂを発生する。オフセットが存在しなければ、基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢの波形は同一、すなわち、パルス幅が同一であるため同じ補正信号Ａ、Ｂが作られる。しかし、オフセットが存在すれば、基準クロック信号ＩＣＬＫと反転された基準クロック信号ＩＣＬＫＢとのパルス幅に差があるため、同一でない補正信号Ａ、Ｂが作られる。

コードカウンタ１２０５は、オフセットが存在する場合、同一でない補正信号Ａ、Ｂの差を検知し、これを補正することのできる２進コード信号ＣＯＤＥ、ＣＯＤＥＢをデューティ比検知部１２０３に出力する。コードカウンタ１２０５は、補正信号Ａ、Ｂの差に応じて２進コード信号ＣＯＤＥ、ＣＯＤＥＢを増加または減少させ、補正信号Ａ、Ｂが同一またはバンバンエラー（ｂａｎｇ ｂａｎｇ ｅｒｒｏｒ）を有する値を有すると、２進コード信号ＣＯＤＥ、ＣＯＤＥＢを固定させる。２進コード信号ＣＯＤＥ、ＣＯＤＥＢは連続的な値ではないため、補正信号Ａ、Ｂを正確に一致させることは難しく、補正信号Ａ、Ｂがバンバンエラーを有するとオフセットが補正されたものと判断する。

一実施形態として、コードカウンタ１２０５は、当業者において広く知られた追跡型ＡＤコンバータで構成することができ、この場合、追跡型ＡＤコンバータはオフセットによる補正信号Ａ、Ｂの差を追跡し、補正信号Ａ、Ｂが同一またはバンバンエラーを有するまでアップダウンカウントを行なって２進コード信号ＣＯＤＥ、ＣＯＤＥＢを出力する。

デューティ比検知部１２０３は、２進コード信号ＣＯＤＥ、ＣＯＤＥＢにより補正信号Ａ、Ｂの各出力端側に流れる電流の量に差をおいて、補正信号Ａ、Ｂが同じ値またはバンバンエラーを有するようにしてオフセットを補正する。

オフセットの補正後、デューティ比の補正動作を行うが、このとき、前述した通りにセルフリフレッシュおよびパワーアップモードの場合は、早くデューティ比を補正する方が有利である。本発明ではこのような場合、検知速度制御信号ＢＷが検知速度調整部３０３および検知信号発生部４０１をイネーブルさせ、デューティ比検知部１２０３の検知速度を増加させる。

前記クロックエッジパルス発生部１２０１に入力されるオフセット補正イネーブル信号ＩＣＣＥＮは、オフセット補正動作活性化信号である。

図１３は、図１２のクロックエッジパルス発生部１２０１の回路図である。

図８のクロックエッジパルス発生部７０５の回路図にオフセットパルス発生部１３０１が加えられた形態である。

オフセット補正イネーブル信号ＩＣＣＥＮにより共通クロック信号ＯＳＣＬＫは、オフセットパルス発生部１３０１を介して第１インバータおよび第２インバータ８０９、８１１に入力される。オフセットパルス発生部１３０１は、クロックエッジパルス発生部１２０１の出力端、すなわち第１インバータおよび第２インバータ８０９、８１１の各々に同じ信号を印加し、基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢが共通クロック信号ＯＳＣＬＫのような形態のクロック信号を有する。

パスゲート部１３０３は、オフセット補正イネーブル信号ＩＣＣＥＮによりオフセット補正動作時、オフセット補正のために第３信号入力部１３０５の出力信号を通過させ、オフセット補正後は、デューティ比補正のために第１信号入力部および第２信号入力部８０１、８０２の出力信号を通過させる。

クロックエッジパルス発生部１２０１は、オフセットを補正した後、図８で説明したクロックエッジパルス発生部７０５のような方式でデューティ比を補正する。

図１４は、図１２のデューティ比検知部１２０３の回路図である。

図７のデューティ比検知部２０１の回路図にオフセット補正部１４０１が加えられた形態である。クロックエッジパルス発生部１２０１の基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢがオフセットによって一致しないとき、基準クロック信号と反転された基準クロック信号ＩＣＬＫ、ＩＣＬＫＢとを一致させてオフセットを補正するのは困難である。代りに、オフセットが存在する基準クロック信号ＩＣＬＫおよび反転された基準クロック信号ＩＣＬＫＢによる補正信号Ａ、Ｂを一致させることは、オフセットがない場合のような効果を招くことから、補正信号Ａ、Ｂを一致させることによってオフセットは補正され得る。

オフセット補正部１４０１は、デューティ比検知部１２０３の出力端に接続されたキャパシタ１４０７、１４０９の充電／放電速度を調整することでオフセットを補正する。例えば、反転された基準クロック信号ＩＣＬＫＢのハイレベル区間が、基準クロック信号ＩＣＬＫのハイレベル区間よりも広い場合、補正信号Ａ、Ｂに差が発生する。はじめに第２補正信号Ｂの論理レベルが更に下降されるため、副キャパシタ１４０９の充電／放電速度を遅くするためにオフセット補正部１４０１は、第２補正信号Ｂの出力端側の抵抗値を増加させてキャパシタ１４０９に流れる電流量を減少させる。反対に、オフセット補正部１４０１は、第１補正信号Ａの出力端側の抵抗値を減少させてキャパシタ１４０７に流れる電流量を増加させる。したがって、第１補正信号Ａのレベルの遷移速度は増加し、第２補正信号Ｂのレベルの遷移速度は減少し、補正信号Ａ、Ｂを一致またはバンバンエラーを有するようにしてオフセットを補正する。

本発明におけるオフセット補正部１４０１は、抵抗値を調整することのできる可変抵抗で構成され、２進コード信号ＣＯＤＥ、ＣＯＤＥＢに対応して可変抵抗の抵抗値を調整しながら電流量も調整し得る。

本発明は、たとえとして限定された実施形態および図面に基づいて説明されたが、本発明はこれに限定されず、本発明が属する技術分野における通常の知識を有する者によって本発明の技術思想および特許請求範囲の均等な範囲内で多様な修正および変形が可能であることはもちろんである。

Claims (20)

1. 検知速度制御信号によりデューティ比検知速度が調整され、クロックのデューティ比を検知して補正信号を出力するデューティ比検知部と、
   前記補正信号に応答して前記クロックのデューティ比を調整するデューティ比補正部と、
   を備えることを特徴とするデューティ比補正回路。
2. 前記補正信号は、主クロックおよび副クロック各々に応答して充電／放電されてイネーブルされ、自身に流れる電流量は前記検知速度制御信号により調整されることを特徴とする請求項１に記載のデューティ比補正回路。
3. 前記デューティ比検知部は、
   該デューティ比検知部の出力端に接続されて充電／放電され、かつ前記補正信号の論理レベルの遷移速度を調整する電荷保存部と、
   前記クロックのデューティ比に応じて前記電荷保存部を充電／放電し、かつ前記補正信号を生成する充電／放電部と、
   前記検知速度制御信号に応答して前記デューティ比検知部に流れる電流量を調整することによって、前記電荷保存部の充電／放電の速度を調整する検知速度調整部と、
   を備えることを特徴とする請求項２に記載のデューティ比補正回路。
4. 前記検知速度調整部は、前記検知速度制御信号がイネーブルされた場合、前記デューティ比検知部に流れる電流量を増加させることを特徴とする請求項３に記載のデューティ比補正回路。
5. 前記デューティ比検知部は、
   該デューティ比検知部をイネーブルする検知信号を生成し、かつ前記検知速度制御信号に応答して前記検知信号のイネーブル区間を減少させる検知信号発生部と、
   前記検知信号のディセーブル区間に前記補正信号をリセットさせるリセット部と、
   を更に備えることを特徴とする請求項２に記載のデューティ比補正回路。
6. 前記検知信号発生部は、
   一定の周波数を有する前記検知信号を発生する発振器と、
   前記検知速度制御信号に応答し、前記一定の周波数を増加させて前記検知信号を出力する周波数制御機と、
   を備えることを特徴とする請求項５に記載のデューティ比補正回路。
7. 検知速度増加モードの場合、一定時間の間前記デューティ比検知部の検知速度を増加させる前記検知速度制御信号を出力する検知速度制御信号調整部を更に備えることを特徴とする請求項２に記載のデューティ比補正回路。
8. 前記検知速度制御信号調整部は、
   前記検知速度増加モード情報を有する第１パルス信号を発生するパルス発生器と、
   前記第１パルス信号によりハイレベルにセットされてシフトされる前記一定時間の間に前記検知速度制御信号を発生するシフトレジスタと、
   を備えることを特徴とする請求項７に記載のデューティ比補正回路。
9. 前記デューティ比補正回路は、初期パワーアップ時に前記検知速度増加モードに切り換えることを特徴とする請求項７に記載のデューティ比補正回路。
10. 前記デューティ比補正回路は、セルフリフレッシュモード時に前記検知速度増加モードに切り換えることを特徴とする請求項７に記載のデューティ比補正回路。
11. 前記デューティ比検知部は、主クロックに応答して充電／放電される第１電荷保存部と、副クロックに応答して充電／放電される第２電荷保存部とを備え、前記第１電荷保存部および第２電荷保存部の各々の電荷量に応答してイネーブルされる前記補正信号を出力し、前記第１電荷保存部および第２電荷保存部の各々の充電容量は、前記検知速度制御信号により調整されることを特徴とする請求項１に記載のデューティ比補正回路。
12. 前記デューティ比検知部は、
    前記デューティ比検知部の出力端に接続して充電／放電され、かつ前記補正信号の論理レベルの遷移速度を調整する前記第１電荷保存部および第２電荷保存部と、
    前記クロックのデューティ比に応じて前記第１電荷保存部および第２電荷保存部の各々を充電／放電し、かつ前記補正信号を生成する充電／放電部と、
    前記検知速度制御信号に応答して前記第１電荷保存部および第２電荷保存部の各々の充電容量を調整することによって、前記デューティ比検知部の検知速度を調整する検知速度調整部と、
    を備えることを特徴とする請求項１１に記載のデューティ比補正回路。
13. 前記検知速度調整部は、前記検知速度制御信号がイネーブルされた場合、前記第１電荷保存部および第２電荷保存部の各々の充電容量を増加させることを特徴とする請求項１２に記載のデューティ比補正回路。
14. 前記デューティ比検知部は、
    前記デューティ比検知部をイネーブルする検知信号を生成し、かつ前記検知速度制御信号に応答して前記検知信号のイネーブル区間を減少させる検知信号発生部と、
    前記検知信号のディセーブル区間に前記補正信号をリセットさせるリセット部と、
    を更に備えることを特徴とする請求項１１に記載のデューティ比補正回路。
15. 前記検知信号発生部は、
    一定の周波数を有する前記検知信号を発生する発振器と、
    前記検知速度制御信号に応答し、前記一定の周波数を増加させて前記検知信号を出力する周波数制御機と、
    を備えることを特徴とする請求項１４に記載のデューティ比補正回路。
16. 検知速度制御信号によりデューティ比検知速度が調整され、主クロックおよび副クロックの立上りエッジの間幅を検知して補正信号を出力するデューティ比検知部と、
    前記補正信号に応答して前記主クロックと前記副クロックとの位相差が１８０度になるよう補正する補正部と、
    を備えることを特徴とするデューティ比補正回路。
17. 前記デューティ比検知部は、
    前記主クロックの立上りエッジでイネーブルされ、前記副クロックの立上りエッジでディセーブルされる基準クロック信号と、前記副クロックの立上りエッジでイネーブルされ、前記主クロックの立上りエッジでディセーブルされる反転された基準クロック信号とを生成するクロックエッジパルス発生部と、
    前記検知速度制御信号に応答して検知速度を調整し、前記基準クロック信号および反転された基準クロック信号に応答して前記補正信号を出力するデューティ比検知部と、
    を備えることを特徴とする請求項１６に記載のデューティ比補正回路。
18. 前記補正信号は、前記基準クロック信号および反転された基準クロック信号の各々に応答して充電／放電されてイネーブルされ、自身に流れる電流量は、前記検知速度制御信号により調整されることを特徴とする請求項１７に記載のデューティ比補正回路。
19. 前記デューティ比検知部は、前記基準クロック信号に応答して充電／放電される第１電荷保存部と、前記反転された基準クロック信号に応答して充電／放電される第２電荷保存部とを備え、前記第１電荷保存部および第２電荷保存部の各々の電荷量に応答してイネーブルされる補正信号を出力し、前記第１電荷保存部および第２電荷保存部の各々の充電容量は、前記検知速度制御信号により調整されることを特徴とする請求項１７に記載のデューティ比補正回路。
20. 前記デューティ比補正回路は、前記クロックエッジパルス生成部に同じ共通クロック信号を入力して出力信号を比較し、前記充電／放電の速度を各々独立的に調整して前記補正信号を同一にすることを特徴とする請求項１８または１９に記載のデューティ比補正回路。

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