KR20200145266A - 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치 - Google Patents

위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치 Download PDF

Info

Publication number
KR20200145266A
KR20200145266A KR1020190074042A KR20190074042A KR20200145266A KR 20200145266 A KR20200145266 A KR 20200145266A KR 1020190074042 A KR1020190074042 A KR 1020190074042A KR 20190074042 A KR20190074042 A KR 20190074042A KR 20200145266 A KR20200145266 A KR 20200145266A
Authority
KR
South Korea
Prior art keywords
clock signal
signal
rising
strobe
phase
Prior art date
Application number
KR1020190074042A
Other languages
English (en)
Inventor
박규태
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020190074042A priority Critical patent/KR20200145266A/ko
Priority to US16/705,512 priority patent/US11513553B2/en
Priority to TW108144695A priority patent/TWI826606B/zh
Priority to CN202010002482.XA priority patent/CN112118007B/zh
Publication of KR20200145266A publication Critical patent/KR20200145266A/ko
Priority to US17/975,010 priority patent/US11907009B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manipulation Of Pulses (AREA)
  • Dram (AREA)

Abstract

위상 감지 회로는 에지 트리거 회로, 스트로브 생성 회로 및 위상 감지기를 포함할 수 있다. 상기 에지 트리거 회로는 기준 클럭 신호 및 타겟 클럭 신호에 기초하여 폴링 클럭 신호 및 라이징 클럭 신호를 생성할 수 있다. 상기 스트로브 생성 회로는 상기 기준 클럭 신호와 상기 타겟 클럭 신호의 위상 관계에 기초하여 변화되는 펄스 폭을 갖는 폴링 스트로브 신호 및 라이징 스트로브 신호를 생성할 수 있다. 상기 위상 감지기는 상기 폴링 클럭 신호, 상기 라이징 클럭 신호, 상기 폴링 스트로브 신호 및 상기 라이징 스트로브 신호에 기초하여 위상 감지 신호를 생성할 수 있다.

Description

위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치 {PHASE DETECTION CIRCUIT, CLOCK GENERATION CIRCUIT AND SEMICONDUCTOR APPARATUS USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 클럭 생성 회로 및 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 외부 클럭 신호와 같은 시스템 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 상기 반도체 장치는 외부 장치와 동작 타이밍을 맞추거나 동작 마진을 확보하기 위해 상기 시스템 클럭 신호로부터 내부 클럭 신호를 생성할 수 있고, 상기 내부 클럭 신호를 생성하기 위한 클럭 생성 회로를 구비할 수 있다.
상기 클럭 생성 회로는 상기 시스템 클럭 신호의 위상을 변화시키거나 상기 시스템 클럭 신호의 주파수를 분주하여 상기 내부 클럭 신호를 생성할 수 있다. 또한, 상기 클럭 생성 회로는 서로 다른 위상을 갖는 복수의 내부 클럭 신호를 생성할 수 있다. 상기 클럭 생성 회로는 복수의 클럭 경로를 구비하여 상기 복수의 내부 클럭 신호를 생성할 수 있다. 상기 반도체 장치의 동작 신뢰성을 위해 상기 복수의 내부 클럭 신호는 일정한 위상 차이를 가져야 한다. 하지만, 상기 복수의 내부 클럭 신호는 서로 다른 클럭 경로를 통해 생성되기 때문에, 클럭 경로의 스큐에 의해 복수의 내부 클럭 신호 사이의 위상 차이가 달라질 수 있다.
본 발명의 실시예는 타겟 클럭 신호와 기준 클럭 신호에 기초하여 폴링 클럭 신호, 라이징 클럭 신호, 폴링 스트로브 신호 및 라이징 스트로브 신호를 생성하고, 상기 폴링 스트로브 신호 및 상기 라이징 스트로브 신호의 펄스 폭에 포함되는 상기 폴링 클럭 신호 및 상기 라이징 클럭 신호의 듀티 비를 감지하여 위상 제어 신호를 생성할 수 있는 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 위상 감지 회로는 기준 클럭 신호 및 타겟 클럭 신호에 기초하여 폴링 클럭 신호 및 라이징 클럭 신호를 생성하는 에지 트리거 회로; 제 1 시간 동안 인에이블되는 펄스를 갖는 폴링 스트로브 신호 및 제 2 시간 동안 인에이블되는 펄스를 갖는 라이징 스트로브 신호를 생성하고, 상기 제 1 및 제 2 시간은 상기 기준 클럭 신호와 상기 타겟 클럭 신호의 위상 관계에 기초하여 설정되는 스트로브 생성 회로; 및 상기 폴링 클럭 신호, 상기 라이징 클럭 신호, 상기 폴링 스트로브 신호 및 상기 라이징 스트로브 신호에 기초하여 위상 감지 신호를 생성하는 위상 감지기를 포함할 수 있다.
본 발명의 실시예에 따른 위상 감지 회로는 기준 클럭 신호 및 타겟 클럭 신호의 에지를 트리거링하여 폴링 클럭 신호 및 라이징 클럭 신호를 생성하는 에지 트리거 회로; 상기 폴링 클럭 신호의 한 주기 내의 상기 폴링 클럭 신호의 펄스 폭과 상기 라이징 클럭 신호의 한 주기 내의 상기 라이징 클럭 신호의 펄스 폭에 기초하여 변화되는 펄스 폭을 갖는 폴링 스트로브 신호 및 라이징 스트로브 신호를 생성하는 스트로브 생성 회로; 및 상기 폴링 스트로브 신호 및 상기 폴링 클럭 신호에 기초하여 정 출력 신호를 생성하고, 상기 라이징 스트로브 신호 및 상기 라이징 클럭 신호에 기초하여 부 출력 신호를 생성하며, 상기 정 출력 신호 및 상기 부 출력 신호를 비교하여 위상 감지 신호를 생성하는 위상 감지기를 포함할 수 있다.
본 발명의 실시예는 일정한 위상 차이를 갖는 복수의 클럭 신호를 생성할 수 있으므로, 반도체 장치의 동작 성능을 개선시킬 수 있다.
도 1은 본 발명의 실시예에 따른 클럭 생성 회로의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 멀티 페이즈 클럭 출력 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 위상 제어 회로의 구성을 보여주는 도면이다.
도 4는 본 발명의 실시예에 따른 위상 감지 회로의 구성을 보여주는 도면이다.
도 5a 내지 도 5c는 본 발명의 실시예에 따른 에지 트리거 회로 및 스트로브 생성 회로의 구성 및 동작을 보여주는 도면이다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 에지 트리거 회로 및 스트로브 생성 회로의 구성 및 동작을 보여주는 도면이다.
도 7a 내지 도 7c는 본 발명의 실시예에 따른 에지 트리거 회로 및 스트로브 생성 회로의 구성 및 동작을 보여주는 도면이다.
도 8a 내지 도 8c는 본 발명의 실시예에 따른 스트로브 신호 생성기의 구성을 보여주는 도면이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 위상 감지기의 구성을 보여주는 도면이다.
도 10a 및 도 10b는 본 발명의 실시예에 따른 위상 감지 회로의 구성을 보여주는 도면이다.
도 11은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 클럭 생성 회로(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 클럭 생성 회로(100)는 클럭 신호(CLK)로부터 서로 다른 위상을 갖는 복수의 내부 클럭 신호를 생성할 수 있다. 상기 클럭 생성 회로(100)는 상기 복수의 내부 클럭 신호의 위상을 감지할 수 있다. 상기 클럭 생성 회로(100)는 복수의 내부 클럭 신호에 기초하여 감지 클럭 신호 및 스트로브 신호를 생성하고, 상기 감지 클럭 신호의 듀티 비를 감지함으로써, 상기 복수의 내부 클럭 신호의 위상을 감지할 수 있다. 상기 클럭 생성 회로(100)는 위상 감지 결과에 따라 상기 복수의 내부 클럭 신호의 위상을 조절할 수 있다.
상기 클럭 생성 회로(100)는 위상 지연 회로(110), 멀티 페이즈 클럭 출력 회로(120) 및 위상 제어 회로(130)를 포함할 수 있다. 상기 위상 지연 회로(110)는 상기 클럭 신호(CLK)를 수신하고, 상기 클럭 신호(CLK)를 지연시켜 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 위상 지연 회로(110)는 상기 클럭 신호(CLK)와 함께 상보 클럭 신호(CLKB)를 수신하고, 상기 지연 클럭 신호(CLKD)와 함께 상보 지연 클럭 신호(CLKDB)를 생성할 수 있다. 상기 위상 지연 회로(110)는 상기 클럭 생성 회로(100)가 구비되는 반도체 장치의 동작 정보에 기초하여 결정된 지연량만큼 상기 클럭 신호(CLK)를 지연시켜 상기 지연 클럭 신호(CLKD)를 생성할 수 있다. 예를 들어, 상기 위상 지연 회로(110)는 지연 고정 루프 회로 (delayed locked loop circuit)를 포함할 수 있다. 상기 위상 지연 회로(110)는 모델링된 지연량을 보상할 수 있도록 상기 클럭 신호(CLK)를 지연시키고, 상기 클럭 신호(CLK)의 지연이 완료되면 상기 지연 클럭 신호(CLKD)의 위상을 고정시킬 수 있다. 상기 위상 지연 회로(110)는 코스 (coarse) 지연 고정 동작 및 파인 (fine) 지연 고정 동작을 수행할 수 있다. 상기 코스 지연 고정 동작은 상기 클럭 신호(CLK)를 제 1 지연량 단위로 지연시킬수 있고, 상기 파인 지연 고정 동작은 상기 클럭 신호(CLK)를 제 2 지연량 단위로 지연시킬 수 있다. 상기 제 1 지연량은 상기 제 2 지연량보다 길 수 있다. 상기 위상 지연 회로(110)는 상기 코스 지연 고정 동작이 완료되면 상기 파인 지연 고정 동작을 수행할 수 있다. 상기 위상 지연 회로(110)는 상기 파인 지연 고정 동작이 완료되면 상기 지연 클럭 신호(CLKD)의 위상을 고정시킬 수 있다. 공지된 어떠한 지연 고정 루프 회로라도 상기 위상 지연 회로로 적용될 수 있다. 일 실시예에서, 상기 위상 지연 회로(110)는 위상 고정 루프 회로 (phase locked loop circuit)를 포함할 수 있고, 공지된 어떠한 위상 고정 루프 회로라도 상기 위상 지연 회로(110)로 적용될 수 있다. 상기 위상 지연 회로(110)는 상기 클럭 신호(CLK)의 주파수를 분주시켜 상기 지연 클럭 신호(CLKD)를 생성할 수 있다. 상기 위상 지연 회로(110)는 상기 클럭 신호(CLK)를 2분주하여 상기 지연 클럭 신호(CLKD)를 생성할 수 있다. 일 실시예에서, 상기 위상 지연 회로(110)는 상기 클럭 신호(CLK)를 분주하지 않을 수 있고, 상기 클럭 신호와 동일한 주파수를 갖는 상기 지연 클럭 신호(CLKD)를 생성할 수도 있다.
상기 멀티 페이즈 클럭 출력 회로(120)는 상기 지연 클럭 신호(CLKD)에 기초하여 서로 다른 위상을 갖는 복수의 내부 클럭 신호를 생성할 수 있다. 예를 들어, 상기 멀티 페이즈 클럭 출력 회로(120)는 순차적으로 인접하는 위상을 갖는 제 1 내부 클럭 신호(ICLK), 제 2 내부 클럭 신호(QCLK), 제 3 내부 클럭 신호(ICLKB) 및 제 4 내부 클럭 신호(QCLKB)를 생성할 수 있다. 상기 제 1 내부 클럭 신호(ICLK)는 상기 제 2 내부 클럭 신호(QCLK)보다 앞선 위상을 가질 수 있고, 상기 제 2 내부 클럭 신호(QCLK)는 상기 제 3 내부 클럭 신호(ICLKB)보다 앞선 위상을 가질 수 있으며, 상기 제 3 내부 클럭 신호(ICLKB)는 상기 제 4 내부 클럭 신호(QCLKB)보다 앞선 위상을 가질 수 있고, 상기 제 4 내부 클럭 신호(QCLKB)는 상기 제 1 내부 클럭 신호(ICLK)보다 앞선 위상을 가질 수 있다. 상기 멀티 페이즈 클럭 출력 회로(120)는 순차적으로 90도의 위상 차이를 갖는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 상기 제 2 내부 클럭 신호(QCLK)는 상기 제 1 내부 클럭 신호(ICLK)와 90도만큼 늦은 위상 관계를 가질 수 있다. 상기 제 3 내부 클럭 신호(ICLKB)는 상기 제 1 내부 클럭 신호(ICLK)와 180도만큼 늦은 위상 관계를 가질 수 있다. 상기 제 4 내부 클럭 신호(QCLKB)는 상기 제 1 내부 클럭 신호(ICLK)와 270도만큼 늦은 위상 관계를 가질 수 있다. 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 지연 클럭 신호(CLKD)에 기초하여 상기 제 1 내부 클럭 신호(ICLK) 및 제 3 내부 클럭 신호(ICLKB)를 생성할 수 있고, 상기 상보 지연 클럭 신호(CLKDB)에 기초하여 상기 제 2 내부 클럭 신호(QCLK) 및 상기 제 4 내부 클럭 신호(QCLKB)를 생성할 수 있다.
상기 멀티 페이즈 클럭 출력 회로(120)는 지연 제어 신호를 수신할 수 있다. 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 지연 제어 신호에 기초하여 적어도 하나의 내부 클럭 신호의 위상을 조절할 수 있다. 상기 멀티 페이즈 클럭 출력 회로(120)는 복수의 내부 클럭 신호 중 하나를 기준 클럭 신호로 설정하고, 상기 기준 클럭 신호를 제외한 나머지 내부 클럭 신호의 위상을 변화시켜 상기 나머지 내부 클럭 신호의 위상을 조절할 수 있다. 따라서, 상기 나머지 내부 클럭 신호의 위상은 상기 기준 클럭 신호를 기준으로 각각 일정한 위상 차이를 갖도록 조절될 수 있다. 예를 들어, 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중 제 1 내부 클럭 신호(ICLK)를 기준 클럭 신호로 설정할 수 있고, 상기 제 2 내지 제 4 내부 클럭 신호(QCLK, ICLKB, QCLKB)의 위상을 조절할 수 있다. 상기 지연 제어 신호는 제 1 지연 제어 신호(D1<1:n>, n은 2 이상의 정수), 제 2 지연 제어 신호(D2<1:n>) 및 제 3 지연 제어 신호(D3<1:n>)를 포함할 수 있다. 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 상기 제 2 내부 클럭 신호(QCLK)의 위상을 조절할 수 있다. 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 상기 제 3 내부 클럭 신호(ICLKB)의 위상을 조절할 수 있다. 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 3 지연 제어 신호(D3<1:n>)에 기초하여 상기 제 4 내부 클럭 신호의 위상(QCLKB)을 조절할 수 있다.
상기 위상 제어 회로(130)는 상기 복수의 내부 클럭 신호를 수신하여 상기 지연 제어 신호를 생성할 수 있다. 상기 위상 제어 회로(130)는 상기 복수의 내부 클럭 신호 중 적어도 하나의 내부 클럭 신호의 위상을 감지하고, 감지된 위상에 기초하여 상기 지연 제어 신호를 생성할 수 있다. 상기 위상이 감지되는 적어도 하나의 내부 클럭 신호는 타겟 클럭 신호일 수 있다. 상기 위상 제어 회로(130)는 상기 기준 클럭 신호와 상기 타겟 클럭 신호의 위상을 감지하여 상기 지연 제어 신호를 생성할 수 있다. 예를 들어, 상기 기준 클럭 신호는 상기 제 1 내부 클럭 신호(ICLK)일 수 있고, 상기 타겟 클럭 신호는 상기 제 2 내지 제 4 내부 클럭 신호(QCLK, ICLKB, QCLKB) 중 하나일 수 있다. 상기 위상 제어 회로(130)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 2 내부 클럭 신호(QCLK)의 위상에 기초하여 상기 제 2 내부 클럭 신호(QCLK)의 위상을 감지할 수 있다. 상기 위상 제어 회로(130)는 상기 감지된 제 2 내부 클럭 신호(QCLK)의 위상에 기초하여 상기 제 1 지연 제어 신호(D1<1:n>)를 생성할 수 있다. 상기 위상 제어 회로(130)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 3 내부 클럭 신호(ICLKB)에 기초하여 상기 제 3 내부 클럭 신호(ICLKB)의 위상을 감지할 수 있다. 상기 위상 제어 회로(130)는 상기 감지된 제 3 내부 클럭 신호(ICLKB)의 위상에 기초하여 상기 제 2 지연 제어 신호(D2<1:n>)를 생성할 수 있다. 상기 위상 제어 회로(130)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 4 내부 클럭 신호(QCLKB)에 기초하여 상기 제 4 내부 클럭 신호(QCLKB)의 위상을 감지할 수 있다. 상기 위상 제어 회로(130)는 상기 감지된 제 4 내부 클럭 신호(QCLKB)의 위상에 기초하여 상기 제 3 지연 제어 신호(D3<1:n>)를 생성할 수 있다.
도 2는 도 1에 도시된 멀티 페이즈 클럭 출력 회로(120)의 구성을 보여주는 도면이다. 상기 멀티 페이즈 클럭 출력 회로(120)는 제 1 클럭 출력 경로(210), 제 2 클럭 출력 경로(220), 제 3 클럭 출력 경로(230) 및 제 4 클럭 출력 경로(240)를 포함할 수 있다. 상기 제 1 클럭 출력 경로(210)는 상기 지연 클럭 신호(CLKD)를 수신하고, 상기 지연 클럭 신호(CLKD)에 기초하여 상기 제 1 내부 클럭 신호(ICLK)를 생성할 수 있다. 상기 제 1 클럭 출력 경로(210)는 상기 지연 클럭 신호(CLKD)를 고정된 지연 시간만큼 지연시켜 상기 제 1 내부 클럭 신호(ICLK)를 생성할 수 있다.
상기 제 2 클럭 출력 경로(220)는 상기 지연 클럭 신호(CLKD)를 수신하고, 상기 지연 클럭 신호(CLKD)에 기초하여 상기 제 3 내부 클럭 신호(ICLKB)를 생성할 수 있다. 상기 제 2 클럭 출력 경로(220)는 상기 지연 클럭 신호(CLKD)를 반전시키고, 상기 반전된 지연 클럭 신호를 제 1 가변 지연 시간만큼 지연시켜 상기 제 3 내부 클럭 신호(ICLKB)를 생성할 수 있다. 상기 제 2 클럭 출력 경로(220)는 상기 제 2 지연 제어 신호(D2<1:n>)를 수신할 수 있고, 상기 제 1 가변 지연 시간은 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 변화될 수 있다.
상기 제 3 클럭 출력 경로(230)는 상기 상보 지연 클럭 신호(CLKDB)를 수신하고, 상기 상보 지연 클럭 신호(CLKDB)에 기초하여 상기 제 2 내부 클럭 신호(QCLK)를 생성할 수 있다. 상기 제 3 클럭 출력 경로(230)는 상기 상보 지연 클럭 신호(CLKDB)를 제 2 가변 지연 시간만큼 지연시켜 상기 제 2 내부 클럭 신호(QCLK)를 생성할 수 있다. 상기 제 3 클럭 출력 경로(230)는 상기 제 1 지연 제어 신호(D1<1:n>)를 수신할 수 있고, 상기 제 2 가변 지연 시간은 상기 제 1 지연 제어 신호(D1<1:n>)에 기초하여 변화될 수 있다.
상기 제 4 클럭 출력 경로(240)는 상기 상보 지연 클럭 신호(CLKDB)를 수신하고, 상기 상보 지연 클럭 신호(CLKDB)에 기초하여 상기 제 4 내부 클럭 신호(QCLKB)를 생성할 수 있다. 상기 제 4 클럭 출력 경로(240)는 상기 상보 지연 클럭 신호(CLKDB)를 반전시키고, 상기 반전된 상보 지연 클럭 신호를 제 3 가변 지연 시간만큼 지연시켜 상기 제 4 내부 클럭 신호(QCLKB)를 생성할 수 있다. 상기 제 4 클럭 출력 경로(240)는 상기 제 3 지연 제어 신호(D3<1:n>)를 수신할 수 있고, 상기 제 3 가변 지연 시간은 상기 제 3 지연 제어 신호(D3<1:n>)에 기초하여 변화될 수 있다.
상기 제 1 클럭 출력 경로(210)는 비반전 버퍼(211) 및 고정 지연기(212)를 포함할 수 있다. 상기 비반전 버퍼(211)는 상기 지연 클럭 신호(CLKD)를 버퍼링하여 출력할 수 있다. 상기 고정 지연기(212)는 상기 비반전 버퍼(211)의 출력을 상기 고정된 지연 시간만큼 지연시켜 상기 제 1 내부 클럭 신호(ICLK)를 출력할 수 있다. 상기 제 2 클럭 출력 경로(220)는 반전 버퍼(221) 및 제 1 가변 지연기(222)를 포함할 수 있다. 상기 반전 버퍼(221)는 상기 지연 클럭 신호(CLKD)를 반전시키고 및 버퍼링하여 출력할 수 있다. 상기 제 1 가변 지연기(222)는 상기 반전 버퍼(221)의 출력 및 상기 제 2 지연 제어 신호(D2<1:n>)를 수신할 수 있다. 상기 제 1 가변 지연기(222)의 지연 시간은 상기 제 2 지연 제어 신호(D2<1:n>)에 기초하여 설정될 수 있고, 설정된 지연 시간은 상기 제 1 가변 지연 시간일 수 있다. 상기 제 1 가변 지연기(222)는 상기 반전 버퍼(221)의 출력을 상기 제 1 가변 지연 시간만큼 지연시켜 상기 제 3 내부 클럭 신호(ICLKB)를 출력할 수 있다.
상기 제 3 클럭 출력 경로(230)는 비반전 버퍼(231) 및 제 2 가변 지연기(232)를 포함할 수 있다. 상기 비반전 버퍼(231)는 상기 상보 지연 클럭 신호(CLKDB)를 버퍼링하여 출력할 수 있다. 상기 제 2 가변 지연기(232)는 상기 비반전 버퍼(231)의 출력 및 상기 제 1 지연 제어 신호(D1<1:n>)를 수신할 수 있다. 상기 제 2 가변 지연기(232)의 지연 시간은 상기 제 1 지연 제어 신호(D1<0:n>)에 기초하여 설정될 수 있고, 설정된 지연 시간은 상기 제 2 가변 지연 시간일 수 있다. 상기 제 2 가변 지연기(232)는 상기 비반전 버퍼(231)의 출력을 상기 제 2 가변 지연 시간만큼 지연시켜 상기 제 2 내부 클럭 신호(QCLK)를 출력할 수 있다. 상기 제 4 클럭 출력 경로(240)는 반전 버퍼(241) 및 제 3 가변 지연기(242)를 포함할 수 있다. 상기 반전 버퍼(241)는 상기 상보 지연 클럭 신호(CLKDB)를 반전시키고 및 버퍼링하여 출력할 수 있다. 상기 제 3 가변 지연기(242)는 상기 반전 버퍼(241)의 출력 및 상기 제 3 지연 제어 신호(D3<1:n>)를 수신할 수 있다. 상기 제 3 가변 지연기(242)의 지연 시간은 상기 제 3 지연 제어 신호(D3<1:n>)에 기초하여 설정될 수 있고, 설정된 지연 시간은 상기 제 3 가변 지연 시간일 수 있다. 상기 제 3 가변 지연기(242)는 상기 반전 버퍼(241)의 출력을 상기 제 3 가변 지연 시간만큼 지연시켜 상기 제 4 내부 클럭 신호(QCLKB)를 출력할 수 있다.
도 3은 도 1에 도시된 위상 제어 회로(130)의 구성을 보여주는 도면이다. 도 3에서, 상기 위상 제어 회로(130)는 위상 감지 회로(310) 및 지연 제어 신호 생성 회로(320)를 포함할 수 있다. 상기 위상 감지 회로(310)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 수신하여 상기 제 1 내지 제 3 위상 감지 신호(DCD1, DCD2, DCD3)를 생성할 수 있다. 상기 위상 감지 회로(310)는 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, ICLKB, QCLKB) 중 2개의 내부 클럭 신호에 기초하여 하나의 위상 감지 신호를 생성할 수 있다. 상기 위상 감지 회로(310)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 2 내부 클럭 신호(QCLK)에 기초하여 상기 제 1 위상 감지 신호(DCD1)를 생성할 수 있다. 상기 위상 감지 회로(310)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 3 내부 클럭 신호(ICLKB)에 기초하여 상기 제 2 위상 감지 신호(DCD2)를 생성할 수 있다. 상기 위상 감지 회로(310)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 4 내부 클럭 신호(QCLKB)에 기초하여 상기 제 3 위상 감지 신호(DCD3)를 생성할 수 있다. 상기 위상 감지 회로(310)는 상기 클럭 신호(CLK)를 더 수신할 수 있다. 상기 위상 감지 회로(310)는 상기 제 1 내부 클럭 신호(ICLK)에 대한 상기 제 2 내지 제 4 내부 클럭 신호(QCLK, ICLKB, QCLKB)의 위상을 감지하기 위해 상기 클럭 신호(CLK)를 사용할 수 있다.
상기 지연 제어 신호 생성 회로(320)는 상기 제 1 내지 제 3 위상 감지 신호(DCD1, DCD2, DCD3)를 수신하여 상기 제 1 내지 제 3 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>)를 생성할 수 있다. 상기 지연 제어 신호 생성 회로(320)는 상기 제 1 위상 감지 신호(DCD1)에 기초하여 상기 제 1 지연 제어 신호(D1<1:n>)를 생성할 수 있다. 상기 지연 제어 신호 생성 회로(320)는 상기 제 1 위상 감지 신호(DCD1)에 기초하여 상기 제 1 지연 제어 신호(D1<1:n>)의 코드 값을 변화시킬 수 있다. 상기 지연 제어 신호 생성 회로(320)는 상기 제 2 위상 감지 신호(DCD2)에 기초하여 상기 제 2 지연 제어 신호(D2<1:n>)를 생성할 수 있다. 상기 지연 제어 신호 생성 회로(320)는 상기 제 2 위상 감지 신호(DCD2)에 기초하여 상기 제 2 지연 제어 신호(D2<1:n>)의 코드 값을 변화시킬 수 있다. 상기 지연 제어 신호 생성 회로(320)는 상기 제 3 위상 감지 신호(DCD3)에 기초하여 상기 제 3 지연 제어 신호(D3<1:n>)를 생성할 수 있다. 상기 지연 제어 신호 생성 회로(320)는 상기 제 3 위상 감지 신호(DCD3)에 기초하여 상기 제 3 지연 제어 신호(D3<1:n>)의 코드 값을 변화시킬 수 있다. 예를 들어, 상기 지연 제어 신호 생성 회로(320)는 상기 제 1 내지 제 3 위상 감지 신호(DCD1, DCD2, DCD3)가 로직 로우 레벨이면 상기 제 1 내지 제 3 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>)의 코드 값을 각각 감소시킬 수 있다. 상기 지연 제어 신호 생성 회로(320)는 상기 제 1 내지 제 3 위상 감지 신호(DCD1, DCD2, DCD3)가 로직 하이 레벨이면 상기 제 1 내지 제 3 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>)의 코드 값을 각각 증가시킬 수 있다. 상기 제 1 내지 제 3 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>)의 코드 값이 감소되면, 상기 제 1 내지 제 3 가변 지연 시간은 감소될 수 있다. 상기 제 1 내지 제 3 지연 제어 신호(D1<1:n>, D2<1:n>, D3<1:n>)의 코드 값이 증가하면 상기 제 1 내지 제 3 가변 지연 시간은 증가될 수 있다.
도 4는 본 발명의 실시예에 따른 위상 감지 회로(400)의 구성을 보여주는 도면이다. 상기 위상 감지 회로(400)는 에지 트리거 회로(410), 스트로브 생성 회로(420) 및 위상 감지기(430)를 포함할 수 있다. 상기 에지 트리거 회로(410)는 기준 클럭 신호(CLKR) 및 타겟 클럭 신호(CLKT)를 수신하고, 상기 기준 클럭 신호(CLKR) 및 상기 타겟 클럭 신호(CLKT)에 기초하여 폴링 클럭 신호(FCLK) 및 라이징 클럭 신호(RCLK)를 생성할 수 있다. 상기 에지 트리거 회로(410)는 상기 기준 클럭 신호(CLKR) 및 상기 타겟 클럭 신호(CLKT)의 에지를 트리거링하여 상기 폴링 클럭 신호(FCLK) 및 상기 라이징 클럭 신호(RCLK)를 생성할 수 있다. 예를 들어, 상기 에지 트리거 회로(410)는 상기 기준 클럭 신호(CLKR) 및 상기 타겟 클럭 신호(CLKT)의 라이징 에지를 기준으로 상기 폴링 클럭 신호(FCLK) 및 상기 라이징 클럭 신호(RCLK)를 생성할 수 있다. 상기 에지 트리거 회로(410)는 다양한 에지 트리거링 방식으로 상기 기준 클럭 신호(CLKR) 및 상기 타겟 클럭 신호(CLKT)의 에지를 트리거링하여 상기 폴링 클럭 신호(FCLK) 및 라이징 클럭 신호(RCLK)를 생성할 수 있다. 상기 폴링 클럭 신호(FCLK)의 펄스 폭 및 상기 라이징 클럭 신호(RCLK)의 펄스 폭은 상기 에지 트리거링 방식에 따라 변화될 수 있다.
상기 스트로브 생성 회로(420)는 폴링 스트로브 신호(STRF) 및 라이징 스트로브 신호(STRR)를 생성할 수 있다. 상기 폴링 스트로브 신호(STRF)는 제 1 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 라이징 스트로브 신호(STRR)는 제 2 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 제 1 시간 및 제 2 시간은 서로 동일할 수도 있고, 서로 다를 수도 있다. 상기 제 1 및 제 2 시간은 상기 기준 클럭 신호(CLKR) 및 상기 타겟 클럭 신호(CLKT)의 위상 관계에 기초하여 설정될 수 있다. 상기 제 1 시간 및 제 2 시간은 상기 에지 트리거 회로(410)의 에지트리거링 방식에 따라 변화될 수 있다. 상기 제 1 및 제 2 시간은 상기 폴링 스트로브 신호(STRF)의 펄스 내에 포함되는 상기 폴링 클럭 신호(FCLK)의 하이 레벨 구간의 길이와 상기 라이징 스트로브 신호(STRR)의 펄스 내에 포함되는 상기 라이징 클럭 신호(RCLK)의 하이 레벨 구간의 길이가 동일해질 수 있도록 설정될 수 있다. 상기 폴링 스트로브 신호(STRF) 및 상기 라이징 스트로브 신호(STRR)의 펄스 폭은 상기 폴링 클럭 신호(FCLK) 및 상기 라이징 클럭 신호(RCLK)의 펄스 폭에 따라 변화될 수 있다. 상기 폴링 스트로브 신호(STRF)의 펄스 폭은 상기 폴링 클럭 신호(FCLK)의 한 주기 내에서 상기 폴링 클럭 신호(FLCK)의 펄스 폭에 따라 변화될 수 있고, 상기 라이징 스트로브 신호(STRR)의 펄스 폭은 상기 라이징 클럭 신호(RCLK)의 한 주기 내에서 상기 라이징 클럭 신호(RCLK)의 펄스 폭에 따라 변화될 수 있다. 상기 폴링 스트로브 신호(STRF) 및 상기 라이징 스트로브 신호(STRR)는 클럭 신호(CLK)에 기초해서 생성될 수 있다.
상기 위상 감지기(430)는 상기 폴링 클럭 신호(FCLK), 상기 라이징 클럭 신호(RCLK), 상기 폴링 스트로브 신호(STRF) 및 상기 라이징 스트로브 신호(STRR)를 수신할 수 있다. 상기 위상 감지기(430)는 상기 폴링 클럭 신호(FCLK), 상기 라이징 클럭 신호(RCLK), 상기 폴링 스트로브 신호(STRF) 및 상기 라이징 스트로브 신호(STRR)에 기초하여 상기 위상 감지 신호(DCD)를 생성할 수 있다. 상기 위상 감지기(430)는 상기 폴링 스트로브 신호(STRF)가 인에이블된 구간에서 발생되는 상기 폴링 클럭 신호(FCLK)의 펄스를 감지하고, 상기 라이징 스트로브 신호(STRR)가 인에이블된 구간에서 발생되는 상기 라이징 클럭 신호(RCLK)의 펄스를 감지할 수 있다. 상기 위상 감지기(430)는 감지 결과에 기초하여 상기 위상 감지 신호(DCD)를 생성할 수 있다.
도 5a는 본 발명의 실시예에 따른 에지 트리거 회로(510) 및 스트로브 생성 회로(520)의 구성을 보여주는 도면이다. 도 5b 및 도 5c는 도 5a에 도시된 구성의 동작을 보여주는 타이밍도이다. 도 5a를 참조하면, 상기 에지 트리거 회로(510)는 상기 기준 클럭 신호(CLKR)로서 상기 제 1 내부 클럭 신호(ICLK)를 수신하고, 상기 타겟 클럭 신호(CLKT)로서 상기 제 2 내부 클럭 신호(QCLK)를 수신할 수 있다. 상기 에지 트리거 회로(510)는 상기 제 1 내부 클럭 신호(ICLK)와 상기 제 2 내부 클럭 신호(QCLK)의 에지를 트리거링하여 상기 제 1 폴링 클럭 신호(FCLK1) 및 제 1 라이징 클럭 신호(RCLK1)를 생성할 수 있다. 상기 스트로브 생성 회로(520)는 상기 클럭 신호(CLK)에 기초하여 상기 제 1 폴링 스트로브 신호(STRF1) 및 상기 제 1 라이징 스트로브 신호(STRR1)를 생성할 수 있다. 상기 스트로브 생성 회로(520)는 상기 제 1 폴링 클럭 신호(FCLK1) 및 상기 제 1 라이징 클럭 신호(RCLK1)의 한 주기 내에서 상기 제 1 폴링 클럭 신호(FCLK1) 및 상기 제 1 라이징 클럭 신호(RCLK1)의 펄스 폭에 따라 상기 제 1 폴링 스트로브 신호(STRF1) 및 상기 제 1 라이징 스트로브 신호(STRR1)의 펄스 폭을 조절할 수 있다.
상기 에지 트리거 회로(510)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 1 폴링 클럭 신호(FCLK1)를 생성할 수 있다. 상기 에지 트리거 회로(510)는 상기 제 2 내부 클럭 신호(QCLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 1 라이징 클럭 신호(RCLK1)를 생성할 수 있다. 도 5b를 참조하면, 상기 제 2 내부 클럭 신호(QCLK)는 상기 제 1 내부 클럭 신호(ICLK)와 90도만큼 늦은 위상 관계를 가질 수 있다. 상기 에지 트리거 회로(510)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 1 폴링 클럭 신호(FCLK1)를 생성할 수 있다. 상기 제 1 폴링 클럭 신호(FCLK1)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 2배일 수 있고, 상기 제 1 폴링 클럭 신호(FCLK1)의 한 주기 내에서 상기 제 1 폴링 클럭 신호(FCLK1)의 펄스 폭은 단위 시간의 4배 (4UI)일 수 있다. 상기 단위 시간(UI)은 상기 클럭 신호(CLK)의 1/2 주기 및/또는 상기 제 1 내부 클럭 신호(ICLK)의 1/4 주기에 대응하는 시간일 수 있다. 상기 에지 트리거 회로(510)는 상기 제 2 내부 클럭 신호(QCLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 1 라이징 클럭 신호(RCLK1)를 생성할 수 있다. 상기 제 1 라이징 클럭 신호(RCLK1)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 1 라이징 클럭 신호(RCLK1)의 한 주기 내에서 상기 제 1 라이징 클럭 신호(RCLK1)의 펄스 폭은 단위 시간의 3배 (3UI)일 수 있다.
상기 스트로브 생성 회로(520)는 상기 제 1 시간 동안 인에이블되는 펄스를갖는 상기 제 1 폴링 스트로브 신호(STRF1)를 생성하고, 상기 제 2 시간 동안 인에이블되는 펄스를 갖는 상기 제 1 라이징 스트로브 신호(STRR1)를 생성할 수 있다. 상기 제 1 시간은 상기 제 2 시간보다 길 수 있다. 상기 스트로브 생성 회로(520)는 상기 제 1 라이징 스트로브 신호(STRR1)보다 더 긴 시간 동안 인에이블되는 펄스를 갖는 상기 제 1 폴링 스트로브 신호(STRF1)를 생성할 수 있다. 예를 들어, 상기 제 1 폴링 스트로브 신호(STRF1)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 3m 배 및/또는 상기 클럭 신호(CLK)의 주기의 6m 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 여기서, m은 2의 배수일 수 있다. 상기 제 1 라이징 스트로브 신호(STRR1)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 2m 배 및/또는 상기 클럭 신호(CLK)의 주기의 4m 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 3m 배와 2m 배는 상기 제 1 폴링 클럭 신호(FCLK1)의 펄스 폭과 상기 제 1 라이징 클럭 신호(RCLK1)의 펄스 폭의 공배수에 기초하여 결정될 수 있다. 즉, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 상기 제 1 폴링 클럭 신호(FCLK1)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 발생하는 상기 제 1 폴링 클럭 신호(FCLK1)의 총 펄스 폭은 단위 시간의 4배 (4UI)에 대응할 수 있다. 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 상기 제 1 라이징 클럭 신호(RCLK1)의 2개의 펄스가 발생할 수 있고, 상기 제 1 내부 (ICLK)클럭 신호의 2주기에 대응하는 시간 동안 발생되는 상기 제 1 라이징 클럭 신호(RCLK1)의 총 펄스 폭은 단위 시간의 6배 (2*3UI=6UI) 에 대응할 수 있다. 따라서, 상기 제 1 폴링 클럭 신호(FCLK1)의 총 펄스 폭과 상기 제 1 라이징 클럭 신호(RCLK1)의 총 펄스 폭의 최소 공배수는 상기 단위 시간의 12배 (12UI)일 수 있다.
m이 4라고 가정하면, 상기 제 1 폴링 스트로브 신호(STRF1)는 상기 제 1 내부 클럭 신호(ICLK1)의 12주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 1 폴링 클럭 신호(FCLK1)의 6개의 펄스가 상기 제 1 폴링 스트로브 신호(STRF1)의 펄스 내에 포함될 수 있다. 상기 제 1 폴링 클럭 신호(FCLK1)의 하나의 펄스는 단위 시간의 4배 (4UI)이므로, 총 단위 시간의 24배 (6*4UI=24UI) 에 대응하는 상기 제 1 폴링 클럭 신호(FCLK1)의 하이 레벨 구간이 상기 제 1 폴링 스트로브 신호(STRF1)의 펄스 내에 포함될 수 있다. 상기 제 2 라이징 스트로브 신호(STRR1)는 상기 제 1 내부 클럭 신호(ICLK)의 8주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 1 라이징 클럭 신호(RCLK1)의 8개의 펄스가 상기 제 1 라이징 스트로브 신호(STRR1)의 펄스 내에 포함될 수 있다. 상기 제 1 라이징 클럭 신호(RCLK1)의 하나의 펄스는 단위 시간의 3배 (3UI)이므로, 총 단위 시간의 24배 (8*3UI=24UI) 에 대응하는 상기 제 1 라이징 클럭 신호(RCLK1)의 하이 레벨 구간이 상기 제 1 라이징 스트로브 신호(STRR1)의 펄스 내에 포함될 수 있다.
일 실시예에서, 상기 에지 트리거 회로(510)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 2 내부 클럭 신호(QCLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 1 폴링 클럭 신호(FCLK1)를 생성할 수 있다. 상기 에지 트리거 회로(510)는 상기 제 2 내부 클럭 신호(QCLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 제 1 라이징 클럭 신호(RCLK1)를 생성할 수 있다. 도 5c를 참조하면, 상기 제 2 내부 클럭 신호(QCLK)는 상기 제 1 내부 클럭 신호(ICLK)와 90도만큼 늦은 위상 관계를 가질 수 있다. 상기 에지 트리거 회로(510)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 2 내부 클럭 신호(QCLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 1 폴링 클럭 신호(FCLK1)를 생성할 수 있다. 상기 제 1 폴링 클럭 신호(FCLK1)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 1 폴링 클럭 신호(FCLK1)의 한 주기 내에서 상기 제 1 폴링 클럭 신호(FCLK1)의 펄스 폭은 단위 시간의 1배 (1UI)일 수 있다. 상기 에지 트리거 회로(510)는 상기 제 2 내부 클럭 신호(QCLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 1 라이징 클럭 신호(RCLK1)를 생성할 수 있다. 상기 제 1 라이징 클럭 신호(RCLK1)의 주기는 상기 제 1 내부 클럭 신호(ICLK1)의 주기와 동일할 수 있고, 상기 제 1 라이징 클럭 신호(RCLK1)의 한 주기 내에서 상기 제 1 라이징 클럭 신호(RCLK1)의 펄스 폭은 단위 시간의 3배 (3UI)일 수 있다.
상기 스트로브 생성 회로(520)는 상기 제 1 시간 동안 인에이블되는 펄스를갖는 상기 제 1 폴링 스트로브 신호(STRF1)를 생성하고, 상기 제 2 시간 동안 인에이블되는 펄스를 갖는 상기 제 1 라이징 스트로브 신호(STRR1)를 생성할 수 있다. 상기 제 1 시간은 상기 제 2 시간보다 길 수 있다. 상기 스트로브 생성 회로(520)는 상기 제 1 라이징 스트로브 신호(STRR1)보다 더 긴 시간 동안 인에이블되는 펄스를 갖는 상기 제 1 폴링 스트로브 신호(STRF1)를 생성할 수 있다. 예를 들어, 상기 제 1 폴링 스트로브 신호(STRF1)는 상기 제 1 내부 클럭 신호의 주기의 3k 배 및/또는 상기 클럭 신호(CLK)의 주기의 6k 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 여기서, k는 1이상의 정수일 수 있다. 상기 제 1 라이징 스트로브 신호(STRR1)는 상기 내부 클럭 신호(ICLK)의 주기의 k 배 및/또는 상기 클럭 신호(CLK)의 주기의 2k 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 3k 배와 k 배는 상기 제 1 폴링 클럭 신호(FCLK1)의 펄스 폭과 상기 제 1 라이징 클럭 신호(RCLK1)의 펄스 폭의 공배수에 기초하여 결정될 수 있다. 즉, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 상기 제 1 폴링 클럭 신호(FLCK1)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 발생되는 상기 제 1 폴링 클럭 신호(FCLK1)의 총 펄스 폭은 단위 시간의 1배 (1UI)에 대응할 수 있다. 상기 제 1 내부 클럭 신호(ICLK)의 1주기 동안 상기 제 1 라이징 클럭 신호(RCLK1)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 발생되는 상기 제 1 라이징 클럭 신호(RCLK1)의 총 펄스 폭은 단위 시간의 3배 (3UI)일 수 있다. 따라서, 상기 제 1 폴링 클럭 신호(FCLK1)의 총 펄스 폭과 상기 제 1 라이징 클럭 신호(RCLK1)의 총 펄스 폭의 최소 공배수는 상기 단위 시간의 3배 (3UI)일 수 있다.
k가 4라고 가정하면, 상기 제 1 폴링 스트로브 신호(STRF1)는 상기 제 1 내부 클럭 신호(ICLK)의 12주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 1 폴링 클럭 신호(FCLK1)의 12개의 펄스가 상기 제 1 폴링 스트로브 신호(STRF1)의 펄스 내에 포함될 수 있다. 상기 제 1 폴링 클럭 신호(FCLK1)의 하나의 펄스는 단위 시간의 1배 (1UI)이므로, 총 단위 시간의 12배 (12*1UI=12UI) 에 대응하는 상기 제 1 폴링 클럭 신호(FCLK1)의 하이 레벨 구간이 상기 제 1 폴링 스트로브 신호(STRF1)의 펄스 내에 포함될 수 있다. 상기 제 1 라이징 스트로브 신호(STRR1)는 상기 제 1 내부 클럭 신호(ICLK)의 4주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 1 라이징 클럭 신호(RCLK1)의 4개의 펄스가 상기 제 1 라이징 스트로브 신호(STRR1)의 펄스 내에 포함될 수 있다. 상기 제 1 라이징 클럭 신호(RCLK1)의 하나의 펄스는 단위 시간의 3배 (3UI)이므로, 총 단위 시간의 12배 (4*3UI=12UI) 에 대응하는 상기 제 1 라이징 클럭 신호(RCLK1)의 하이 레벨 구간이 상기 제 1 라이징 스트로브 신호(STRR1)의 펄스 내에 포함될 수 있다.
도 6a는 본 발명의 실시예에 따른 에지 트리거 회로(610) 및 스트로브 생성 회로(620)의 구성을 보여주는 도면이다. 도 6b및 도 6c는 도 6a에 도시된 구성의 동작을 보여주는 타이밍도이다. 도 6a를 참조하면, 상기 에지 트리거 회로(610)는 상기 기준 클럭 신호(CLKR)로서 상기 제 1 내부 클럭 신호(ICLK)를 수신하고, 상기 타겟 클럭 신호(CLKT)로서 상기 제 3 내부 클럭 신호(ICLKB)를 수신할 수 있다. 상기 에지 트리거 회로(610)는 상기 제 1 내부 클럭 신호(ICLK)와 상기 제 3 내부 클럭 신호(ICLKB)의 에지를 트리거링하여 상기 제 2 폴링 클럭 신호(FCLK2) 및 제 2 라이징 클럭 신호(RCLK2)를 생성할 수 있다. 상기 스트로브 생성 회로(620)는 상기 클럭 신호(CLK)에 기초하여 상기 제 2 폴링 스트로브 신호(STRF2) 및 상기 제 2 라이징 스트로브 신호(STRR2)를 생성할 수 있다. 상기 스트로브 생성 회로(620)는 상기 제 2 폴링 클럭 신호(FCLK2) 및 상기 제 2 라이징 클럭 신호(RCLK2)의 한 주기 내에서 상기 제 2 폴링 클럭 신호(FCLK2) 및 상기 제 2 라이징 클럭 신호(RCLK2)의 펄스 폭에 따라 상기 제 2 폴링 스트로브 신호(STRF2) 및 상기 제 2 라이징 스트로브 신호(STRR2)의 펄스 폭을 조절할 수 있다.
상기 에지 트리거 회로(610)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 2 폴링 클럭 신호(FCLK2)를 생성할 수 있다. 상기 에지 트리거 회로(610)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 3 내부 클럭 신호(ICLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 2 라이징 클럭 신호(RCLK2)를 생성할 수 있다. 도 6b를 참조하면, 상기 제 3 내부 클럭 신호(ICLKB)는 상기 제 1 내부 클럭 신호(ICLK)와 180도만큼 늦은 위상 관계를 가질 수 있다. 상기 에지 트리거 회로(610)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 2 폴링 클럭 신호(FCLK2)를 생성할 수 있다. 상기 제 2 폴링 클럭 신호(FCLK2)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 2배일 수 있고, 상기 제 2 폴링 클럭 신호(FCLK2)의 한 주기 내에서 상기 제 2 폴링 클럭 신호(FCLK2)의 펄스 폭은 단위 시간의 4배 (4UI)일 수 있다. 상기 에지 트리거 회로(610)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 3 내부 클럭 신호(ICLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 2 라이징 클럭 신호(RCLK2)를 생성할 수 있다. 상기 제 2 라이징 클럭 신호(RCLK2)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 1 라이징 클럭 신호(RCLK2)의 한 주기 내에서 상기 제 1 라이징 클럭 신호(RCLK2)의 펄스 폭은 단위 시간의 2배 (2UI)일 수 있다.
상기 스트로브 생성 회로(620)는 상기 제 1 시간 동안 인에이블되는 펄스를갖는 상기 제 2 폴링 스트로브 신호(STRF2)를 생성하고, 상기 제 2 시간 동안 인에이블되는 펄스를 갖는 상기 제 2 라이징 스트로브 신호(STRR2)를 생성할 수 있다. 상기 제 1 시간은 상기 제 2 시간과 동일할 수 있다. 예를 들어, 상기 제 2 폴링 스트로브 신호(STRF2)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 m 배 및/또는 상기 클럭 신호(CLK)의 주기의 2m 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 제 2 라이징 스트로브 신호(STRR2)는 상기 제 1 내부 클럭 신호의 주기의 m 배 및/또는 상기 클럭 신호(CLK)의 주기의 2m 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 m 배는 상기 제 2 폴링 클럭 신호(FCLK2)의 펄스 폭과 상기 제 2 라이징 클럭 신호(RCLK2)의 펄스 폭의 공배수에 기초하여 결정될 수 있다. 즉, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 상기 제 2 폴링 클럭 신호(FCLK2)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 발생되는 상기 제 2 폴링 클럭 신호(FCLK2)의 총 펄스 폭은 단위 시간의 4배 (4UI)에 대응할 수 있다. 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 상기 제 2 라이징 클럭 신호(RCLK2)의 2개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 발생되는 상기 제 2 라이징 클럭 신호(RCLK2)의 총 펄스 폭은 단위 시간의 4배 (4UI)에 대응할 수 있다. 따라서, 상기 제 2 폴링 클럭 신호(FCLK2)의 총 펄스 폭과 상기 제 2 라이징 클럭 신호(RCLK2)의 총 펄스 폭의 최소 공배수는 상기 단위 시간의 4배 (4UI)일 수 있다.
m이 4라고 가정하면, 상기 제 2 폴링 스트로브 신호(STRF2)는 상기 제 1 내부 클럭 신호(ICLK)의 8주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 2 폴링 클럭 신호(FCLK2)의 4개의 펄스가 상기 제 2 폴링 스트로브 신호(STRF2)의 펄스 내에 포함될 수 있다. 상기 제 2 폴링 클럭 신호(FCLK2)의 하나의 펄스는 단위 시간의 4배 (4UI)이므로, 총 단위 시간의 16배 (4*4UI=16UI)에 대응하는 상기 제 2 폴링 클럭 신호(FCLK2)의 하이 레벨 구간이 상기 제 2 폴링 스트로브 신호(STRF2)의 펄스 내에 포함될 수 있다. 상기 제 2 라이징 스트로브 신호(STRR2)는 상기 제 1 내부 클럭 신호(ICLK)의 8주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 2 라이징 클럭 신호(RCLK2)의 8개의 펄스가 상기 제 2 라이징 스트로브 신호(STRR2)의 펄스 내에 포함될 수 있다. 상기 제 2 라이징 클럭 신호(RCLK2)의 하나의 펄스는 단위 시간의 2배 (2UI)이므로, 총 단위 시간의 16배 (8*2UI=16UI) 에 대응하는 상기 제 2 라이징 클럭 신호(RCLK2)의 하이 레벨 구간이 상기 제 2 라이징 스트로브 신호(STRR2)의 펄스 내에 포함될 수 있다.
일 실시예에서, 상기 에지 트리거 회로(610)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 3 내부 클럭 신호(ICLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 2 폴링 클럭 신호(FCLK2)를 생성할 수 있다. 상기 에지 트리거 회로(610)는 상기 제 3 내부 클럭 신호(ICLKB)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 제 2 라이징 클럭 신호(RCLK2)를 생성할 수 있다. 도 5c를 참조하면, 상기 제 3 내부 클럭 신호(ICLKB)는 상기 제 1 내부 클럭 신호(ICLK)와 180도만큼 늦은 위상 관계를 가질 수 있다. 상기 에지 트리거 회로(610)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 3 내부 클럭 신호(ICLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 2 폴링 클럭 신호(FCLK2)를 생성할 수 있다. 상기 제 2 폴링 클럭 신호(FCLK2)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 2 폴링 클럭 신호(FCLK2)의 한 주기 내에서 상기 제 2 폴링 클럭 신호(FCLK2)의 펄스 폭은 단위 시간의 2배 (2UI)일 수 있다. 상기 에지 트리거 회로(610)는 상기 제 3 내부 클럭 신호(ICLKB)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 2 라이징 클럭 신호(RCLK2)를 생성할 수 있다. 상기 제 2 라이징 클럭 신호(RCLK2)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 2 라이징 클럭 신호(RCLK2)의 한 주기 내에서 상기 제 2 라이징 클럭 신호(RCLK2)의 펄스 폭은 단위 시간의 2배 (2UI)일 수 있다.
상기 스트로브 생성 회로(620)는 상기 제 1 시간 동안 인에이블되는 펄스를갖는 상기 제 2 폴링 스트로브 신호(STRF2)를 생성하고, 상기 제 2 시간 동안 인에이블되는 펄스를 갖는 상기 제 2 라이징 스트로브 신호(STRR2)를 생성할 수 있다. 상기 제 1 시간은 상기 제 2 시간과 동일할 수 있다. 예를 들어, 상기 제 2 폴링 스트로브 신호(STRF2)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 k 배 및/또는 상기 클럭 신호(CLK)의 주기의 2k 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 제 2 라이징 스트로브 신호(STRR2)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 k 배 및/또는 상기 클럭 신호(CLK)의 주기의 2k 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 k 배는 상기 제 2 폴링 클럭 신호(FCLK2)의 펄스 폭과 상기 제 2 라이징 클럭 신호(RCLK2)의 펄스 폭의 공배수에 기초하여 결정될 수 있다. 즉, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 상기 제 2 폴링 클럭 신호(FCLK2)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 발생되는 상기 제 2 폴링 클럭 신호(FCLK2)의 총 펄스 폭은 단위 시간의 2배 (2UI)에 대응할 수 있다. 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 상기 제 2 라이징 클럭 신호(RCLK2)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 발생되는 상기 제 2 라이징 클럭 신호(RCLK2)의 총 펄스 폭은 단위 시간의 2배 (2UI)일 수 있다. 따라서, 상기 제 2 폴링 클럭 신호(FCLK2)의 총 펄스 폭과 상기 제 2 라이징 클럭 신호(RCLK2)의 총 펄스 폭의 최소 공배수는 상기 단위 시간의 2배 (2UI)일 수 있다.
k가 4라고 가정하면, 상기 제 2 폴링 스트로브 신호(STRF2)는 상기 제 1 내부 클럭 신호(ICLK)의 4주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 2 폴링 클럭 신호(FCLK2)의 4개의 펄스가 상기 제 2 폴링 스트로브 신호(STRF2)의 펄스 내에 포함될 수 있다. 상기 제 2 폴링 클럭 신호(FCLK2)의 하나의 펄스는 단위 시간의 2배 (2UI)이므로, 총 단위 시간의 8배 (4*2UI=8UI)에 대응하는 상기 제 2 폴링 클럭 신호(FCLK2)의 하이 레벨 구간이 상기 제 2 폴링 스트로브 신호(STRF2)의 펄스 내에 포함될 수 있다. 상기 제 2 라이징 스트로브 신호(STRR2)는 상기 제 1 내부 클럭 신호(ICLK1)의 4주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 2 라이징 클럭 신호(RCLK2)의 4개의 펄스가 상기 제 2 라이징 스트로브 신호(STRR2)의 펄스 내에 포함될 수 있다. 상기 제 2 라이징 클럭 신호(RCLK2)의 하나의 펄스는 단위 시간의 2배 (2UI)이므로, 총 단위 시간의 8배 (4*2UI=8UI) 에 대응하는 상기 제 2 라이징 클럭 신호(RCLK2)의 하이 레벨 구간이 상기 제 2 라이징 스트로브 신호(STRR2)의 펄스 내에 포함될 수 있다.
도 7a는 본 발명의 실시예에 따른 에지 트리거 회로(710) 및 스트로브 생성 회로(720)의 구성을 보여주는 도면이다. 도 7b및 도 7c는 도 7a에 도시된 구성의 동작을 보여주는 타이밍도이다. 도 7a를 참조하면, 상기 에지 트리거 회로(710)는 상기 기준 클럭 신호(CLKR)로서 상기 제 1 내부 클럭 신호(ICLK)를 수신하고, 상기 타겟 클럭 신호(CLKT)로서 상기 제 4 내부 클럭 신호(QCLKB)를 수신할 수 있다. 상기 에지 트리거 회로(710)는 상기 제 1 내부 클럭 신호(ICLK)와 상기 제 4 내부 클럭 신호(QCLKB)의 에지를 트리거링하여 상기 제 3 폴링 클럭 신호(FCLK3) 및 제 3 라이징 클럭 신호(RCLK3)를 생성할 수 있다. 상기 스트로브 생성 회로(720)는 상기 클럭 신호(CLK)에 기초하여 상기 제 3 폴링 스트로브 신호(STRF3) 및 상기 제 3 라이징 스트로브 신호(STRR3)를 생성할 수 있다. 상기 스트로브 생성 회로(720)는 상기 제 3 폴링 클럭 신호(FCLK3) 및 상기 제 3 라이징 클럭 신호(RCLK3)의 한 주기 내에서 상기 제 3 폴링 클럭 신호(FCLK3) 및 상기 제 3 라이징 클럭 신호(RCLK3)의 펄스 폭에 따라 상기 제 3 폴링 스트로브 신호(STRF3) 및 상기 제 3 라이징 스트로브 신호(STRR3)의 펄스 폭을 조절할 수 있다.
상기 에지 트리거 회로(710)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 3 폴링 클럭 신호(FCLK3)를 생성할 수 있다. 상기 에지 트리거 회로(710)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 4 내부 클럭 신호(QCLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 3 라이징 클럭 신호(RCLK3)를 생성할 수 있다. 도 7b를 참조하면, 상기 제 4 내부 클럭 신호(QCLKB)는 상기 제 1 내부 클럭 신호(ICLK)와 270도만큼 늦은 위상 관계를 가질 수 있다. 상기 에지 트리거 회로(710)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 3 폴링 클럭 신호(FCLK3)를 생성할 수 있다. 상기 제 3 폴링 클럭 신호(FCLK3)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 2배일 수 있고, 상기 제 3 폴링 클럭 신호(FCLK3)의 한 주기 내에서 상기 제 3 폴링 클럭 신호(FCLK3)의 펄스 폭은 단위 시간의 4배 (4UI)일 수 있다. 상기 에지 트리거 회로(710)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 4 내부 클럭 신호(QCLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 3 라이징 클럭 신호(RCLK3)를 생성할 수 있다. 상기 제 3 라이징 클럭 신호(RCLK3)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 3 라이징 클럭 신호(RCLK3)의 1주기 내에서 상기 제 3 라이징 클럭 신호(RCLK)의 펄스 폭은 단위 시간의 3배 (3UI)일 수 있다.
상기 스트로브 생성 회로(720)는 상기 제 1 시간 동안 인에이블되는 펄스를갖는 상기 제 3 폴링 스트로브 신호(STRF3)를 생성하고, 상기 제 2 시간 동안 인에이블되는 펄스를 갖는 상기 제 3 라이징 스트로브 신호(STRR3)를 생성할 수 있다. 상기 제 1 시간은 상기 제 2 시간보다 길 수 있다. 상기 스트로브 생성 회로(720)는 상기 제 3 라이징 스트로브 신호(STRR3)보다 더 긴 시간 동안 인에이블되는 펄스를 갖는 상기 제 3 폴링 스트로브 신호(STRF3)를 생성할 수 있다. 예를 들어, 상기 제 3 폴링 스트로브 신호(STRF3)는 상기 제 1 내부 클럭 신호(ICLK)의 3m 배 및/또는 상기 클럭 신호(CLK)의 주기의 6m 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 제 3 라이징 스트로브 신호(STRR3)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 2m 배 및/또는 상기 클럭 신호(CLK)의 주기의 4m 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 3m 배 및 상기 2m 배는 상기 제 3 폴링 클럭 신호(FCLK3)의 펄스 폭과 상기 제 3 라이징 클럭 신호(RCLK3)의 펄스 폭의 공배수에 기초하여 결정될 수 있다. 즉, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 상기 제 3 폴링 클럭 신호(FCLK3)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 발생되는 상기 제 3 폴링 클럭 신호(FCLK3)의 총 펄스 폭은 단위 시간의 4배 (4UI)에 대응할 수 있다. 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 상기 제 3 라이징 클럭 신호(FCLK3)의 2개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 2주기에 대응하는 시간 동안 발생되는 상기 제 2 라이징 클럭 신호(RCLK2)의 총 펄스 폭은 단위 시간의 6배 (2*3UI=6UI)에 대응할 수 있다. 따라서, 상기 제 3 폴링 클럭 신호(FCLK3)의 총 펄스 폭과 상기 제 3 라이징 클럭 신호(RCLK3)의 총 펄스 폭의 최소 공배수는 상기 단위 시간의 12배 (12UI)일 수 있다.
m이 4라고 가정하면, 상기 제 3 폴링 스트로브 신호(STRF3)는 상기 제 1 내부 클럭 신호(ICLK)의 12주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 3 폴링 클럭 신호(FCLK)의 6개의 펄스가 상기 제 3 폴링 스트로브 신호(STRF3)의 펄스 내에 포함될 수 있다. 상기 제 3 폴링 클럭 신호(FCLK3)의 하나의 펄스는 단위 시간의 4배 (4UI)이므로, 총 단위 시간의 24배 (6*4UI=24UI)에 대응하는 상기 제 3 폴링 클럭 신호(FCLK3)의 하이 레벨 구간이 상기 제 3 폴링 스트로브 신호(STRF3)의 펄스 내에 포함될 수 있다. 상기 제 3 라이징 스트로브 신호(STRR3)는 상기 제 1 내부 클럭 신호(ICLK)의 8주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 3 라이징 클럭 신호(RCLK3)의 8개의 펄스가 상기 제 3 라이징 스트로브 신호(STRR3)의 펄스 내에 포함될 수 있다. 상기 제 3 라이징 클럭 신호(RCLK3)의 하나의 펄스는 단위 시간의 3배 (3UI)이므로, 총 단위 시간의 24배 (8*3UI=24UI)에 대응하는 상기 제 3 라이징 클럭 신호(RCLK3)의 하이 레벨 구간이 상기 제 3 라이징 스트로브 신호(STRR3)의 펄스 내에 포함될 수 있다.
일 실시예에서, 상기 에지 트리거 회로(710)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 4 내부 클럭 신호(QCLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 3 폴링 클럭 신호(FCLK3)를 생성할 수 있다. 상기 에지 트리거 회로(710)는 상기 제 4 내부 클럭 신호(QCLKB)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 제 3 라이징 클럭 신호(RCLK3)를 생성할 수 있다. 도 7c를 참조하면, 상기 제 4 내부 클럭 신호(QCLKB)는 상기 제 1 내부 클럭 신호(ICLK)와 270도만큼 늦은 위상 관계를 가질 수 있다. 상기 에지 트리거 회로(710)는 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지로부터 상기 제 4 내부 클럭 신호(QCLKB)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 3 폴링 클럭 신호(FCLK3)를 생성할 수 있다. 상기 제 3 폴링 클럭 신호(FCLK3)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 3 폴링 클럭 신호(FCLK3)의 1주기 내에서 상기 제 3 폴링 클럭 신호(FCLK3)의 펄스 폭은 단위 시간의 3배 (3UI)일 수 있다. 상기 에지 트리거 회로(710)는 상기 제 4 내부 클럭 신호(QCLKB)의 라이징 에지로부터 상기 제 1 내부 클럭 신호(ICLK)의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 제 3 라이징 클럭 신호(RCLK3)를 생성할 수 있다. 상기 제 3 라이징 클럭 신호(RCLK3)의 주기는 상기 제 1 내부 클럭 신호(ICLK)의 주기와 동일할 수 있고, 상기 제 3 라이징 클럭 신호(RCLK3)의 1주기 내에서 상기 제 3 라이징 클럭 신호(RCLK3)의 펄스 폭은 단위 시간의 1배 (1UI)일 수 있다.
상기 스트로브 생성 회로(720)는 상기 제 1 시간 동안 인에이블되는 펄스를갖는 상기 제 3 폴링 스트로브 신호(STRF3)를 생성하고, 상기 제 2 시간 동안 인에이블되는 펄스를 갖는 상기 제 3 라이징 스트로브 신호(STRR3)를 생성할 수 있다. 상기 제 1 시간은 상기 제 2 시간보다 짧을 수 있다. 상기 스트로브 생성 회로(720)는 상기 제 3 폴링 스트로브 신호(STRF3)보다 더 긴 시간 동안 인에이블되는 펄스를 갖는 상기 제 2 라이징 스트로브 신호(STRR3)를 생성할 수 있다. 예를 들어, 상기 제 3 폴링 스트로브 신호(STRF)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 k 배 및/또는 상기 클럭 신호(CLK)의 주기의 2k 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 제 3 라이징 스트로브 신호(STRR3)는 상기 제 1 내부 클럭 신호(ICLK)의 주기의 3k 배 및/또는 상기 클럭 신호(CLK)의 주기의 6k 배에 대응하는 시간 동안 인에이블되는 펄스를 포함할 수 있다. 상기 k 배 및 3k 배는 상기 제 3 폴링 클럭 신호(FCLK3)의 펄스 폭과 상기 제 3 라이징 클럭 신호(RCLK3)의 펄스 폭의 공배수에 기초하여 결정될 수 있다. 즉, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 상기 제 3 폴링 클럭 신호(FCLK3)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 발생되는 상기 제 3 폴링 클럭 신호(FCLK3)의 총 펄스 폭은 단위 시간의 3배 (3UI)에 대응할 수 있다. 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 상기 제 3 라이징 클럭 신호(RCLK3)의 1개의 펄스가 발생할 수 있고, 상기 제 1 내부 클럭 신호(ICLK)의 1주기에 대응하는 시간 동안 발생되는 상기 제 3 라이징 클럭 신호(FCLK3)의 총 펄스 폭은 단위 시간의 1배(1UI)일 수 있다. 따라서, 상기 제 3 폴링 클럭 신호(FCLK3)의 총 펄스 폭과 상기 제 3 라이징 클럭 신호(RCLK3)의 총 펄스 폭의 최소 공배수는 상기 단위 시간의 3배 (3UI)일 수 있다.
k가 4라고 가정하면, 상기 제 3 폴링 스트로브 신호(STRF3)는 상기 제 1 내부 클럭 신호(ICLK)의 4주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 3 폴링 클럭 신호(FCLK3)의 4개의 펄스가 상기 제 3 폴링 스트로브 신호(STRF3)의 펄스 내에 포함될 수 있다. 상기 제 3 폴링 클럭 신호(FCLK3)의 하나의 펄스는 단위 시간의 3배 (3UI)이므로, 총 단위 시간의 12배 (4*3UI=12UI)에 대응하는 상기 제 3 폴링 클럭 신호(FCLK3)의 하이 레벨 구간이 상기 제 3 폴링 스트로브 신호(STRF3)의 펄스 내에 포함될 수 있다. 상기 제 3 라이징 스트로브 신호(STRR3)는 상기 제 1 내부 클럭 신호(ICLK)의 12주기에 대응하는 시간 동안 인에이블될 수 있고, 상기 제 3 라이징 클럭 신호(RCLK3)의 12개의 펄스가 상기 제 3 라이징 스트로브 신호(STRR3)의 펄스 내에 포함될 수 있다. 상기 제 3 라이징 클럭 신호(RCLK3)의 하나의 펄스는 단위 시간의 1배 (1UI)이므로, 총 단위 시간의 12배 (12*1UI=12UI) 에 대응하는 상기 제 3 라이징 클럭 신호(RCLK3)의 하이 레벨 구간이 상기 제 3 라이징 스트로브 신호(STRR3)의 펄스 내에 포함될 수 있다.
도 8a는 본 발명의 실시예에 따른 스트로브 신호 생성기(810)의 구성 및 동작을 보여주는 도면이다. 도 8a를 참조하면, 상기 스트로브 신호 생성기(810)는 클럭 분주기(811), 제 1 플립플롭(812), 제 2 플롭플롭(813), 제 3 플립플롭(814) 및 낸드 게이트(815)를 포함할 수 있다. 상기 클럭 분주기(811)는 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 분주기(811)는 상기 클럭 신호(CLK)의 주파수를 분주하여 분주 클럭 신호(CLKN)를 생성할 수 있다. 예를 들어, 상기 클럭 분주기(811)는 상기 클럭 신호(CLK)를 2분주하여 상기 분주 클럭 신호(CLKN)를 생성할 수 있다. 상기 제 1 플립플롭 내지 제 3 플립플롭(812, 813, 814)은 각각 클럭 단(CK)으로 상기 분주 클럭 신호(CLKN)를 공통으로 수신할 수 있다. 상기 제 1 플립플롭(812)의 입력 단(D)은 상기 낸드 게이트(815)의 출력 단과 연결될 수 있다. 상기 제 2 플립플롭(813)의 입력 단(D)은 상기 제 1 플립플롭(812)의 출력 단(Q)과 연결될 수 있다. 상기 제 2 플립플롭(813)의 출력 단(Q)은 상기 낸드 게이트(815)의 제 1 입력 단 및 상기 제 3 플립플롭(814)의 입력 단(D)과 공통 연결될 수 있다. 상기 제 3 플립플롭(814)의 출력 단(Q)은 상기 낸드 게이트(815)의 제 2 입력 단과 연결될 수 있다.
상기 클럭 분주기(811)는 상기 클럭 신호(CLK)를 분주하여 상기 분주 클럭 신호(CLKN)를 생성하고, 상기 분주 클럭 신호(CLKN)의 주기는 상기 클럭 신호(CLK)의 주기의 2배가 될 수 있다. 상기 제 2 플립플롭(813)의 출력 단을 통해 출력되는 신호(B1)는 상기 제 1 플립플롭(812)의 출력 단(Q)을 통해 출력되는 신호(A1)보다 상기 분주 클럭 신호(CLKN)의 1주기만큼 늦은 위상을 가질 수 있고, 상기 제 3 플립플롭(814)의 출력 단(Q)을 통해 출력되는 신호(C1)는 상기 제 2 플립플롭(813)의 출력 단(Q)을 통해 출력되는 신호(B1)보다 상기 분주 클럭 신호(CLKN)의 1주기만큼 늦은 위상을 가질 수 있다. 상기 제 2 및 제 3 플립플롭(813, 814)의 출력 단(Q)을 통해 출력되는 신호(B1, C1)가 모두 로직 하이 레벨일 때 상기 낸드 게이트(815)는 로직 로우 레벨의 출력 신호를 출력하고, 상기 제 1 플립플롭(812)은 상기 분주 클럭 신호(CLKN)의 라이징 에지에 동기하여 상기 제 1 플립플롭(812)을 통해 출력되는 신호(A1)의 로직 레벨을 로직 로우 레벨로 천이시킬 수 있다. 따라서, 상기 스트로브 신호 생성기(810)는 상기 분주 클럭 신호(CLKN)의 3주기 동안 인에이블되는 펄스를 갖는 스트로브 신호를 생성할 수 있다. 상기 신호들(A1, B1, C1) 중 하나가 상기 스트로브 신호로 출력될 수 있다.
도 8b는 본 발명의 실시예에 따른 스트로브 신호 생성기(820)의 구성 및 동작을 보여주는 도면이다. 도 8b를 참조하면, 상기 스트로브 신호 생성기(820)는 클럭 분주기(821), 제 1 플립플롭(822), 제 2 플롭플롭(823), 제 3 플립플롭(824) 및 노어 게이트(825)를 포함할 수 있다. 상기 클럭 분주기(821)는 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 분주기(821))는 상기 클럭 신호(CLK)의 주파수를 분주하여 분주 클럭 신호(CLKN)를 생성할 수 있다. 예를 들어, 상기 클럭 분주기(821)는 상기 클럭 신호(CLK)를 2분주하여 상기 분주 클럭 신호(CLKN)를 생성할 수 있다. 상기 제 1 플립플롭 내지 제 3 플립플롭(822, 823, 824)은 각각 클럭 단(CK)으로 상기 분주 클럭 신호(CLKN)를 공통으로 수신할 수 있다. 상기 제 1 플립플롭(822)의 입력 단(D)은 상기 노어 게이트(825)의 출력 단과 연결될 수 있다. 상기 제 2 플립플롭(823)의 입력 단(D)은 상기 제 1 플립플롭(822)의 출력 단(Q)과 연결될 수 있다. 상기 제 2 플립플롭(823)의 출력 단(Q)은 상기 노어 게이트(825)의 제 1 입력 단 및 상기 제 3 플립플롭(824)의 입력 단(D)과 공통 연결될 수 있다. 상기 제 3 플립플롭(824)의 출력 단(Q)은 상기 노어 게이트(825)의 제 2 입력 단과 연결될 수 있다.
상기 클럭 분주기(821)는 상기 클럭 신호(CLK)를 분주하여 상기 분주 클럭 신호(CLKN)를 생성하고, 상기 분주 클럭 신호(CLKN)의 주기는 상기 클럭 신호(CLK)의 주기의 2배가 될 수 있다. 상기 제 2 플립플롭(823)의 출력 단(Q)을 통해 출력되는 신호(B2)는 상기 제 1 플립플롭(822)의 출력 단(Q)을 통해 출력되는 신호(A2)보다 상기 분주 클럭 신호(CLKN)의 1주기만큼 늦은 위상을 가질 수 있고, 상기 제 3 플립플롭(824)의 출력 단(Q)을 통해 출력되는 신호(C2)는 상기 제 2 플립플롭(823)의 출력 단(Q)을 통해 출력되는 신호(B2)보다 상기 분주 클럭 신호(CLKN)의 1주기만큼 늦은 위상을 가질 수 있다. 상기 제 2 및 제 3 플립플롭(823, 824)의 출력 단(Q)을 통해 출력되는 신호(B2, C2) 중 어느 하나라도 로직 하이 레벨이 되면, 상기 노어 게이트(825)는 로직 로우 레벨의 출력 신호를 출력하고, 상기 제 1 플립플롭(822)은 상기 분주 클럭 신호(CLKN)의 라이징 에지에 동기하여 상기 제 1 플립플롭(822)을 통해 출력되는 신호(A2)의 로직 레벨을 로직 로우 레벨로 천이시킬 수 있다. 따라서, 상기 스트로브 신호 생성기(820)는 상기 분주 클럭 신호(CLKN)의 2주기 동안 인에이블되는 펄스를 갖는 스트로브 신호를 생성할 수 있다. 상기 신호들(A2, B2, C2) 중 하나가 상기 스트로브 신호로 출력될 수 있다.
도 8c는 본 발명의 실시예에 따른 스트로브 신호 생성기(830)의 구성 및 동작을 보여주는 도면이다. 도 8c를 참조하면, 상기 스트로브 신호 생성기(830)는 클럭 분주기(831), 제 1 플립플롭(832), 제 2 플롭플롭(833), 제 3 플립플롭(834), 제 4 플립플롭(835), 제 1 오어 게이트(836), 제 2 오어 게이트(837) 및 노어 게이트(838)를 포함할 수 있다. 상기 클럭 분주기(831)는 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 분주기(831)는 상기 클럭 신호(CLK)의 주파수를 분주하여 분주 클럭 신호(CLKN)를 생성할 수 있다. 예를 들어, 상기 클럭 분주기(831)는 상기 클럭 신호(CLK)를 2분주하여 상기 분주 클럭 신호(CLKN)를 생성할 수 있다. 상기 제 1 플립플롭 내지 제 4 플립플롭(832, 833, 834, 835)은 각각 클럭 단(CK)으로 상기 분주 클럭 신호(CLKN)를 공통으로 수신할 수 있다. 상기 제 1 플립플롭(832)의 입력 단(D)은 상기 노어 게이트(838)의 출력 단과 연결될 수 있다. 상기 제 1 플립플롭(832)의 출력 단(Q)은 상기 제 2 플립플롭(833)의 입력 단(D) 및 상기 제 1 오어 게이트(836)의 제 1 입력 단과 공통 연결될 수 있다. 상기 제 2 플립플롭(833)의 출력 단(Q)은 상기 제 3 플립플롭(834)의 입력 단(D) 및 상기 제 1 오어 게이트(836)의 제 2 입력 단과 공통 연결될 수 있다. 상기 제 3 플립플롭(834)의 출력 단(Q)은 상기 제 4 플립플롭(835)의 입력 단(D) 및 상기 제 2 오어 게이트(837)의 제 1 입력 단과 공통 연결될 수 있다. 상기 제 4 플립플롭(835)의 출력 단(Q)은 상기 제 2 오어 게이트(837)의 제 2 입력 단과 연결될 수 있다. 상기 노어 게이트(838)의 제 1 입력 단은 상기 제 1 오어 게이트(836)의 출력 단과 연결되고, 상기 노어 게이트(838)의 제 2 입력 단은 상기 제 2 오어 게이트(837)의 출력 단과 연결될 수 있다.
상기 클럭 분주기(831)는 상기 클럭 신호(CLK)를 분주하여 상기 분주 클럭 신호(CLKN)를 생성하고, 상기 분주 클럭 신호(CLKN)의 주기는 상기 클럭 신호(CLK)의 주기의 2배가 될 수 있다. 상기 제 2 플립플롭(833)의 출력 단(Q)을 통해 출력되는 신호(B3)는 상기 제 1 플립플롭(832)의 출력 단(Q)을 통해 출력되는 신호(A3)보다 상기 분주 클럭 신호(CLKN)의 1주기만큼 늦은 위상을 가질 수 있고, 상기 제 3 플립플롭(834)의 출력 단(Q)을 통해 출력되는 신호(C3)는 상기 제 2 플립플롭(833)의 출력 단(Q)을 통해 출력되는 신호(B3)보다 상기 분주 클럭 신호(CLKN)의 1주기만큼 늦은 위상을 가질 수 있으며, 상기 제 4 플립플롭(835)의 출력 단(Q)을 통해 출력되는 신호(D3)는 상기 제 3 플립플롭(834)의 출력 단(Q)을 통해 출력되는 신호(C3)보다 상기 분주 클럭 신호(CLKN)의 1주기만큼 늦은 위상을 가질 수 있다. 상기 제 1 및 제 2 플립플롭(831, 832)의 출력 단(Q)을 통해 출력되는 신호(A3, B3) 중 어느 하나라도 로직 하이 레벨이 되면, 상기 제 1 오어 게이트(836)는 로직 하이 레벨의 신호를 출력할 수 있다. 상기 제 3 및 제 4 플립플롭(834, 835)의 출력 단(Q)을 통해 출력되는 신호(C3, D3) 중 어느 하나라도 로직 하이 레벨이 되면, 상기 제 2 오어 게이트(837)는 로직 하이 레벨의 출력 신호를 출력할 수 있다. 상기 노어 게이트(838)는 상기 제 1 및 제 2 오어 게이트(836, 837) 중 어느 하나로부터 로직 하이 레벨의 신호가 출력될 때, 로직 로우 레벨을 갖는 신호를 출력할 수 있다. 상기 제 1 플립플롭(832)은 상기 분주 클럭 신호(CLKN)의 라이징 에지에 동기하여 상기 제 1 플립플롭(832)을 통해 출력되는 신호(A3)의 로직 레벨을 로직 로우 레벨로 천이시킬 수 있다. 따라서, 상기 스트로브 신호 생성기(830)는 상기 분주 클럭 신호(CLKN)의 1주기 동안 인에이블되는 펄스를 갖는 스트로브 신호를 생성할 수 있다. 상기 신호들(A3, B3, C3, D3) 중 하나가 상기 스트로브 신호로 출력될 수 있다.
도 5b와 같이 동작하는 스트로브 생성 회로(520)는 도 8a 및 도 8b에 도시된 스트로브 신호 생성기(810, 820)를 포함할 수 있다. 상기 스트로브 생성 회로(520)는 도 8a에 도시된 스트로브 신호 생성기(810)를 채용하여 상기 제 1 폴링 스트로브 신호(STRF1)를 생성할 수 있고, 도 8b에 도시된 스트로브 신호 생성기(820)를 채용하여 상기 제 1 라이징 스트로브 신호(STRR1)를 생성할 수 있다. 도 5c와 같이 동작하는 스트로브 생성 회로(520)는 도 8a 및 도 8c에 도시된 스트로브 신호 생성기(810, 830)를 포함할 수 있다. 상기 스트로브 생성 회로(520)는 도 8a에 도시된 스트로브 신호 생성기(810)를 채용하여 상기 제 1 폴링 스트로브 신호(STRF1)를 생성할 수 있고, 도 8c에 도시된 스트로브 신호 생성기(830)를 채용하여 상기 제 1 라이징 스트로브 신호(STRR1)를 생성할 수 있다. 도 6b과 같이 동작하는 스트로브 생성 회로(620)는 도 8b에 도시된 스트로브 신호 생성기(820)를 포함할 수 있다. 상기 스트로브 생성 회로(620)는 도 8b에 도시된 스트로브 신호 생성기(820)를 채용하여 상기 제 2 폴링 스트로브 신호(STRF2) 및 상기 제 2 라이징 스트로브 신호(STRR2)를 생성할 수 있다. 도 6c와 같이 동작하는 스트로브 생성 회로(620)는 도 8a, 도 8b 및 도 8c에 도시된 스트로브 신호 생성기(810, 820, 830) 중 어느 하나를 포함할 수 있다. 상기 스트로브 생성 회로(620)는 도 8a, 도 8b 및 도 8c에 도시된 스트로브 신호 생성기(810, 820, 830) 중 어느 하나를 채용하여 상기 제 2 폴링 스트로브 신호(STRF2) 및 상기 제 2 라이징 스트로브 신호(STRR2)를 생성할 수 있다. 도 7b와 같이 동작하는 스트로브 생성 회로(720)는 도 8a 및 도 8b에 도시된 스트로브 신호 생성기(810, 820)를 포함할 수 있다. 상기 스트로브 생성 회로(720)는 도 8a에 도시된 스트로브 신호 생성기(810)를 채용하여 상기 제 3 폴링 스트로브 신호(STRF3)를 생성할 수 있고, 도 8b에 도시된 스트로브 신호 생성기(820)를 채용하여 상기 제 3 라이징 스트로브 신호(STRR3)를 생성할 수 있다. 도 7c와 같이 동작하는 스트로브 생성 회로(720)는 도 8a 및 도 8c에 도시된 스트로브 신호 생성기(810, 830)를 포함할 수 있다. 상기 스트로브 생성 회로(720)는 도 8c에 도시된 스트로브 신호 생성기(830)를 채용하여 상기 제 3 폴링 스트로브 신호(STRF3)를 생성할 수 있다. 상기 스트로브 생성 회로(720)는 도 8a에 도시된 스트로브 신호 생성기(810)를 채용하여 상기 제 3 라이징 스트로브 신호(STRR3)를 생성할 수 있다.
도 9a는 본 발명의 실시예에 따른 위상 감지기(900A)의 구성을 보여주는 도면이다. 도 9a에서, 상기 위상 감지기(900A)는 도 4에 도시된 위상 감지기(430)로 적용될 수 있다. 상기 위상 감지기(900A)는 상기 폴링 클럭 신호(FCLK), 상기 라이징 클럭 신호(RCLK), 상기 폴링 스트로브 신호(STRF) 및 상기 라이징 스트로브 신호(STRR)를 수신할 수 있다. 상기 위상 감지기(900A)는 상기 폴링 클럭 신호(FCLK) 및 상기 폴링 스트로브 신호(STRF)에 기초하여 정 출력 신호(OUTP)를 생성하고, 상기 라이징 클럭 신호(RCLK) 및 상기 라이징 스트로브 신호(STRR)에 기초하여 부 출력 신호(OUTN)를 생성할 수 있다. 상기 위상 감지기(900A)는 상기 정 출력 신호(OUTP)와 상기 부 출력 신호(OUTN)의 전압 레벨을 비교하여 상기 위상 감지 신호(DCD)를 생성할 수 있다.
상기 위상 감지기(900A)는 듀티 감지기(901) 및 비교기(902)를 포함할 수 있다. 상기 듀티 감지기(901)는 제 1 캐패시터(C1) 및 제 2 캐패시터(C2)를 포함할 수 있다. 상기 제 1 캐패시터(C1)는 정 출력 노드(OP)와 연결되고, 상기 정 출력 노드(OP)로부터 상기 정 출력 신호(OUTP)가 생성될 수 있다. 상기 제 2 캐패시터(C2)는 부 출력 노드(ON)와 연결되고, 상기 부 출력 노드(ON)로부터 상기 부 출력 신호(OUTN)가 생성될 수 있다. 상기 듀티 감지기(901)는 상기 폴링 스트로브 신호(STRF)의 인에이블 구간에서 상기 폴링 클럭 신호(FCLK)의 펄스 폭 및/또는 하이 레벨 구간을 감지하여 상기 정 출력 신호(OUTP)를 생성할 수 있다. 상기 듀티 감지기(901)는 상기 폴링 스트로브 신호(STRF)의 인에이블 구간에서 상기 폴링 클럭 신호(FCLK)의 펄스에 기초하여 상기 제 1 캐패시터(C1)에 충전된 전하를 디스차지시켜 상기 정 출력 신호(OUTP)를 생성할 수 있다. 상기 듀티 감지기(901)는 상기 라이징 스트로브 신호(STRR)의 인에이블 구간에서 상기 라이징 클럭 신호(RCLK)의 펄스 폭 및/또는 하이 레벨 구간을 감지하여 상기 부 출력 신호(OUTN)를 생성할 수 있다. 상기 듀티 감지기(901)는 상기 라이징 스트로브 신호(STRR)의 인에이블 구간에서 상기 라이징 클럭 신호(RCLK)의 펄스에 기초하여 상기 제 2 캐패시터(C2)에 충전된 전하를 디스차지시켜 상기 부 출력 신호(OUTN)를 생성할 수 있다. 상기 폴링 스트로브 신호(STRF) 내에 포함되는 상기 폴링 클럭 신호(FCLK)의 하이 레벨 구간과 상기 라이징 스트로브 신호(STRR) 내에 포함되는 상기 라이징 클럭 신호(RCLK)의 하이 레벨 구간은 동일하므로, 상기 제 1 및 제 2 캐패시터(C1, C2)는 동일한 캐패시턴스를 가질 수 있다. 상기 제 1 및 제 2 캐패시턴스(C1, C2)가 동일한 캐패시턴스를 갖는 경우, 상기 듀티 감지기(900A)는 대칭적으로 설계될 수 있다. 따라서, 상기 듀티 감지기(900A)는 정확한 듀티 감지 동작을 수행하여, 복수의 내부 클럭 신호의 위상이 정밀하게 조절될 수 있도록 한다.
도 4를 함께 참조하면, 상기 기준 클럭 신호(CLKR)와 상기 타겟 클럭 신호(CLKT)의 듀티 비가 서로 다른 경우, 상기 폴링 스트로브 신호(STRF) 내에 포함되는 상기 폴링 클럭 신호(FCLK)의 하이 레벨 구간은 상기 라이징 스트로브 신호(STRR) 내에 포함되는 상기 라이징 클럭 신호(RCLK)의 하이 레벨 구간과 달라질 수 있다. 예를 들어, 상기 폴링 클럭 신호(FCLK)의 하이 레벨 구간이 상기 라이징 클럭 신호(RCLK)의 하이 레벨 구간보다 길 때, 상기 정 출력 신호(OUTP)의 전압 레벨은 상기 부 출력 신호(OUTN)의 전압 레벨보다 낮아질 수 있다. 상기 비교기(902)는 상기 정 출력 신호(OUTP)의 전압 레벨과 상기 부 출력 신호(OUTN)의 전압 레벨을 비교하여 상기 위상 감지 신호(DCD)를 생성할 수 있다. 예를 들어, 상기 정 출력 신호(OUTP)의 전압 레벨이 상대적으로 낮을 때, 상기 비교기(902)는 로직 로우 레벨을 갖는 상기 위상 감지 신호(DCD)를 출력할 수 있다. 상기 정 출력 신호(OUTP)의 전압 레벨이 상대적으로 높을 때, 상기 비교기(902)는 로직 하이 레벨을 갖는 상기 위상 감지 신호(DCD)를 출력할 수 있다.
상기 듀티 감지기(901)는 제 1 감지 경로(910) 및 제 2 감지 경로(920)를 포함할 수 있다. 상기 제 1 및 제 2 감지 경로(910, 920)는 서로 전기적으로 연결되지 않을 수 있고, 상기 듀티 감지기(901)는 싱글 엔디드 (single-ended) 타입의 증폭 회로로 구현될 수 있다. 상기 제 1 감지 경로(910)는 상기 제 1 캐패시터(C1), 제 1 트랜지스터(911), 제 3 트랜지스터(912) 및 제 5 트랜지스터(913)를 더 포함할 수 있다. 상기 제 1 트랜지스터(911)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 3 및 제 5 트랜지스터(912, 913)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(911)는 게이트로 프리차지 신호(PCGB)를 수신하고, 소스가 제 1 전원전압(V1)이 공급되는 단자와 연결되며, 드레인이 상기 정 출력 노드(OUTP)와 연결될 수 있다. 상기 제 3 트랜지스터(912)는 게이트로 상기 폴링 클럭 신호(FCLK)를 수신하고, 드레인이 상기 정 출력 노드(OUTP)와 연결될 수 있다. 상기 제 5 트랜지스터(913)는 게이트로 상기 폴링 스트로브 신호(STRF)를 수신하고, 드레인이 상기 제 3 트랜지스터(912)의 소스와 연결되며, 소스가 제 2 전원전압(V2)이 공급되는 단자와 연결될 수 있다. 상기 제 2 전원전압(V2)은 상기 제 1 전원전압(V1)보다 낮은 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 제 3 트랜지스터(912)의 게이트는 상기 폴링 스트로브 신호(STRF)를 수신하고, 상기 제 5 트랜지스터(913)의 게이트는 상기 폴링 클럭 신호(FCLK)를 수신하도록 수정될 수 있다. 상기 제 1 감지 경로(910)는 제 7 트랜지스터(914) 및 제 9 트랜지스터(915) 중 적어도 하나를 더 포함할 수 있다. 상기 제 7 및 제 9 트랜지스터(914, 915)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 7 트랜지스터(914)는 게이트로 상기 프리차지 신호(PCGB)를 수신하고, 드레인 및 소스가 상기 제 5 트랜지스터(913)의 소스 및 상기 제 2 전원전압(V2)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 9 트랜지스터(915)는 게이트로 상기 폴링 스트로브 신호(STRF)를 수신하고, 드레인 및 소스가 상기 정 출력 노드(OUTP) 및 상기 제 3 트랜지스터(912)의 드레인 사이에 연결될 수 있다. 일 실시예에서, 상기 제 7 트랜지스터(914)는 상기 프리차지 신호(PCGB) 대신에 상기 제 1 전원전압(V1)을 수신하도록 수정될 수 있다.
상기 제 2 감지 경로(920)는 상기 제 2 캐패시터(C2), 제 2 트랜지스터(921), 제 4 트랜지스터(922) 및 제 6 트랜지스터(923)를 포함할 수 있다. 상기 제 2 트랜지스터(921)는 P 채널 모스 트랜지스터일 수 있고, 상기 제 4 및 제 6 트랜지스터(922, 923)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(921)는 게이트로 프리차지 신호(PCGB)를 수신하고, 소스가 상기 제 1 전원전압(V1)이 공급되는 단자와 연결되며, 드레인이 상기 부 출력 노드(ON)와 연결될 수 있다. 상기 제 4 트랜지스터(922)는 게이트로 상기 라이징 클럭 신호(RCLK)를 수신하고, 드레인이 상기 부 출력 노드(ON)와 연결될 수 있다. 상기 제 6 트랜지스터(923)는 게이트로 상기 라이징 스트로브 신호(STRR)를 수신하고, 드레인이 상기 제 4 트랜지스터(922)의 소스와 연결되며, 소스가 상기 제 2 전원전압(V2)이 공급되는 단자와 연결될 수 있다. 상기 제 2 전원전압(V2)은 상기 제 1 전원전압(V1)보다 낮은 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 제 4 트랜지스터(922)의 게이트는 상기 라이징 스트로브 신호(STRR)를 수신하고, 상기 제 6 트랜지스터(923)의 게이트는 상기 라이징 클럭 신호(RCLK)를 수신하도록 수정될 수 있다. 상기 제 2 감지 경로(920)는 제 8 트랜지스터(924) 및 제 10 트랜지스터(925) 중 적어도 하나를 더 포함할 수 있다. 상기 제 8 및 제 10 트랜지스터(924, 925)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 8 트랜지스터(924)는 게이트로 상기 프리차지 신호(PCGB)를 수신하고, 드레인 및 소스가 상기 제 6 트랜지스터(923)의 소스 및 상기 제 2 전원전압(V2)이 공급되는 단자 사이에 연결될 수 있다. 상기 제 10 트랜지스터(925)는 게이트로 상기 라이징 스트로브 신호(STRR)를 수신하고, 드레인 및 소스가 상기 부 출력 노드(ON) 및 상기 제 4 트랜지스터(922)의 드레인 사이에 연결될 수 있다. 일 실시예에서, 상기 제 8 트랜지스터(924)는 상기 프리차지 신호(PCGB) 대신에 상기 제 1 전원전압(V1)을 수신하도록 수정될 수 있다.
상기 프리차지 신호(PCGB)가 로직 로우 레벨로 인에이블되면, 상기 제 1 및 제 2 트랜지스터(911, 921)가 턴온될 수 있고, 상기 제 1 및 제 2 캐패시터(C1, C2)로 상기 제 1 전원전압(V1)이 공급되어 상기 제 1 및 제 2 캐패시터(C1, C2)가 충전될 수 있다. 상기 제 5 트랜지스터(913)는 상기 폴링 스트로브 신호(STRF)가 인에이블되었을 때 턴온되고, 상기 제 3 트랜지스터(912)는 상기 폴링 클럭 신호(FCLK)의 펄스가 발생할 때마다 턴온될 수 있다. 따라서, 상기 제 1 감지 경로(910)는 상기 폴링 스트로브 신호(STRF)가 인에이블된 구간에서, 상기 폴링 클럭 신호(FCLK)의 하이 레벨 구간에 대응하는 시간만큼 상기 제 1 캐패시터(C1)에 충전된 전하를 디스차지시킬 수 있다. 상기 제 6 트랜지스터(923)는 상기 라이징 스트로브 신호(STRR)가 인에이블되었을 때 턴온되고, 상기 제 4 트랜지스터(922)는 상기 라이징 클럭 신호(RCLK)의 펄스가 발생할 때마다 턴온될 수 있다. 따라서, 상기 제 2 감지 경로(920)는 상기 라이징 스트로브 신호(STRR)가 인에이블된 구간에서, 상기 라이징 클럭 신호(RCLK)의 하이 레벨 구간에 대응하는 시간만큼 상기 제 2 캐패시터(C2)에 충전된 전하를 디스차지시킬 수 있다. 상기 기준 클럭 신호(CLKR)와 상기 타겟 클럭 신호(CLKT)의 위상 차이가 90도, 180도 또는 270도보다 크거나 작으면, 상기 폴링 클럭 신호(FCLK)의 하이 레벨 구간의 길이와 상기 라이징 클럭 신호(RCLK)의 하이 레벨 구간의 길이가 달라질 수 있다. 따라서, 상기 제 1 및 제 2 캐패시터(C1, C2)에서 디스차지되는 전하량에 차이가 발생되고, 상기 정 출력 신호(OUTP) 및 상기 부 출력 신호(OUTN)의 전압 레벨이 서로 달라질 수 있다.
도 9b는 본 발명의 실시예에 따른 위상 감지기(900B)의 구성을 보여주는 도면이다. 도 9b에서, 상기 위상 감지기(900B)는 도 9a에 도시된 위상 감지기(900A)와 실질적으로 동일한 구성을 가질 수 있다. 상기 위상 감지기(900B)는 상기 위상 감지기(900A)와 다르게 차동 (differential) 타입의 위상 감지기일 수 있다. 상기 위상 감지기(900B)에서, 상기 제 5 트랜지스터(913) 및 상기 제 6 트랜지스터(923)의 소스가 서로 전기적으로 연결될 수 있다.
도 10a는 본 발명의 실시예에 따른 위상 감지 회로(1000A)의 구성을 보여주는 도면이다. 상기 위상 감지 회로(1000A)는 도 3의 위상 감지 회로(310)로 적용될 수 있다. 도 10a를 참조하면, 상기 위상 감지 회로(1000A)는 제 1 에지 트리거 회로(1011), 제 1 스트로브 생성 회로(1012), 제 1 위상 감지기(1013), 제 2 에지 트리거 회로(1021), 제 2 스트로브 생성 회로(1022), 제 2 위상 감지기(1023), 제 3 에지 트리거 회로(1031), 제 3 스트로브 생성 회로(1032) 및 제 3 위상 감지기(1033)를 포함할 수 있다. 상기 제 1 에지 트리거 회로(1011)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 2 내부 클럭 신호(QCLK)에 기초하여 제 1 폴링 클럭 신호(FCLK1) 및 제 1 라이징 클럭 신호(RCLK1)를 생성할 수 있다. 상기 제 1 스트로브 생성 회로(1012)는 상기 클럭 신호(CLK)에 기초하여 제 1 폴링 스트로브 신호(STRF1) 및 제 1 라이징 스트로브 신호(STRR1)를 생성할 수 있다. 상기 제 1 위상 감지기(1013)는 상기 제 1 폴링 클럭 신호(FCLK1), 상기 제 1 라이징 클럭 신호(RCLK1), 상기 제 1 폴링 스트로브 신호(STRF1) 및 제 1 라이징 스트로브 신호(STRR1)에 기초하여 상기 제 1 위상 감지 신호(DCD1)를 생성할 수 있다. 도 5b 및 도 5c와 같이 동작할 수 있는 도 5a에 도시된 에지 트리거 회로(510)는 상기 제 1 에지 트리거 회로(1011)로 적용될 수 있다. 도 8a 내지 도 8c에 도시된 스트로브 생성 회로(810, 820, 830)는 상기 제 1 스트로브 생성 회로(1012)로 적용될 수 있다. 도 9a 및 도 9b에 도시된 위상 감지기(900A, 900B) 중 적어도 하나는 상기 제 1 위상 감지기(1013)로 적용될 수 있다.
상기 제 2 에지 트리거 회로(1021)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 3 내부 클럭 신호(ICLKB)에 기초하여 제 2 폴링 클럭 신호(FCLK2) 및 제 2 라이징 클럭 신호(RCLK2)를 생성할 수 있다. 상기 제 2 스트로브 생성 회로(1022)는 상기 클럭 신호(CLK)에 기초하여 제 2 폴링 스트로브 신호(STRF2) 및 제 2 라이징 스트로브 신호(STRR2)를 생성할 수 있다. 상기 제 2 위상 감지기(1023)는 상기 제 2 폴링 클럭 신호(FCLK2), 상기 제 2 라이징 클럭 신호(RCLK2), 상기 제 2 폴링 스트로브 신호(STRF2) 및 제 2 라이징 스트로브 신호(STRR2)에 기초하여 상기 제 2 위상 감지 신호(DCD2)를 생성할 수 있다. 도 6b 및 도 6c와 같이 동작할 수 있는 도 6a에 도시된 에지 트리거 회로(610)는 상기 제 2 에지 트리거 회로(1021)로 적용될 수 있다. 도 8a 내지 도 8c에 도시된 스트로브 생성 회로(810, 820, 830)는 상기 제 2 스트로브 생성 회로(1022)로 적용될 수 있다. 도 9a 및 도 9b에 도시된 위상 감지기(900A, 900B) 중 적어도 하나는 상기 제 2 위상 감지기(1023)로 적용될 수 있다.
상기 제 3 에지 트리거 회로(1031)는 상기 제 1 내부 클럭 신호(ICLK) 및 상기 제 4 내부 클럭 신호(QCLKB)에 기초하여 제 3 폴링 클럭 신호(FCLK3) 및 제 3 라이징 클럭 신호(RCLK3)를 생성할 수 있다. 상기 제 3 스트로브 생성 회로(1032)는 상기 클럭 신호(CLK)에 기초하여 제 3 폴링 스트로브 신호(STRF3) 및 제 3 라이징 스트로브 신호(STRR3)를 생성할 수 있다. 상기 제 3 위상 감지기(1033)는 상기 제 3 폴링 클럭 신호(FCLK3), 상기 제 3 라이징 클럭 신호(RCLK3), 상기 제 3 폴링 스트로브 신호(STRF3) 및 제 3 라이징 스트로브 신호(STRR3)에 기초하여 상기 제 3 위상 감지 신호(DCD3)를 생성할 수 있다. 도 7b 및 도 7c와 같이 동작할 수 있는 도 7a에 도시된 에지 트리거 회로(710)는 상기 제 3 에지 트리거 회로(1031)로 적용될 수 있다. 도 8a 내지 도 8c에 도시된 스트로브 생성 회로(810, 820, 830)는 상기 제 3 스트로브 생성 회로(1032)로 적용될 수 있다. 도 9a 및 도 9b에 도시된 위상 감지기(900A, 900B) 중 적어도 하나는 상기 제 3 위상 감지기(1033)로 적용될 수 있다.
상기 위상 감지 회로(1000A)는 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 듀티 보정 동작 및/또는 위상 조절 동작을 동시에 수행할 수 있도록 한다. 도 1을 함께 참조하면, 상기 클럭 생성 회로(100)가 상기 클럭 신호(CLK)를 수신하면, 상기 위상 지연 회로(110)는 상기 클럭 신호(CLK)에 대한 지연 고정 동작을 수행할 수 있다. 상기 위상 지연 회로(110)의 지연 고정 동작이 완료되면, 상기 위상 감지 회로(1000A)는 상기 제 1 내부 클럭 신호(ICLK)에 대한 제 2 내지 제 4 내부 클럭 신호(QCLK, ICLKB, QCLKB)의 위상 감지 동작을 동시에 수행할 수 있고, 상기 제 1 내지 제 3 위상 감지 신호(DCD1, DCD2, DCD3)도 동시에 생성될 수 있다. 따라서, 상기 위상 제어 회로(130) 및 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 2 내지 제 4 내부 클럭 신호(QCLK, ICLKB, QCLKB)에 대한 위상 조절 동작을 동시에 수행할 수 있다. 상기 위상 조절 동작이 완료되면, 상기 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 상기 클럭 생성 회로(100)를 포함하는 반도체 장치의 내부 회로에서 사용될 수 있다.
도 10b는 본 발명의 실시예에 따른 위상 감지 회로(1000B)의 구성을 보여주는 도면이다. 상기 위상 감지 회로는 도 3에 도시된 위상 감지 회로(310)로 적용될 수 있다. 도 10b를 참조하면, 상기 위상 감지 회로(1000B)는 제 1 에지 트리거 회로(1041), 제 1 스트로브 생성 회로(1042), 제 2 에지 트리거 회로(1051), 제 2 스트로브 생성 회로(1052), 제 3 에지 트리거 회로(1061), 제 3 스트로브 생성 회로(1062) 및 하나의 위상 감지기(1070)를 포함할 수 있다. 상기 제 1 에지 트리거 회로(1041) 및 제 1 스트로브 생성 회로(1042)는 제 1 인에이블 신호(EN1)를 더 수신하는 것을 제외하고는 도 10a에 도시된 제 1 에지 트리거 회로(1011) 및 제 1 스트로브 생성 회로(1012)와 동일할 수 있다. 상기 제 2 에지 트리거 회로(1051) 및 제 2 스트로브 생성 회로(1052)는 제 2 인에이블 신호(EN2)를 더 수신하는 것을 제외하고는 도 10a에 도시된 제 2 에지 트리거 회로(1021) 및 제 2 스트로브 생성 회로(1022)와 동일할 수 있다. 상기 제 3 에지 트리거 회로(1061) 및 제 3 스트로브 생성 회로(1062)는 제 3 인에이블 신호(EN3)를 더 수신하는 것을 제외하고는 도 10a에 도시된 제 3 에지 트리거 회로(1031) 및 제 3 스트로브 생성 회로(1032)와 동일할 수 있다.
상기 제 1 내지 제 3 인에이블 신호(EN1, EN2, EN3)는 순차적으로 인에이블될 수 있다. 예를 들어, 상기 제 1 인에이블 신호(EN1)는 상기 클럭 생성 회로(100) 위상 지연 회로(110)가 지연 고정 동작을 완료했을 때 인에이블될 수 있다. 상기 제 2 인에이블 신호(EN2)는 상기 제 1 내부 클럭 신호(ICLK)에 대한 상기 제 2 내부 클럭 신호(QCLK)의 위상 조절 동작이 완료되었을 때 인에이블될 수 있다. 상기 제 3 인에이블 신호(EN3)는 상기 제 1 내부 클럭 신호(ICLK)에 대한 상기 제 3 내부 클럭 신호(ICLKB)의 위상 조절 동작이 완료되었을 때 인에이블될 수 있다. 상기 제 1 내지 제 3 에지 트리거 회로(1041, 1042, 1043)와 상기 제 1 내지 제 3 스트로브 생성 회로(1042, 1052, 1062)는 각각 상기 제 1 내지 제 3 인에이블 신호(EN1, EN2, EN3)에 기초하여 순차적으로 동작할 수 있다. 따라서, 상기 위상 감지 회로(1000B)는 하나의 위상 감지기(1070)만을 구비할 수 있다. 상기 위상 감지기(1070)는 상기 제 1 폴링 클럭 신호(FCLK1), 상기 제 1 라이징 클럭 신호(RCLK1), 상기 제 1 폴링 스트로브 신호(STRF1) 및 상기 제 1 라이징 스트로브 신호(STRR1)에 기초하여 상기 제 1 위상 감지 신호(DCD1)를 생성할 수 있다. 상기 위상 감지기(1070)는 상기 제 2 폴링 클럭 신호(FCLK2), 상기 제 2 라이징 클럭 신호(RCLK2), 상기 제 2 폴링 스트로브 신호(STRF2) 및 상기 제 2 라이징 스트로브 신호(STRR2)에 기초하여 상기 제 2 위상 감지 신호(DCD2)를 생성할 수 있다. 상기 위상 감지기(1070)는 상기 제 3 폴링 클럭 신호(FCLK3), 상기 제 3 라이징 클럭 신호(RCLK3), 상기 제 3 폴링 스트로브 신호(STRF3) 및 상기 제 3 라이징 스트로브 신호(STRR3)에 기초하여 상기 제 3 위상 감지 신호(DCD3)를 생성할 수 있다.
상기 클럭 생성 회로(100)는 상기 위상 감지 회로(1000B)를 구비하여 제 1 내지 제 4 내부 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대한 듀티 보정 동작 및/또는 위상 조절 동작을 순차적으로 수행할 수 있다. 상기 클럭 생성 회로(100)가 상기 클럭 신호(CLK)를 수신하면, 상기 위상 지연 회로(110)는 상기 클럭 신호(CLK)에 대한 지연 고정 동작을 수행할 수 있다. 상기 위상 지연 회로(110)의 지연 고정 동작이 완료되면, 상기 제 1 인에이블 신호(EN1)가 인에이블되고, 상기 위상 감지 회로(1000B)는 상기 제 1 내부 클럭 신호(ICLK)에 대한 제 2 내부 클럭 신호(QCLK)의 위상 감지 동작을 수행하고, 상기 위상 제어 회로(130) 및 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 2 내부 클럭 신호(QCLK)에 대한 위상 조절 동작을 수행할 수 있다. 상기 제 2 내부 클럭 신호(QCLK)의 위상 조절 동작이 완료되면, 상기 제 2 인에이블 신호(EN2)가 인에이블되고, 상기 위상 감지 회로(1000B)는 상기 제 1 내부 클럭 신호(ICLK)에 대한 제 3 내부 클럭 신호(ICLKB)의 위상 감지 동작을 수행하고, 상기 위상 제어 회로(130) 및 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 3 내부 클럭 신호(ICLKB)에 대한 위상 조절 동작을 수행할 수 있다. 상기 제 3 내부 클럭 신호(ICLKB)의 위상 조절 동작이 완료되면, 상기 제 3 인에이블 신호(EN3)가 인에이블되고, 상기 위상 감지 회로(1000B)는 상기 제 1 내부 클럭 신호(ICLK)에 대한 제 4 내부 클럭 신호(QCLKB)의 위상 감지 동작을 수행하고, 상기 위상 제어 회로(130) 및 상기 멀티 페이즈 클럭 출력 회로(120)는 상기 제 4 내부 클럭 신호(QCLKB)에 대한 위상 조절 동작을 수행할 수 있다. 상기 위상 조절 동작이 완료되면, 상기 제 1 내지 제 4 내부 클럭 신호(I는 상기 클럭 생성 회로를 포함하는 반도체 장치의 내부 회로에서 사용될 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 시스템(1100)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1100)은 제 1 반도체 장치(1110) 및 제 2 반도체 장치(1120)를 포함할 수 있다. 상기 제 1 반도체 장치(1110)는 상기 제 2 반도체 장치(1120)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(1110)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(1110)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(1120)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(1120)는 복수의 버스를 통해 상기 제 1 반도체 장치(1110)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스(1101) 및 데이터 버스(1102)를 포함할 수 있다. 상기 클럭 버스(1101)는 단방향 버스일 수 있고, 상기 데이터 버스(1102)는 양방향 버스일 수 있다. 도시되지는 않았지만, 상기 반도체 시스템(1100)은 상기 제 1 반도체 장치(1110)로부터 상기 제 2 반도체 장치(1120)로 커맨드 신호 및 어드레스 신호를 전송하기 위한 커맨드 버스 및 어드레스 버스를 더 포함할 수 있다. 상기 제 2 반도체 장치(1120)는 상기 클럭 버스(1101)를 통해 상기 외부 장치(110)와 연결되고, 상기 제 1 클럭 버스(1101)를 통해 시스템 클럭 신호(SCLK)를 수신할 수 있다. 상기 시스템 클럭 신호(SCLK)는 싱글 엔디드 신호로서 전송될 수도 있고, 상보 시스템 클럭 신호(SCLKB)와 함께 차동 신호로서 전송될 수 있다. 상기 제 2 반도체 장치(1120)는 데이터 버스(1102)를 통해 상기 제 1 반도체 장치(1110)와 연결되고, 상기 데이터 버스(1102)를 통해 상기 제 1 반도체 장치(1110)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(1110)로 데이터(DQ)를 전송할 수 있다.
상기 제 1 반도체 장치(1110)는 시스템 클럭 생성 회로(1111) 및 데이터 입출력 회로(1112)를 포함할 수 있다. 상기 시스템 클럭 생성 회로(1111)는 상기 시스템 클럭 신호(SCLK)를 생성할 수 있다. 상기 시스템 클럭 생성 회로(1111)는 상기 클럭 버스(1101)를 통해 상기 시스템 클럭 신호(SCLK)를 상기 제 2 반도체 장치(1120)로 제공할 수 있다. 상기 시스템 클럭 생성 회로(1111)는 상보 신호(SCLKB)와 함께 상기 시스템 클럭 신호(SCLK)를 생성하고 전송할 수 있다. 상기 시스템 클럭 생성 회로(1111)는 위상 고정 루프 회로와 같은 클럭 생성 회로를 포함할 수 있다. 상기 시스템 클럭 생성 회로(1111)는 상기 시스템 클럭 신호(SCLK)로부터 순차적으로 일정한 위상 차이를 갖는 복수의 제 1 내부 클럭 신호(INCLK1)를 생성할 수 있다. 도 1에 도시된 클럭 생성 회로(100)는 상기 시스템 클럭 생성 회로(1111)로 적용될 수 있다. 상기 데이터 입출력 회로(1112)는 상기 시스템 클럭 생성 회로(1111)로부터 상기 복수의 제 1 내부 클럭 신호(INCLK1)를 수신할 수 있다. 상기 데이터 입출력 회로(1112)는 상기 데이터 버스(1102)와 연결되고, 상기 데이터 버스(1102)를 통해 데이터(DQ)를 전송하거나 상기 데이터 버스(1102)를 통해 전송된 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(1112)는 상기 복수의 제 1 내부 클럭 신호(INCLK1)에 동기하여 상기 제 2 반도체 장치(1120)로 상기 데이터(DQ)를 전송하거나, 상기 복수의 제 1 내부 클럭 신호(INCLK1)에 동기하여 상기 제 2 반도체 장치(1120)로부터 전송된 데이터(DQ)를 수신할 수 있다.
상기 제 2 반도체 장치(1120)는 내부 클럭 생성 회로(1121) 및 데이터 입출력 회로(1122)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1121)는 상기 클럭 버스(1101)와 연결되고, 상기 클럭 버스(1101)를 통해 전송된 상기 시스템 클럭 신호(SCLK) 및 상보 신호(SCLKB)를 수신할 수 있다. 상기 내부 클럭 생성 회로(1121)는 상기 시스템 클럭 신호(SCLK)를 지연시켜 지연 클럭 신호(CLKD)를 생성하는 지연 고정 루프 회로를 포함할 수 있다. 상기 내부 클럭 생성 회로(1121)는 상기 지연 클럭 신호(CLKD)로부터 순차적으로 일정한 위상 차이를 갖는 복수의 제 2 내부 클럭 신호(INCLK2)를 생성할 수 있다. 도 1에 도시된 클럭 생성 회로(100)는 상기 내부 클럭 생성 회로(1121)로 적용될 수 있다. 상기 데이터 입출력 회로(1122)는 상기 내부 클럭 생성 회로(1121)로부터 상기 복수의 제 2 내부 클럭 신호(INCLK2)를 수신할 수 있다. 상기 데이터 입출력 회로(1122)는 상기 데이터 버스(1102)와 연결되고, 상기 데이터 버스(1102)를 통해 데이터(DQ)를 전송하거나 상기 데이터 버스(1102)를 통해 전송된 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(1122)는 상기 복수의 제 2 내부 클럭 신호(INCLK2)에 동기하여 상기 제 1 반도체 장치(1110)로 상기 데이터(DQ)를 전송하거나, 상기 복수의 제 2 내부 클럭 신호(INCLK2)에 동기하여 상기 제 1 반도체 장치(1110)로부터 전송된 데이터(DQ)를 수신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (29)

  1. 기준 클럭 신호 및 타겟 클럭 신호에 기초하여 폴링 클럭 신호 및 라이징 클럭 신호를 생성하는 에지 트리거 회로;
    제 1 시간 동안 인에이블되는 펄스를 갖는 폴링 스트로브 신호 및 제 2 시간 동안 인에이블되는 펄스를 갖는 라이징 스트로브 신호를 생성하고, 상기 제 1 및 제 2 시간은 상기 기준 클럭 신호와 상기 타겟 클럭 신호의 위상 관계에 기초하여 설정되는 스트로브 생성 회로; 및
    상기 폴링 클럭 신호, 상기 라이징 클럭 신호, 상기 폴링 스트로브 신호 및 상기 라이징 스트로브 신호에 기초하여 위상 감지 신호를 생성하는 위상 감지기를 포함하는 위상 감지 회로.
  2. 제 1 항에 있어서,
    상기 제 1 시간 및 상기 제 2 시간은 상기 폴링 스트로브 신호 내에 포함되는 상기 폴링 클럭 신호의 하이 레벨 구간의 길이가 상기 라이징 스트로브 신호 내에 포함되는 상기 라이징 클럭 신호의 하이 레벨 구간의 길이와 동일하도록 설정되는 위상 감지 회로.
  3. 제 1 항에 있어서,
    상기 타겟 클럭 신호는 상기 기준 클럭 신호와 90도만큼 늦은 위상 관계를 갖고,
    상기 에지 트리거 회로는, 상기 기준 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 폴링 클럭 신호를 생성하며,
    상기 타겟 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 라이징 클럭 신호를 생성하는 위상 감지 회로.
  4. 제 2 항에 있어서,
    상기 제 1 시간은 상기 제 2 시간보다 긴 위상 감지 회로.
  5. 제 2 항에 있어서,
    상기 제 1 시간은 상기 기준 클럭 신호의 주기의 3m 배에 대응하고, 상기 제 2 시간은 상기 기준 클럭 신호의 2m 배에 대응하며, m은 2의 배수인 위상 감지 회로.
  6. 제 1 항에 있어서,
    상기 타겟 클럭 신호는 상기 기준 클럭 신호와 180만큼 늦은 위상 관계를 갖고,
    상기 에지 트리거 회로는, 상기 기준 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 폴링 클럭 신호를 생성하며,
    상기 기준 클럭 신호의 라이징 에지로부터 상기 타겟 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 라이징 클럭 신호를 생성하는 위상 감지 회로.
  7. 제 6 항에 있어서,
    상기 제 1 시간은 상기 제 2 시간과 동일한 위상 감지 회로.
  8. 제 6 항에 있어서,
    상기 제 1 및 제 2 시간은 상기 기준 클럭 신호의 주기의 m 배에 대응하고, n은 2의 배수인 위상 감지 회로.
  9. 제 1 항에 있어서,
    상기 타겟 클럭 신호는 상기 기준 클럭 신호와 270도만큼 늦은 위상 관계를 갖고,
    상기 에지 트리거 회로는, 상기 기준 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 폴링 클럭 신호를 생성하며,
    상기 기준 클럭 신호의 라이징 에지로부터 상기 타겟 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 라이징 클럭 신호를 생성하는 위상 감지 회로.
  10. 제 9 항에 있어서,
    상기 제 1 시간은 상기 제 2 시간보다 긴 위상 감지 회로.
  11. 제 9 항에 있어서,
    상기 제 1 시간은 상기 기준 클럭 신호의 주기의 3m 배에 대응하고, 상기 제 2 시간은 상기 기준 클럭 신호의 주기의 2m 배에 대응하며, m은 2의 배수인 위상 감지 회로.
  12. 제 1 항에 있어서,
    상기 에지 트리거 회로는, 상기 기준 클럭 신호의 라이징 에지로부터 상기 타겟 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 폴링 클럭 신호를 생성하고,
    상기 타겟 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 라이징 클럭 신호를 생성하는 위상 감지 회로.
  13. 제 12 항에 있어서,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 90만큼 늦은 위상 관계를 가질 때, 상기 제 1 시간은 상기 제 2 시간보다 긴 위상 감지 회로.
  14. 제 12 항에 있어서,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 90도만큼 늦은 위상 관계를 가질 때, 상기 제 1 시간은 상기 기준 클럭 신호의 주기의 3k 배에 대응하고, 상기 제 2 시간은 상기 기준 클럭 신호의 주기의 k 배에 대응하며, k는 1이상의 정수인 위상 감지 회로.
  15. 제 12 항에 있어서,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 180도만큼 늦은 위상 관계를 가질 때, 상기 제 1 시간은 상기 제 2 시간과 동일한 위상 감지 회로.
  16. 제 12 항에 있어서,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 180도만큼 늦은 위상 관계를 가질 때, 상기 제 1 시간 및 상기 제 2 시간은 상기 기준 클럭 신호의 주기의 k 배에 대응하며, k는 1 이상의 정수인 위상 감지 회로.
  17. 제 12 항에 있어서,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 270도만큼 늦은 위상 관계를 가질 때, 상기 제 1 시간은 상기 제 2 시간보다 짧은 위상 감지 회로.
  18. 제 12 항에 있어서,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 270도만큼 늦은 위상 관계를 가질 때, 상기 제 1 시간은 상기 기준 클럭 신호의 주기의 k 배에 대응하고, 상기 제 2 시간은 상기 기준 클럭 신호의 주기의 3k 배에 대응하며, k는 1 이상의 정수인 위상 감지 회로.
  19. 제 1 항에 있어서,
    상기 위상 감지기는, 상기 폴링 스트로브 신호의 인에이블 구간에서 발생되는 상기 폴링 클럭 신호의 펄스와 상기 라이징 스트로브 신호의 인에이블 구간에서 발생되는 상기 라이징 감지 클럭 신호의 펄스를 감지하여 상기 위상 감지 신호를 생성하는 위상 감지 회로.
  20. 제 1 항에 있어서,
    상기 위상 감지기는, 상기 폴링 스트로브 신호 및 상기 폴링 감지 클럭 신호에 기초하여 정 출력 신호를 생성하고, 상기 라이징 스트로브 신호 및 상기 라이징 클럭 신호에 기초하여 부 출력 신호를 생성하는 듀티 감지기; 및
    상기 정 출력 신호와 상기 부 출력 신호를 비교하여 상기 위상 감지 신호를 생성하는 비교기를 포함하는 위상 감지 회로.
  21. 제 20 항에 있어서,
    상기 듀티 감지기는, 정 출력 노드와 연결되는 제 1 캐패시터; 및
    부 출력 노드와 연결되는 제 2 캐패시터를 포함하고,
    상기 폴링 스트로브 신호 및 상기 폴링 클럭 신호에 기초하여 상기 정 출력 노드를 디스차지시켜 상기 정 출력 노드를 통해 상기 정 출력 신호를 출력하고, 상기 라이징 스트로브 신호 및 상기 라이징 클럭 신호에 기초하여 상기 부 출력 노드를 디스차지시켜 상기 부 출력 노드를 통해 상기 부 출력 신호를 출력하며,
    상기 제 1 및 제 2 캐패시터는 동일한 캐패시턴스를 갖는 위상 감지 회로.
  22. 기준 클럭 신호 및 타겟 클럭 신호의 에지를 트리거링하여 폴링 클럭 신호 및 라이징 클럭 신호를 생성하는 에지 트리거 회로;
    상기 폴링 클럭 신호의 한 주기 내의 상기 폴링 클럭 신호의 펄스 폭과 상기 라이징 클럭 신호의 한 주기 내의 상기 라이징 클럭 신호의 펄스 폭에 기초하여 변화되는 펄스 폭을 갖는 폴링 스트로브 신호 및 라이징 스트로브 신호를 생성하는 스트로브 생성 회로; 및
    상기 폴링 스트로브 신호 및 상기 폴링 클럭 신호에 기초하여 정 출력 신호를 생성하고, 상기 라이징 스트로브 신호 및 상기 라이징 클럭 신호에 기초하여 부 출력 신호를 생성하며, 상기 정 출력 신호 및 상기 부 출력 신호를 비교하여 위상 감지 신호를 생성하는 위상 감지기를 포함하는 위상 감지 회로.
  23. 제 22 항에 있어서,
    상기 에지 트리거 회로는, 상기 기준 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 다음 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 폴링 클럭 신호를 생성하고,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 90도만큼 늦은 위상 관계를 가질 때, 상기 타겟 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 라이징 클럭 신호를 생성하며,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 180도 및 270도 중 하나만큼 늦은 위상 관계를 가질 때, 상기 기준 클럭 신호의 라이징 에지로부터 상기 타겟 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 라이징 클럭 신호를 생성하는 위상 감지 회로.
  24. 제 23 항에 있어서,
    상기 스트로브 생성 회로는, 상기 타겟 클럭 신호가 상기 기준 클럭 신호와 90도 및 270 중 하나만큼 늦은 위상 관계를 가질 때, 상기 라이징 스트로브 신호보다 더 긴 시간 동안 인에이블되는 상기 폴링 스트로브 신호를 생성하고,
    상기 상기 타겟 클럭 신호가 상기 기준 클럭 신호와 180도만큼 늦은 위상 관계를 가질 때, 동일한 시간 동안 인에이블되는 상기 폴링 스트로브 신호 및 상기 라이징 스트로브 신호를 생성하는 위상 감지 회로.
  25. 제 22 항에 있어서,
    상기 에지 트리거 회로는, 상기 기준 클럭 신호의 라이징 에지로부터 상기 타겟 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 폴링 클럭 신호를 생성하고,
    상기 타겟 클럭 신호의 라이징 에지로부터 상기 기준 클럭 신호의 라이징 에지까지의 구간에서 인에이블되는 펄스를 갖는 상기 라이징 클럭 신호를 생성하는 위상 감지 회로.
  26. 제 25 항에 있어서,
    상기 스트로브 생성 회로는, 상기 타겟 클럭 신호가 상기 기준 클럭 신호와 90도만큼 늦은 위상 관계를 가질 때, 상기 라이징 스트로브 신호보다 긴 시간 동안 인에이블되는 상기 폴링 스트로브 신호를 생성하고,
    상기 상기 타겟 클럭 신호가 상기 기준 클럭 신호와 180도만큼 늦은 위상 관계를 가질 때, 동일한 시간 동안 인에이블되는 상기 폴링 스트로브 신호 및 상기 라이징 스트로브 신호를 생성하며,
    상기 타겟 클럭 신호가 상기 기준 클럭 신호와 270도만큼 늦은 위상 관계를 가질 때, 상기 폴링 스트로브 신호보다 긴 시간 동안 인에이블되는 상기 라이징 스트로브 신호를 생성하는 위상 감지 회로.
  27. 제 22 항에 있어서,
    상기 위상 감지기는, 상기 폴링 스트로브 신호의 인에이블 구간에서 상기 폴링 클럭 신호의 하이 레벨 구간을 감지하여 상기 정 출력 신호를 생성하고, 상기 라이징 스트로브 신호의 인에이블 구간에서 상기 라이징 감지 클럭 신호의 하이 레벨 구간을 감지하여 상기 부 출력 신호를 생성하며, 상기 정 출력 신호와 상기 부 출력 신호를 비교하여 상기 위상 감지 신호를 생성하는 위상 감지 회로.
  28. 제 22 항에 있어서,
    상기 위상 감지기는, 상기 폴링 스트로브 신호 및 상기 폴링 감지 클럭 신호에 기초하여 상기 정 출력 신호를 생성하고, 상기 라이징 스트로브 신호 및 상기 라이징 클럭 신호에 기초하여 상기 부 출력 신호를 생성하는 듀티 감지기; 및
    상기 정 출력 신호와 상기 부 출력 신호를 비교하여 상기 위상 감지 신호를 생성하는 비교기를 포함하는 위상 감지 회로.
  29. 제 28 항에 있어서,
    상기 듀티 감지기는, 정 출력 노드와 연결되는 제 1 캐패시터; 및
    부 출력 노드와 연결되는 제 2 캐패시터를 포함하고,
    상기 폴링 스트로브 신호 및 상기 폴링 클럭 신호에 기초하여 상기 정 출력 노드를 디스차지시켜 상기 정 출력 노드를 통해 상기 정 출력 신호를 출력하고, 상기 라이징 스트로브 신호 및 상기 라이징 클럭 신호에 기초하여 상기 부 출력 노드를 디스차지시켜 상기 부 출력 노드를 통해 상기 부 출력 신호를 출력하며,
    상기 제 1 및 제 2 캐패시터는 동일한 캐패시턴스를 갖는 위상 감지 회로.
KR1020190074042A 2019-06-21 2019-06-21 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치 KR20200145266A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020190074042A KR20200145266A (ko) 2019-06-21 2019-06-21 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치
US16/705,512 US11513553B2 (en) 2019-06-21 2019-12-06 Phase detection circuit, clock generation circuit and semiconductor apparatus using the phase detection circuit
TW108144695A TWI826606B (zh) 2019-06-21 2019-12-06 相位檢測電路、時脈產生電路和半導體裝置
CN202010002482.XA CN112118007B (zh) 2019-06-21 2020-01-02 相位检测电路、时钟发生电路和半导体装置
US17/975,010 US11907009B2 (en) 2019-06-21 2022-10-27 Phase detection circuit, clock generation circuit and semiconductor apparatus using the phase detection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190074042A KR20200145266A (ko) 2019-06-21 2019-06-21 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치

Publications (1)

Publication Number Publication Date
KR20200145266A true KR20200145266A (ko) 2020-12-30

Family

ID=73798734

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190074042A KR20200145266A (ko) 2019-06-21 2019-06-21 위상 감지 회로 및 이를 이용하는 클럭 생성 회로 및 반도체 장치

Country Status (4)

Country Link
US (2) US11513553B2 (ko)
KR (1) KR20200145266A (ko)
CN (1) CN112118007B (ko)
TW (1) TWI826606B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210074429A (ko) * 2019-12-11 2021-06-22 삼성전자주식회사 클럭 신호를 보상하기 위한 보상 회로 및 그것을 포함하는 메모리 장치
CN114679158B (zh) * 2022-05-30 2022-08-05 石家庄市鹿泉区精诚通信科技有限公司 周期信号发生装置、信号处理系统及其周期信号发生方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0144363B1 (ko) * 1988-09-02 1998-07-15 이우에 사또시 수평위상동기회로 및 수평위상동기방법
KR100477809B1 (ko) * 2002-05-21 2005-03-21 주식회사 하이닉스반도체 듀티 사이클 교정이 가능한 디지털 디엘엘 장치 및 듀티사이클 교정 방법
JP4366233B2 (ja) * 2003-05-30 2009-11-18 キヤノン株式会社 Ｄｌｌ回路及び同回路を用いたビデオカメラ
KR20090107256A (ko) 2008-04-08 2009-10-13 삼성전자주식회사 듀티 사이클 보정 회로
US8022849B2 (en) * 2008-04-14 2011-09-20 Qualcomm, Incorporated Phase to digital converter in all digital phase locked loop
CN102361453B (zh) * 2011-08-15 2013-01-23 中国电子科技集团公司第二十四研究所 用于锁相环的高速占空比调节和双端转单端电路
KR20160076197A (ko) 2014-12-22 2016-06-30 에스케이하이닉스 주식회사 듀티 싸이클 감지 회로 및 이를 포함하는 반도체 장치
KR20170005330A (ko) * 2015-07-03 2017-01-12 에스케이하이닉스 주식회사 클럭 생성 회로 및 방법, 이를 이용한 반도체 장치 및 전자 시스템
KR20170096798A (ko) * 2016-02-17 2017-08-25 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 인터페이스 회로 및 반도체 시스템
KR102627861B1 (ko) 2019-04-16 2024-01-23 에스케이하이닉스 주식회사 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치

Also Published As

Publication number Publication date
CN112118007B (zh) 2024-06-21
US20230041331A1 (en) 2023-02-09
CN112118007A (zh) 2020-12-22
US11513553B2 (en) 2022-11-29
US20200401180A1 (en) 2020-12-24
TW202101912A (zh) 2021-01-01
US11907009B2 (en) 2024-02-20
TWI826606B (zh) 2023-12-21

Similar Documents

Publication Publication Date Title
KR102627861B1 (ko) 위상 감지 회로, 이를 이용하는 클럭 생성 회로 및 반도체 장치
KR100701423B1 (ko) 듀티 보정 장치
KR100810070B1 (ko) 지연고정루프
US7457191B2 (en) Apparatus and method of generating output enable signal for semiconductor memory apparatus
US8988126B2 (en) Apparatus and method for latency control in high frequency synchronous semiconductor device
TWI420534B (zh) 作用時間校正電路
US6194916B1 (en) Phase comparator circuit for high speed signals in delay locked loop circuit
KR100493046B1 (ko) 클럭의 듀티 사이클을 조정할 수 있는 주파수 체배기 및체배방법
KR102534241B1 (ko) 위상 감지 회로, 이를 포함하는 클럭 생성 회로 및 반도체 장치
US11907009B2 (en) Phase detection circuit, clock generation circuit and semiconductor apparatus using the phase detection circuit
JP3481148B2 (ja) Ｄｌｌ回路を有する集積回路装置
CN112397116A (zh) 与时钟信号同步的信号生成电路及使用其的半导体装置
US20090115486A1 (en) Apparatus and method for generating multi-phase clocks
US10523216B2 (en) Receiving circuit, semiconductor apparatus including the receiving circuit and semiconductor system using the receiving circuit
US20230336164A1 (en) Duty detection circuit, a duty correction circuit, and a semiconductor apparatus using the duty correction circuit
KR20030043600A (ko) 두 개의 클럭 신호의 위상을 정확하게 비교하는 위상비교기 및 그것을 이용한 클럭 발생 회로
CN111162778B (zh) 包括时钟路径的半导体装置及包括该装置的半导体系统
TWI725258B (zh) 內部時脈產生電路
KR20010004197A (ko) 지연고정루프의 초기 록 타임 단축 장치 및 방법
KR102618521B1 (ko) 래치 비교기, 상기 래치 비교기를 이용하는 클럭 생성 회로 및 반도체 장치
KR20170127749A (ko) 버퍼, 이를 이용하는 멀티 페이즈 클럭 생성기, 반도체 장치 및 시스템
KR20030080534A (ko) 동기식 메모리 장치
JP2004146057A (ja) 半導体装置、半導体装置システム及びディジタル遅延回路

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal